CN107039488B - 显示装置 - Google Patents

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Abstract

本发明提供一种显示装置，该显示装置包括：基板，包括显示区域和在显示区域之外的外围区域；在外围区域的多个虚设焊盘；覆盖所述多个虚设焊盘的绝缘层，其中绝缘层的在所述多个虚设焊盘上方的第一部分的顶表面高于绝缘层的在所述多个虚设焊盘之间的第二部分的顶表面；以及在外围区域在绝缘层的第二部分上方的多个焊盘。

Description

显示装置
技术领域
一个或更多实施方式涉及一种在其中在焊盘/焊盘单元中短路比(short-circuitratio)低的显示装置。
背景技术
显示装置是一种接收关于图像的信息或数据并且显示该图像的装置。显示装置包括焊盘，该焊盘电连接到显示元件，在连接在显示元件的一个或更多边缘处以接收关于图像等的信息或数据。所述焊盘电连接到印刷电路板(PCB)的焊盘、电子芯片的凸块或类似物。在这种情况下，PCB的焊盘或电子芯片的凸块应该电连接到与其相应的预置焊盘。
发明内容
然而，在根据现有技术的显示装置中，印刷电路板(PCB)的焊盘或电子芯片的凸块不仅电连接到与其相应的焊盘，而且还连接到与其相邻的焊盘，因此，可能发生短路。此外，根据现有技术的显示装置在以下方面有问题：因为相邻的焊盘彼此电连接，所以可能发生短路。
为解决上述问题，一个或更多实施方式包括显示装置，在其中在焊盘中短路比较低。然而，所述一个或更多实施方式仅仅是示例，因此本发明构思不限于此。
额外的方面将在以下的描述中被部分地阐述，且部分将自该描述明显，或者可以通过对所给出的实施方式的实践而习知。
根据一个或更多个实施方式，一种显示装置包括：基板，包括显示区域和在显示区域之外的外围区域；在外围区域的多个虚设焊盘；覆盖所述多个虚设焊盘的绝缘层，其中绝缘层的在所述多个虚设焊盘上方的第一部分的顶表面高于绝缘层的在所述多个虚设焊盘之间的第二部分的顶表面；以及在外围区域在绝缘层的第二部分上方的多个焊盘。
从基板的顶表面到绝缘层的第一部分的顶表面的第一距离可以大于从基板的顶表面到所述多个焊盘的顶表面的第二距离。
显示装置还可以包括：导电球，具有大于第一距离和第二距离之差的直径并且与所述多个焊盘的顶表面电接触；以及与导电球电接触以电连接到所述焊盘中的至少之一的电子芯片或印刷电路板。
显示装置还可以包括在显示区域的薄膜晶体管，该薄膜晶体管包括半导体层、在半导体层上方的栅电极以及在栅电极上方的源电极和漏电极，其中所述绝缘层延伸到显示区域，而且在栅电极与源电极和漏电极之间。
所述多个焊盘可以包括与电极源和漏电极相同的材料，而且所述多个虚设焊盘可以包括与栅电极相同的材料。
显示装置还可以包括在所述多个虚设焊盘下面而且包括与半导体层相同的材料的多个额外的虚设焊盘。
所述多个虚设焊盘可以包括多个第一虚设焊盘以及在所述多个第一虚设焊盘上方的多个第二虚设焊盘。
显示装置还可以包括在所述多个第一虚设焊盘与所述多个第二虚设焊盘之间的额外的绝缘层。
该显示装置还可以包括：在显示区域的第一薄膜晶体管，该第一薄膜晶体管包括第一半导体层、在第一半导体层上方的第一栅电极以及在第一栅电极上方的第一源电极和第一漏电极；以及在基板的显示区域中的第二薄膜晶体管，该第二薄膜晶体管包括第二半导体层、在第二半导体层上方而且在额外的绝缘层上方的第二栅电极、以及在第二栅电极上方的第二源电极和第二漏电极，额外的绝缘层可以延伸到显示区域并覆盖第一栅电极，而且绝缘层可以延伸到显示区域，并在第二栅电极与第一和第二源和漏电极之间。
所述多个焊盘可以包括与第一和第二源和漏电极相同的材料，所述多个第一虚设焊盘可以包括与第一栅电极相同的材料，而且所述多个第二虚设焊盘可以包括与第二栅电极相同的材料。
显示装置还可以包括在所述多个虚设焊盘下面而且包括与第一和第二半导体层相同的材料的多个额外的虚设焊盘。
附图说明
从结合附图对示例实施方式的以下描述，这些和/或其它方面将变得明显且更易于理解，在附图中：
图1是根据一实施方式的显示装置的示意性平面图；
图2是沿图1的线II-II截取的示意性截面图；
图3是根据另一实施方式的显示装置的一部分的示意性截面图；
图4是根据另一实施方式的显示装置的一部分的示意性截面图；
图5是根据另一实施方式的显示装置的一部分的示意性截面图；以及
图6是根据另一实施方式的显示装置的一部分的示意性截面图。
具体实施方式
本发明构思的特征以及实现其的方法可以通过参考实施方式的以下详细描述和附图而被更容易地理解。在下文中，示例实施方式被参考附图更详细地描述，其中相同的参考数字始终指代相同的元件。然而，本发明可以以各种不同的形式被体现，并且不应被理解为仅限于此处所示出的实施方式。而是，提供这些实施方式作为示例使得本公开将透彻和完整，并且将向本领域的技术人员全面传达本发明的方面和特征。因此，对于本领域的技术人员而言，对于本发明的方面和特征的完整理解非必需的工艺、元件和技术可以不描述。除非另作说明，相同的参考数字在整个附图和书面描述中表示相同的元件，因而，其描述将不被重复。在图中，为了清楚，元件、层和区域的相对尺寸可以被夸大。
将理解，虽然术语“第一”、“第二”、“第三”等等可以用于此处来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因而，以下讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称为第二元件、第二组件、第二区域、第二层或第二部分，而不脱离本发明的精神和范围。
空间关系术语，诸如“在…下面”、“在…下方”、“下”、“在…之下”、“在…上方”、“上”等可以在此使用以便于说明，从而描述一个元件或特征与其它元件或特征如图中所示的关系。将理解，除了图中所描绘的取向之外，空间关系术语旨在还包含装置在使用或操作中的其它不同取向。例如，如果在图中的装置被翻转，则被描述为“在”其它元件或特征“以下”或“下面”或“之下”的元件可以被取向为“在”其它元件或特征“上方”。因而，示例术语“在…下面”和“在…之下”能够涵盖上和下两种取向。装置可以被另外地取向(例如，旋转90度或在其它取向)，并且在此使用的空间关系描述语应该被相应地解释。
将理解，当元件、层、区域或组件被称为“在…上”、“连接到”或“联接到”另一元件、层、区域或组件时，它可以直接在所述另一元件、层、区域或组件上、直接连接到或直接联接到所述另一元件、层、区域或组件，或可以存在一个或更多居间元件、层、区域或组件。此外，还将理解，当元件或层被称为“在”两个元件或层“之间”时，它可以是在所述两个元件或层之间的唯一元件或层，或也可以存在一个或更多居间元件或层。
在以下示例中，x轴、y轴和z轴不限于直角坐标系的三个轴，而且可以在广义上被解释。例如，x轴、y轴和z轴可以相互垂直，或可以代表相互不垂直的不同方向。
在此使用的术语仅用于描述特定实施方式，不意欲限制本发明。在此使用时，单数形式“一”和“该”也旨在包括复数形式，除非上下文以别的方式清楚地表示。还将理解，当在本说明书中使用时，术语“包含”、“包含……的”、“包括”和“包括……的”表明所述特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或更多其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。在此使用时，术语“和/或”包括一个或更多个相关列举项目的任意和所有组合。表述诸如“…的至少之一”，当在一列元素之后时，修饰整列元素而不修饰该列中的个别元素。
在此使用时，术语“基本上”、“大约”和类似术语被用作近似的术语，而不被用作程度的术语，而且旨在说明会被本领域中的普通技术人员认识到的测量值或计算值中的内在偏差。此外，在描述本发明的实施方式时，“可以”的使用指的是“本发明的一个或多个实施方式”。在此使用时，术语“使用”、“使用…的”和“被用于…的”可以认为分别与术语“利用”、“利用…的”和“被利用于…的”类似。此外，术语“示例性”旨在表示示例或图示。
当某一实施方式可以被不同地实现时，特定的工艺顺序可以与所描述的顺序不同地执行。例如，两个连续描述的工艺可以基本上同时执行或以与所述顺序相反的顺序执行。
根据此处描述的本发明的实施方式的电子或电设备和/或任何其它相关的器件或组件可以利用任何适当的硬件、固件(例如专用集成电路)、软件、或软件、固件和硬件的组合来实现。例如，这些器件的不同组件可以形成在一个集成电路(IC)芯片上或形成在分离的IC芯片上。此外，这些器件的不同组件可以在柔性印制电路膜、带载封装(TCP)印刷电路板(PCB)上实现，或形成在一个基板上。此外，这些器件的不同组件可以是在一个或更多计算装置中的、在一个或更多处理器上进行的工艺或线程，其执行计算机程序指令而且与其它系统组件相互作用以执行此处描述的各种功能。计算机程序指令被存储在存储器中，该存储器可以在使用标准存储器器件(诸如例如随机存取存储器(RAM))的计算装置中实现。计算机程序指令可以还同时被存储在其它非瞬时计算机可读介质诸如例如CD-ROM、快闪驱动等中。此外，本领域的技术人员应该认识到各种计算装置的功能可以组合或集成到单一计算装置中，或特殊计算装置的功能可以跨一个或更多其它计算装置分布而没有脱离本发明的示例性实施方式的精神和范围。
除非另外地定义，在此使用的所有术语(包括技术和科学术语)具有与本发明所属领域中的普通技术人员通常理解的相同含义。还将理解，术语，诸如在通用字典中定义的那些，应被理解为具有与它们在相关领域的背景中和/或本说明书中的含义一致的含义，而不应被理解为理想化或过度正式的意义，除非在此清楚地如此定义。
图1是根据一实施方式的显示装置的示意性平面图。图2是沿图1的线II-II截取的示意性截面图，并将显示装置示为有机发光显示装置，其包括有机发光器件/有机发光二极管200。
根据本实施方式的显示装置包括基板100，该基板100包括显示区域DA并且包括外围区域PA，在该显示区域DA中定位有机发光器件300，该有机发光器件300是显示装置，该外围区域PA是在显示区域DA之外的非显示区域。基板100可以包括各种材料，诸如玻璃材料、金属材料、塑料材料等。
第一薄膜晶体管210在基板100的显示区域DA中。此外，电连接到第一薄膜晶体管210的有机发光器件300可以在显示区域DA中。有机发光器件300到第一薄膜晶体管210的电连接可以理解为像素电极310电连接到第一薄膜晶体管210。备选地，第一薄膜晶体管也可以位于基板100的外围区域PA中。位于外围区域PA中的第一薄膜晶体管可以是例如用于控制电信号以使其被供给到显示区域DA内的电路的一部分。
第一薄膜晶体管210包括第一半导体层211、第一栅电极213、第一源电极215和第一漏电极217，其中该第一半导体层211包括非晶硅、多晶硅或有机半导体材料。由硅氧化物、硅氮化物或类似物形成的缓冲层110可以位于基板100上方以平坦化基板100的表面，或防止杂质等透过第一半导体层211。第一半导体层211可以位于缓冲层110上方。
第一栅电极213在第一半导体层211上方。第一源电极215和第一漏电极217根据供给到第一栅电极213的信号而彼此电连接。考虑到第一栅电极213和与其相邻的层之间的粘合性、层叠在其上的层的表面的表面光滑度、加工性能等，第一栅电极213可以设置成由例如，从由铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和铜(Cu)组成的组选择的至少之一形成的单层结构或多层结构。在这种情况下，为了确保第一半导体层211和第一栅电极213之间的绝缘性能，由硅氧化物和/或硅氮化物形成的栅绝缘层120可以在第一半导体层211和第一栅电极213之间。
层间绝缘层130可以位于第一栅电极213上方。层间绝缘层130可以以由硅氧化物、硅氮化物或类似物形成的单层结构或多层结构设置。
第一源电极215和第一漏电极217在层间绝缘层130的上方。第一源电极215和第一漏电极217分别经由在层间绝缘层130中的相应接触孔和在栅绝缘层120中的相应接触孔电连接到第一半导体层211。考虑导电性能等，第一源电极215和第一漏电极217可以设置成由例如，从由铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)、钼(Mo)、钛(Ti)、钨(W)和铜(Cu)组成的组选择的至少之一形成的单层结构或多层结构。
保护膜可以设置为覆盖第一薄膜晶体管210以保护具有以上结构的第一薄膜晶体管210。保护膜可以包括例如无机材料诸如硅氧化物、硅氮化物、硅氮氧化物等。保护膜可以是单层结构或多层结构。
平坦化层140可以位于保护膜上方。例如，如图2所示，当有机发光器件300在第一薄膜晶体管210上方时，平坦化层140可以平坦化覆盖第一薄膜晶体管210的保护膜的上部分。平坦化层140可以包括例如丙烯醛基有机材料、苯并环丁烯(BCB)和/或类似物。尽管图2将平坦化层140示为单层，但是实施方式不限于此，平坦化层140可以是多层结构。
根据本实施方式的显示装置可以包括保护膜和平坦化层140两者，或可以仅包括它们中的之一。
在基板100的显示区域DA中，有机发光器件300在平坦化层140上方。有机发光器件300包括像素电极310、相对电极330以及插置在像素电极310和相对电极330之间并包括发射层的中间层320。
开口设置在平坦化层140中以暴露第一薄膜晶体管210的第一源电极215和第一漏电极217的至少之一。像素电极310设置在平坦化层140上方。像素电极310经由开口与第一源电极215或第一漏电极217电接触从而电连接到第一薄膜晶体管210。像素电极310可以是透明(或半透明)电极，或可以是反射电极。当像素电极310是透明(或半透明)电极时，像素电极310可以包括例如ITO、IZO、ZnO、In2O3、IGO和/或AZO。当像素电极310是反射电极时，像素电极310可以包括由Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr或其化合物形成的反射膜，而且可以包括由ITO、IZO、ZnO、In2O3、IGO或AZO形成的层。然而，实施方式不限于此，像素电极310可以包括各种材料，而且可具有各种结构中的任一种，例如单层结构或多层结构。
像素限定膜150可以位于平坦化层140上方。像素限定膜150包括用于限定像素的对应于各子像素的开口(即，用于暴露像素电极310的中心区域的至少一个开口)。此外，如图2所示，像素限定膜150增加像素电极310的边缘和在像素电极310上方的相对电极330之间的距离，以防止电弧等在像素电极310的边缘出现。像素限定膜150可以包括例如有机材料，诸如聚酰亚胺。
有机发光器件300的中间层320可以包括低分子量材料，或高分子量材料。当中间层320包括低分子量材料时，中间层320可具有包括空穴注入层(HIL)、空穴传输层(HTL)、发射层(EML)、电子传输层(ETL)、电子注入层(EIL)等当中的至少之一的层叠结构，并可以包括各种有机材料，诸如CuPc(铜酞菁)、N,N'-二(萘-1-y1)-N,N'-二苯基-联苯胺(NPB)、三-8-羟基喹啉铝(Alq3)等。这些层可以通过真空淀积形成。
一般而言，当中间层320包括高分子量材料时，中间层320可具有包括空穴注入层(HIL)和发射层(EML)的结构。在这种情况下，HIL可以包括PEDOT，且发射层可以包括聚合材料，诸如聚对苯乙烯(PPV)基聚合材料、聚芴基聚合材料等。中间层320可以通过丝网印刷、喷墨印刷、激光诱导热成像(LITI)等形成。然而，中间层320不限于此，而是可具有其它各种结构的任一种。
相对电极330在显示区域DA的顶部上方，且可以布置为覆盖显示区域DA，如图2所示。也就是，相对电极330可以跨多个有机发光器件300一体地形成以对应于多个像素电极310(例如，可以是公共电极)。相对电极330可以是透明(或半透明)电极，或可以是反射电极。当相对电极330是透明(或半透明)电极时，相对电极330可以包括由具有低功函数的金属形成的层(即，Li、Ca、LiF/Ca、LiF/Al、Al、Ag、Mg或其化合物)，由ITO、IZO、ZnO、In2O3或类似物形成的透明(半透明)导电层形成的层。当相对电极330是反射电极时，相对电极330可以包括由Li、Ca、LiF/Ca、LiF/Al、Al、Ag、Mg或其化合物形成的层。然而，相对电极330不限于以上结构和材料，而是可以以许多不同的形式体现。
多个焊盘410位于基板100的外围区域PA中。所述多个焊盘410可以位于，例如，与第一源电极215和第一漏电极217相同的层上(即，层间绝缘层130上方)，如图2所示。在这种情况下，所述多个焊盘410可以包括与第一源电极215和第一漏电极217相同的材料。在显示装置的制造期间，所述多个焊盘410可以在与第一源电极215和第一漏电极217相同的工艺期间形成。
在层间绝缘层130上方的所述多个焊盘410的每个的边缘的一部分被焊盘分离层140a覆盖。图2示出所述多个焊盘410的每个在x轴方向延伸，且所述多个焊盘410的每个的在+y轴方向和-y轴方向上的边缘用焊盘分离层140a覆盖。因为所述多个焊盘410的边缘用焊盘分离层140a的一端部覆盖，所以焊盘分离层140a的该端部在所述多个焊盘410上方，而且焊盘分离层140a的该端部的顶表面的高度比所述多个焊盘410的顶表面的高度高。焊盘分离层140a具有厚度t2，其不同于平坦化层140的厚度t1，但是可以在形成平坦化层140时的工艺期间由与平坦化层140相同的材料形成。
电子芯片600可以位于所述多个焊盘410上方。在电子芯片600的主体620的底部的凸块610经由电连接到焊盘410的各向异性导电膜(ACF)附着于焊盘410。也就是，包括在ACF中的导电球500与焊盘410和凸块610二者电接触以电连接焊盘410和凸块610。导电球500具有比在焊盘分离层140a的该端部的顶表面和所述多个焊盘410的顶表面之间的距离或高度差大的直径。因此导电球500向上伸出超过焊盘分离层140a的该端部的顶表面以与凸块610电接触，如图2所示。在根据本实施方式的显示装置中，电子芯片600的凸块610电连接到仅与其相应的焊盘(例如，预设焊盘)410。
因为焊盘分离层140a包括/定义了用于分别暴露焊盘410的开口，如上所述，所以当ACF位于焊盘410上方并围绕焊盘410时而且当电子芯片600被向下加压/按压(即，在-z轴方向上被按压)以将电子芯片600附着到焊盘410时，导电球500位于焊盘分离层140a的开口的内部或外部。在这种情况下，在焊盘分离层140a的开口内部的导电球500和在焊盘分离层140a的开口外部的导电球500由于焊盘分离层140a的向上伸出的端部而物理地分离。因而，电子芯片600的凸块610仅电连接到与其相应的焊盘410，而且由于导电球500，在焊盘410之间不发生短路。
当焊盘分离层140a被省略时，与在图2中显示的不同，导电球500可以布置为行(例如，在y轴方向上对准)以与相邻的导电球500的侧表面电接触。在这种情况下，导电球500使焊盘410彼此电连接，由此引起短路发生。
图3是根据另一实施方式的显示装置的一部分的示意性截面图。根据本实施方式的显示装置与以上参考附图2描述的显示装置的不同之处在于：在其中设置多个虚设焊盘420，而且图2所示的焊盘分离层140a被省略。
详细地，根据本实施方式的显示装置包括位于基板100的外围区域PA中的所述多个虚设焊盘420。如图3所示，所述多个虚设焊盘420可以包括与第一薄膜晶体管210的第一栅电极213相同的材料，并且可以以与第一薄膜晶体管210的第一栅电极213类似的方式位于栅绝缘层120上方。也就是，所述多个虚设焊盘420可以在与第一薄膜晶体管210的第一栅电极213相同的工艺期间通过使用与显示装置的制造期间相同的材料来形成。
不仅第一栅电极213，而且所述多个虚设焊盘420，用层间绝缘层130覆盖。也就是，层间绝缘层130不仅延伸到外围区域PA，而且延伸到显示区域DA，以插置在第一栅电极213与第一源电极215和第一漏电极217之间。层间绝缘层130的顶表面具有与在层间绝缘层130下面的结构的形状对应的凹凸结构。因而，层间绝缘层130的与所述多个虚设焊盘420的位置对应的第一部分的顶表面高于层间绝缘层130的与在所述多个虚设焊盘420之间的间隔对应的第二部分的顶表面。这里，层间绝缘层130的第一部分可以对应于所述多个虚设焊盘420的顶表面，与所述多个虚设焊盘420的侧表面相反，而且在层间绝缘层130的所有部分当中可以离基板100的顶表面最远。多个焊盘410设置在层间绝缘层130上方，更具体而言，设置在层间绝缘层130的与在所述多个虚设焊盘420之间的间隔对应的第二部分上方。
电子芯片600可以位于所述多个焊盘410上方。在电子芯片600的主体620的底部的凸块/突起610经由ACF附着到所述多个焊盘410从而电连接到所述多个焊盘410。也就是，包括在ACF中的导电球500与所述多个焊盘410和凸块610均电接触从而使所述多个焊盘410和凸块610电连接。导电球500均具有大于层间绝缘层130的在所述多个虚设焊盘420上方/对应于所述多个虚设焊盘420的第一部分的顶表面与所述多个焊盘410的顶表面之间的距离或高度差的直径。
具体地，当从基板100的顶表面到层间绝缘层130的第一部分的顶表面的距离被定义为第一距离时，而且当从基板100的顶表面到所述多个焊盘410的顶表面的距离被定义为第二距离时，导电球500具有大于第一距离和第二距离之差的直径。因此，导电球500向上伸出超过层间绝缘层130的第一部分的顶表面，或具有比层间绝缘层130的第一部分的顶表面高的表面，从而与凸块610电接触，如图3所示。在根据本实施方式的显示装置中，电子芯片600的凸块610电连接到仅与其相应的焊盘410。
因为层间绝缘层130的与所述多个虚设焊盘420的位置对应的第一部分的顶表面高于层间绝缘层130的在相邻的虚设焊盘420之间的第二部分的顶表面，如上所述，所以具有以上结构的层间绝缘层130可以起到与如图2所示的焊盘分离层140a基本上相同的功能。因而，导电球500位于层间绝缘层130的第一部分之间，或层间绝缘层130的第一部分之外，而不是在层间绝缘层130的第一部分上方/之上，并且当ACF位于所述多个焊盘410上方而且围绕所述多个焊盘410时，以及当电子芯片600被向下加压/按压(即，在-z轴方向上被按压)时，电子芯片600附着到所述多个焊盘410上。如上所述，导电球500的位置被层间绝缘层130的第一部分限制。因而，电子芯片600的凸块610电连接仅与其相应的焊盘410，而且由于导电球500，短路不在所述多个焊盘410之间发生。
在以上参考图2描述的显示装置中，形成平坦化层140和焊盘分离层140a的工艺是相对复杂的。也就是，如图2所示，为了形成具有厚度t1的平坦化层140和具有厚度t2的焊盘分离层140a，当使用相同的材料时，应该执行相对昂贵而且具有严格工艺条件的半色调掩模工艺。如果具有厚度t1的平坦化层140和具有厚度t2的焊盘分离层140a根据分开的工艺形成，则工艺将更复杂，因此，制造成本增加。
相反，在根据本实施方式的显示装置中，所述多个虚设焊盘420可以在与第一薄膜晶体管210的第一栅电极213相同的工艺期间形成。层间绝缘层130可以形成为在显示区域DA和在外围区域PA具有相同的厚度。所述多个焊盘410可以在与第一薄膜晶体管210的第一源电极215和第一漏电极217相同的工艺期间形成。平坦化层140不需要形成在所述多个焊盘410上方，或可以形成在所述多个焊盘410上方而且然后被从焊盘410和/或其附近去除。在后者的情况下，通孔设置在平坦化层140中以连接第一源电极215或第一漏电极217到像素电极310。当形成通孔时，平坦化层140可以在相同的工艺期间被从焊盘410和/或从其附近去除。
如上所述，在根据本实施方式的显示装置的情况下，所述多个焊盘410和所述多个焊盘410附近的元件可以在形成显示区域DA时的相同工艺期间形成，由此简化制造显示装置的工艺。此外，在没有使制造显示装置的工艺变复杂的情况下，电子芯片600的凸块610可以电连接到仅与其相应的指定焊盘410，而且可以防止在所述多个焊盘410之间发生短路，如上所述。
尽管以上描述了所述多个虚设焊盘420在与第一栅电极213相同的工艺期间通过使用相同的材料形成，但是实施方式不限于此，而且所述多个虚设焊盘420可以由不同的材料形成。此外，所述多个虚设焊盘420不需要位于栅绝缘层120上方，而是代替地可以位于另一层上方。此外，所述多个焊盘410位于其上方的层不限于层间绝缘层130，而是可以是覆盖所述多个虚设焊盘420的任何层。这也可以应用于以下实施方式以及其变形示例。
如图3所示，从基板100的顶表面到层间绝缘层130的第一部分的顶表面的距离d1大于从基板100的顶表面到所述多个焊盘410的顶表面的距离d2。因而，电子芯片600的凸块610可以电连接到仅与其相应的相应焊盘410，而且可以有效地防止在所述多个焊盘410之间发生短路。为了提高以上方面，可以采用如图4所示的结构，其是根据另一实施方式的显示装置的一部分的截面图。
根据图4中显示的本实施方式的显示装置与以上参考图3描述的显示装置的不同之处在于：进一步设置了额外的虚设焊盘430。额外的虚设焊盘430可以包括与第一薄膜晶体管210的第一半导体层211相同的材料，而且可以位于多个虚设焊盘420下面。也就是，额外的虚设焊盘430可以在与第一薄膜晶体管210的第一半导体层211相同的工艺期间通过使用相同的材料形成。
在根据以上描述的本实施方式的显示装置中，由于额外的虚设焊盘430，从基板100的顶表面到层间绝缘层130的第一部分的顶表面的距离d1与从基板100的顶表面到所述多个焊盘410的顶表面的距离d2之差大于以上参考图3描述的前述实施方式中的值。因而，电子芯片600的凸块610可以更可靠地电连接到仅与其相应的焊盘410，而且可以更有效地防止在所述多个焊盘410之间发生短路。
图5是根据另一实施方式的显示装置的一部分的示意性截面图。在根据本实施方式的显示装置中，第一薄膜晶体管210和第二薄膜晶体管220设置在显示区域DA中，而且虚设焊盘420包括第一虚设焊盘421和第二虚设焊盘422，与以上参考图3描述的前述实施方式不同。根据本实施方式的显示装置与图3的前述实施方式在以下方面相同：第一薄膜晶体管210的第一栅电极213在栅绝缘层120的上方，而且第一薄膜晶体管210的第一源电极215和第一漏电极217在层间绝缘层130上方。然而，本实施方式与图3的前述实施方式在以下方面不同：额外的绝缘层120a在栅绝缘层120和层间绝缘层130之间。在第二薄膜晶体管220中，第二半导体层221在与第一半导体层211相同的层上(即，在缓冲层110上)，而且第二源电极225和第二漏电极227在与第一源电极215和第一漏电极217相同的层上(即，在层间绝缘层130上)。然而，第二栅电极223在额外的绝缘层120a上方而不是在栅绝缘层120上方。在这种情况下，额外的绝缘层120a覆盖第一栅电极213和第一虚设焊盘421，而且第二虚设焊盘422在额外的绝缘层120a上方，使得第二虚设焊盘422可以在第一虚设焊盘421上方。
在根据以上描述的本实施方式的显示装置中，第一虚设焊盘421包括与第一栅电极213相同的材料，而且第二虚设焊盘422包括与第二栅电极223相同的材料。也就是，在显示装置的制造期间，第一虚设焊盘421可以在和第一栅电极213相同的工艺期间通过使用相同的材料形成，而且第二虚设焊盘422可以在和第二栅电极223相同的工艺期间通过使用相同的材料形成。
在根据以上描述的本实施方式的显示装置中，因为虚设焊盘420包括第一虚设焊盘421和第二虚设焊盘422，所以从基板100的顶表面到层间绝缘层130的与虚设焊盘420对应的第一部分的顶表面的距离d1可以充分大于从基板100的顶表面到所述多个焊盘410的顶表面的距离d2。
在根据图3中显示的前述实施方式的显示装置中，层间绝缘层130的第一部分的顶表面被示为由于第一栅电极213和虚设焊盘420的充足厚度而伸出超过焊盘410的顶表面。然而，当第一栅电极213和虚设焊盘420不足够厚时，层间绝缘层130的第一部分的顶表面可能没有伸出得远于焊盘410的顶表面。
然而，在根据本实施方式的显示装置中，即使第一栅电极213、第二栅电极223、第一虚设焊盘421和第二虚设焊盘422不足够厚，当与如图3所示的第一栅电极213相比时，第一虚设焊盘421和第二虚设焊盘422定位成彼此垂直地交叠，从而当与焊盘410的顶表面相比时，层间绝缘层130的第一部分的顶表面可以充分地伸出。因而，电子芯片600的凸块610可以更可靠地电连接到仅与其相应的指定焊盘410，而且可以更有效地防止在所述多个焊盘410之间发生短路。为提高这方面，可以采用图6中示出的结构，其是根据另一实施方式的显示装置的一部分的示意性截面图。
根据本实施方式的显示装置在以下方面不同于以上参考图5描述的显示装置：进一步设置了额外的虚设焊盘430。额外的虚设焊盘430可以包括与第一薄膜晶体管210的第一半导体层211相同的材料，而且可以位于虚设焊盘420下面。也就是，额外的虚设焊盘430可以在与第一薄膜晶体管210的第一半导体层211相同的工艺期间通过使用相同的材料形成。
在根据本实施方式的显示装置中，由于额外的虚设焊盘430，从基板100的顶表面到层间绝缘层130的第一部分的顶表面的距离d1与从基板100的顶表面到多个焊盘410的顶表面的距离d2之差大于以上参考图5描述的前述实施方式中的值。因而，电子芯片600的凸块610可以更可靠地电连接到仅与其相应的指定焊盘410，而且可以有效地防止在所述多个焊盘410之间发生短路。
尽管以上描述了有机发光器件300是在显示区域DA中的显示装置的情况，但是实施方式不限于此。例如，实施方式也可应用到液晶显示装置或其它装置被用作显示装置的情形。此外，尽管以上已经描述了其中电子芯片600的凸块610电连接到所述多个焊盘410的情形，但是实施方式不限于此，而且可以以许多不同形式体现，例如，印刷电路板(PCB)的焊盘可以电连接到所述多个焊盘410。
如上所述，根据一实施方式，可以实现焊盘中的短路比较低的显示装置。然而，本发明构思的范围不限于以上效果。
应该理解，在此描述的实施方式仅应该以说明性含义被理解，而不是用于限制目的。在每个实施方式内的方面的描述通过应该被理解为可用于其它实施方式中的其它类似方面。
虽然已经参考附图描述了一个或多个示例实施方式，但是本领域的普通技术人员将理解，可以在其中进行形式和细节的各种改变而不脱离由以下权利要求及其等效物所限定的精神和范围。
本申请要求享有2015年10月28日在韩国知识产权局提交的第10-2015-0150265号韩国专利申请的优先权以及权益，其公开通过引用整体合并于此。

Claims (11)

1.一种显示装置，包含：
基板，包含显示区域和在所述显示区域之外的外围区域；
在所述外围区域的多个虚设焊盘；
覆盖所述多个虚设焊盘的绝缘层，其中所述绝缘层的在所述多个虚设焊盘上方的第一部分的顶表面高于所述绝缘层的在所述多个虚设焊盘之间的第二部分的顶表面；和
在所述外围区域在所述绝缘层的所述第二部分上方的多个焊盘。
2.根据权利要求1所述的显示装置，其中从所述基板的顶表面到所述绝缘层的所述第一部分的顶表面的第一距离大于从所述基板的顶表面到所述多个焊盘的顶表面的第二距离。
3.根据权利要求2所述的显示装置，还包含：
导电球，具有大于所述第一距离和所述第二距离之差的直径，而且与所述多个焊盘的顶表面电接触；和
电子芯片或印刷电路板，与所述导电球电接触以电连接到所述焊盘的至少之一。
4.根据权利要求1所述的显示装置，还包含在所述显示区域的薄膜晶体管，所述薄膜晶体管包含：
半导体层；
在所述半导体层上方的栅电极；和
在所述栅电极上方的源电极和漏电极，
其中所述绝缘层延伸到所述显示区域，而且在所述栅电极与所述源电极和所述漏电极之间。
5.根据权利要求4所述的显示装置，其中所述多个焊盘包含与所述源电极和所述漏电极相同的材料，以及
其中所述多个虚设焊盘包含与所述栅电极相同的材料。
6.根据权利要求4所述的显示装置，还包含在所述多个虚设焊盘下面而且包含与所述半导体层相同的材料的多个额外的虚设焊盘。
7.根据权利要求1所述的显示装置，其中所述多个虚设焊盘包含：
多个第一虚设焊盘；和
在所述多个第一虚设焊盘上方的多个第二虚设焊盘。
8.根据权利要求7所述的显示装置，还包含在所述多个第一虚设焊盘和所述多个第二虚设焊盘之间的额外的绝缘层。
9.根据权利要求8所述的显示装置，还包含：
在所述显示区域的第一薄膜晶体管，所述第一薄膜晶体管包含：
第一半导体层；
在所述第一半导体层上方的第一栅电极；和
在所述第一栅电极上方的第一源电极和第一漏电极；和
在所述基板的所述显示区域中的第二薄膜晶体管，所述第二薄膜晶体管包含：
第二半导体层；
在所述第二半导体层上方而且在所述额外的绝缘层上方的第二栅电极；和
在所述第二栅电极上方的第二源电极和第二漏电极，
其中所述额外的绝缘层延伸到所述显示区域并且覆盖所述第一栅电极，以及
其中所述绝缘层延伸到所述显示区域，而且在所述第二栅电极与所述第一和第二源和漏电极之间。
10.根据权利要求9所述的显示装置，其中所述多个焊盘包含与所述第一和第二源和漏电极相同的材料，
其中所述多个第一虚设焊盘包含与所述第一栅电极相同的材料，以及
其中所述多个第二虚设焊盘包含与所述第二栅电极相同的材料。
11.根据权利要求9所述的显示装置，还包含在所述多个虚设焊盘下面并且包含与所述第一和第二半导体层相同的材料的多个额外的虚设焊盘。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6818512B2 (ja) * 2016-10-27 2021-01-20 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
KR102373440B1 (ko) * 2017-03-17 2022-03-14 삼성디스플레이 주식회사 디스플레이 패널 및 이를 구비하는 디스플레이 장치
KR102409200B1 (ko) * 2017-06-01 2022-06-15 엘지디스플레이 주식회사 터치전극을 포함하는 표시장치 및 그의 제조방법
KR102449200B1 (ko) * 2017-07-04 2022-09-30 삼성디스플레이 주식회사 클럭 배선을 포함하는 표시 장치
KR102449218B1 (ko) * 2017-09-19 2022-09-30 삼성디스플레이 주식회사 디스플레이 장치
CN107833907B (zh) * 2017-11-21 2020-05-12 武汉华星光电半导体显示技术有限公司 一种柔性oled显示装置及封胶方法
KR102506035B1 (ko) * 2017-12-27 2023-03-03 엘지디스플레이 주식회사 전계발광 표시장치
KR102477230B1 (ko) * 2018-01-25 2022-12-13 삼성디스플레이 주식회사 표시 장치
TWI662341B (zh) * 2018-05-31 2019-06-11 友達光電股份有限公司 顯示裝置
CN110346994B (zh) * 2019-07-23 2022-07-08 昆山国显光电有限公司 阵列基板和显示面板
KR20210157926A (ko) * 2020-06-22 2021-12-30 삼성디스플레이 주식회사 표시 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993019487A1 (en) * 1992-03-24 1993-09-30 Unisys Corporation Integrated circuit module having microscopic self-alignment features
CN101174036A (zh) * 2006-07-21 2008-05-07 三菱电机株式会社 安装端子基板和使用其的显示装置
JP2015108765A (ja) * 2013-12-05 2015-06-11 パナソニック液晶ディスプレイ株式会社 表示装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2439397A (en) 1944-11-01 1948-04-13 Glenn H Norquist Apparatus and method for flanging metal-clad fibrous base panels
JPH04361552A (ja) * 1991-06-10 1992-12-15 Fujitsu Ltd テープキャリアのアウタボンディングツール
US6190940B1 (en) * 1999-01-21 2001-02-20 Lucent Technologies Inc. Flip chip assembly of semiconductor IC chips
US6204081B1 (en) 1999-05-20 2001-03-20 Lg Lcd, Inc. Method for manufacturing a substrate of a liquid crystal display device
US6362435B1 (en) * 1999-12-20 2002-03-26 Delphi Technologies, Inc. Multi-layer conductor pad for reducing solder voiding
KR100404329B1 (ko) 2001-07-27 2003-11-03 엘지.필립스 엘시디 주식회사 액정 표시장치의 데이터 패드부 및 그 형성방법
US20060071243A1 (en) * 2004-09-30 2006-04-06 Han-Tung Hsu Thin film transistor array substrate and manufacturing method thereof
US7067350B1 (en) * 2005-01-31 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device using electrical contacts formed in an isolation layer
TW200710471A (en) * 2005-07-20 2007-03-16 Samsung Electronics Co Ltd Array substrate for display device
KR100709255B1 (ko) * 2005-08-11 2007-04-19 삼성에스디아이 주식회사 평판 표시 장치 및 그 제조 방법
KR20070043098A (ko) * 2005-10-20 2007-04-25 삼성전자주식회사 어레이 기판 및 이의 제조방법
KR20130007053A (ko) 2011-06-28 2013-01-18 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
KR101880720B1 (ko) * 2011-11-18 2018-07-23 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101936625B1 (ko) 2012-03-27 2019-01-10 엘지디스플레이 주식회사 플렉서블 유기발광다이오드 표시장치 및 그 제조방법
KR20140020565A (ko) 2012-08-09 2014-02-19 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조방법
KR20150024729A (ko) * 2013-08-27 2015-03-09 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
EP2911200B1 (en) 2014-02-24 2020-06-03 LG Display Co., Ltd. Thin film transistor substrate and display using the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993019487A1 (en) * 1992-03-24 1993-09-30 Unisys Corporation Integrated circuit module having microscopic self-alignment features
CN101174036A (zh) * 2006-07-21 2008-05-07 三菱电机株式会社 安装端子基板和使用其的显示装置
JP2015108765A (ja) * 2013-12-05 2015-06-11 パナソニック液晶ディスプレイ株式会社 表示装置

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Publication number Publication date
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