KR100404329B1 - 액정 표시장치의 데이터 패드부 및 그 형성방법 - Google Patents

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Abstract

본 발명은 액정 표시장치의 데이터 패드부 형성방법에 관한 것으로, 4개의 마스크를 적용하여 박막 트랜지스터 영역을 형성하는 과정중에 데이터 패드부에 서로 소정거리씩 이격되는 데이터 패드를 패터닝하고, 그 데이터 패드의 이격영역에는 브레이크 공정 중에 기계적 손상에 의해 데이터 패드가 오픈되는 불량을 방지하기 위한 패턴을 패터닝함으로써, 4개의 마스크를 사용함에 따른 제조비용의 절감 및 공정 단순화 효과를 유지하면서, 아울러 후속 단위 패널 절단을 위한 브레이크 공정 중에 데이터 패드의 기계적 손상에 의한 오픈 불량을 방지할 수 있는 패턴을 데이터 패드의 이격되는 영역에, 그 데이터 패드에 비해 최소한 같거나 높은 단차를 갖도록 패터닝하여 액정 표시장치의 불량요인을 줄임에 따라 수율을 향상시킬 수 있는 효과가 있다.

Description

액정 표시장치의 데이터 패드부 및 그 형성방법{DATA PAD REGION OF LIQUID CRYSTAL DISPLAY AND FORMING METHOD THEREOF}
본 발명은 액정 표시장치의 데이터 패드부 및 그 형성방법에 관한 것으로, 특히 4개의 마스크(mask)를 사용하여 액정 표시장치의 하판 상에 박막 트랜지스터를 형성하는 경우에 데이터 패드부의 오픈 불량을 방지하기에 적당하도록 한 액정 표시장치의 데이터 패드부 및 그 형성방법에 관한 것이다.
일반적으로, 액정 표시장치는 매트릭스 형태로 배열된 액정 셀들에 데이터신호를 개별적으로 공급하여, 그 액정 셀들의 광투과율을 조절함으로써, 데이터신호에 해당하는 화상이 표시되는 표시장치이다.
따라서, 액정 표시장치는 화소 단위를 이루는 액정 셀들이 액티브 매트릭스 형태로 배열되는 액정 패널과; 상기 액정 셀들을 구동하기 위한 드라이버 집적회로(integrated circuit : IC)가 구비된다.
이때, 액정 패널은 상부 및 하부기판이 마주보는 각 내측의 한쪽 면에는 공통전극이 형성되고, 다른쪽 면에는 화소전극이 형성되어 서로 대향하도록 배열되며, 그 공통전극과 화소전극을 통해 상부 및 하부기판의 이격 간격에 주입 형성된 액정층에 전계를 인가한다. 이와같은 화소전극은 하부기판 상에 액정 셀 별로 형성되는 반면에 공통전극은 상부기판의 전면에 일체화되어 형성된다.
또한, 상기 액정 패널의 하부기판 상에는 데이터 드라이버 집적회로로부터 공급되는 데이터 신호를 액정 셀들에 전송하기 위한 다수의 데이터 라인들과, 게이트 드라이버 집적회로로부터 공급되는 주사신호를 액정 셀들에 전송하기 위한 다수의 게이트 라인들이 서로 직교하는 방향으로 형성되며, 이들 데이터 라인들과 게이트 라인들의 교차부마다 액정 셀들이 정의된다.
이때, 상기 게이트 드라이버 집적회로는 다수의 게이트라인에 순차적으로 주사신호를 공급함으로써, 매트릭스 형태로 배열된 액정 셀들이 1개 라인씩 순차적으로 선택되도록 하고, 그 선택된 1개 라인의 액정 셀들에는 데이터 드라이버 집적회로로부터 데이터 신호가 공급된다.
또한, 각각의 액정 셀에는 스위치 소자로 사용되는 박막 트랜지스터가 형성되며, 상기의 게이트 라인을 통하여 박막 트랜지스터의 게이트 전극에 주사신호가 공급된 액정 셀들에서는 그 박막 트랜지스터의 소스/드레인 전극 사이에 도전채널이 형성되는데, 이때 상기 데이터 라인을 통해 박막 트랜지스터의 소스 전극에 공급된 데이터신호가 박막 트랜지스터의 드레인 전극을 경유하여 화소전극에 공급됨에 따라 해당 액정 셀의 광투과율이 조절된다.
도1은 일반적인 액정 표시장치의 액정 셀에 대한 평면도로서, 이에 도시한 바와같이 데이터 라인(2)과 게이트 라인(4)의 교차부에 형성되는 액정 셀은 박막 트랜지스터(TFT)와; 그 박막 트랜지스터(TFT)의 드레인 전극(12)에 접속된 화소전극(14)을 구비한다. 상기 박막 트랜지스터(TFT)의 소스 전극(8)은 데이터 라인(2)에 접속되고, 게이트 전극(10)은 게이트 라인(4)에 접속된다.
그리고, 박막 트랜지스터(TFT)의 드레인 전극(12)은 드레인 콘택홀(16)을 통하여 화소전극(14)에 접속되며, 박막 트랜지스터(TFT)는 게이트 라인(4)을 통해 게이트 전극(10)에 공급되는 주사신호에 의해 소스 전극(8)과 드레인 전극(12) 사이에 도전 채널을 형성하기 위한 액티브층(도면상에 도시되지 않음)을 구비한다.
이와같이 박막 트랜지스터(TFT)가 게이트 라인(4)으로부터 공급되는 주사 신호에 응답하여 소스 전극(8) 및 드레인 전극(12) 사이에 도전 채널을 형성함에 따라 데이터 라인(2)을 통해 소스 전극(8)으로 공급된 데이터 신호가 드레인 전극(12)에 전송되도록 한다.
한편, 상기 드레인 콘택홀(16)을 통해 드레인 전극(12)에 접속된 화소전극(14)은 액정 셀마다 액정이 위치하는 영역에 넓게 형성되며, 광투과율이 높은 투명 ITO(indium tin oxide) 물질로 형성된다.
이때, 상기 화소전극(14)은 드레인 전극(12)으로부터 공급되는 데이터 신호에 의해 상부기판에 형성되는 공통 투명전극(도면상에 도시되지 않음)과 함께 액정층에 전계를 발생시킨다.
이와같이 액정층에 전계가 인가되면, 액정은 유전 이방성에 의해 회전하여 백라이트(back light)로부터 발광되는 빛을 화소전극(14)을 통해 상부기판 쪽으로 투과시키며, 그 투과되는 빛의 양은 데이터 신호의 전압값에 의해 조절된다.
한편, 스토리지 콘택홀(22)을 통해 화소전극(14)에 접속된 스토리지 전극(20)은 게이트 라인(4) 상에 증착되어 스토리지 커패시터(18)를 형성하며, 스토리지 전극(20)과 그 게이트 라인(4) 사이에는 상기 박막 트랜지스터(TFT)의 형성과정에서 증착되는 게이트 절연막(도면상에 도시되지 않음)이 삽입되어 서로 이격된다.
상기한 바와같은 스토리지 커패시터(18)는 이전단 게이트 라인(4)에 주사신호가 인가되는 기간동안 주사신호의 전압값을 충전시킨 후, 다음단 게이트 라인(4)에 주사신호가 인가되어 화소전극(14)에 데이터 신호의 전압값이 공급되는 기간동안 충전된 전압을 방전시킴으로써, 화소전극(14)의 전압변동을 최소화하는 역할을 한다.
상기한 바와같은 평면 구조를 갖는 액정 표시장치의 제조에 따른 수순단면은 도2a 내지 도2g에 도시한 바와같다.
도2a 내지 도2g는 도1에 도시한 A-A'선을 따라 절단한 액정 표시장치 제조과정의 수순단면도로서, 5개의 마스크를 적용한 박막 트랜지스터(TFT) 영역의 단면을 도시하였다.
먼저, 도2a에 도시한 바와같이 하부기판(1) 상에 금속물질(Mo, Al 또는 Cr 등)을 스퍼터링 증착한 다음 제1마스크(도면상에 도시되지 않음)를 적용한 사진식각을 통해 패터닝하여 게이트 전극(10)을 형성한다.
그리고, 도2b에 도시한 바와같이 상기 게이트 전극(10)이 형성된 하부기판(1) 상에는 SiNx 등의 절연물질을 전면 증착하여 게이트 절연막(30)을 형성한다.
그리고, 도2c에 도시한 바와같이 상기 게이트 절연막(30) 상에는 비정질 실리콘(amorphous silicon)으로 이루어진 반도체층(32)과, 인(P)이 고농도로 도핑된 n+ 비정질 실리콘으로 이루어진 오믹접촉층(Ohmic contact layer, 34)을 연속 증착한 다음 제2마스크(도면상에 도시되지 않음)를 통해 패터닝하여 박막트랜지스터(TFT)의 액티브층(36)을 형성한다.
그리고, 도2d에 도시한 바와같이 상기 게이트 절연막(30)과 오믹접촉층(34) 상에 금속물질을 증착한 다음 제3마스크(도면상에 도시되지 않음)를 통해 패터닝하여 박막 트랜지스터(TFT)의 소스 전극(8) 및 드레인 전극(12)을 형성한다. 이때, 소스 전극(8) 및 드레인 전극(12) 사이에 노출된 오믹접촉층(34)은 식각을 통해 제거한다.
그리고, 도2e에 도시한 바와같이 상기 노출된 반도체층(32)을 포함하여 소스 전극(8) 및 드레인 전극(12) 등이 형성된 게이트 절연막(30) 상에 화학 기상 증착(chemical vapor deposition : CVD) 방식을 통해 보호막(passivation layer, 38)을 전면 증착한다. 이때, 보호막(38)의 재료로는 주로 SiNx 등의 무기물질이 적용되었으며, 최근들어 액정 셀의 개구율을 향상시키기 위하여 유전율이 낮은 BCB(benzocyclobutene), SOG(spin on glass) 또는 Acryl 등의 유기물질이 사용되고 있다.
그리고, 도2f에 도시한 바와같이 상기 드레인 전극(12) 상의 보호막(38) 일부를 제4마스크(도면상에 도시되지 않음)를 통해 선택적으로 식각하여 드레인 전극(12)의 일부가 노출되는 드레인 콘택홀(16)을 형성한다.
그리고, 도2g에 도시한 바와같이 상기 보호막(38) 상에 투명 전극물질을 스퍼터링 증착한 다음 제5마스크(도면상에 도시되지 않음)를 통해 패터닝하여 화소전극(14)을 형성하며, 그 화소전극(14)이 상기 드레인 콘택홀(16)을 통해 드레인 전극(12)에 접속되도록 형성한다.
한편, 상기한 바와같이 액정 표시장치의 하판 상에 박막 트랜지스터 영역을 형성하는 과정에서, 그 액정 표시장치의 하판 가장자리에는 데이터 드라이버 집적회로로부터 공급되는 화상정보를 데이터 라인에 공급하는 데이터 패드부와, 게이트 드라이버 집적회로로부터 공급되는 주사신호를 게이트 라인에 공급하는 게이트 패드부가 형성된다.
즉, 도3을 참조하면, 하판(51)과 상판(52)이 대향하여 접착된 구조의 액정패널(50)에 대한 평면도가 도시되어 있다.
상기 액정패널(50)은 액정 셀들이 매트릭스 형태로 배열되는 화상표시부(53)와, 그 화상표시부(53)의 게이트 라인들과 접속되는 게이트 패드부(54) 및 데이터 라인들과 접속되는 데이터 패드부(55)를 포함한다. 이때, 게이트 패드부(54)와 데이터 패드부(55)는 상판(52)과 중첩되지 않는 하판(51)의 가장자리 영역에 형성되며, 게이트 패드부(54)는 게이트 드라이버 집적회로로부터 공급되는 주사신호를 화상표시부(53)의 게이트 라인들에 공급하고, 데이터 패드부(55)는 데이터 드라이버 집적회로로부터 공급되는 화상정보를 화상표시부(53)의 데이터 라인에 공급한다.
한편, 화상표시부(53)의 하판(51)에는 화상정보가 인가되는 데이터 라인들과 주사신호가 인가되는 게이트 라인들이 서로 교차하여 배치되고, 그 교차부에 액정 셀들을 스위칭하기 위한 박막트랜지스터와, 그 박막 트랜지스터에 접속되어 액정 셀을 구동하는 화소전극과, 이와같은 전극과 박막 트랜지스터를 보호하기 위해 전면에 형성된 보호막이 구비된다.
그리고, 상기 화상표시부(53)의 상판(52)에는 블랙 매트릭스에 의해 셀 영역별로 분리되어 도포된 칼러필터들과, 상기 하판(51)에 형성된 화소전극의 상대전극인 공통 투명전극이 구비된다.
상기한 바와같이 구성된 하판(51)과 상판(52)은 스페이서에 의해 이격되어 내부에 셀-갭이 마련되고, 그 셀-갭은 액정으로 채워지게 된다. 그리고, 하판(51)과 상판(52)은 화상표시부(53)의 외곽부에 실링재가 도포되어 형성된 실링부(56)에 의해 접착된다.
일반적으로, 액정 패널은 대면적의 유리기판에 다수개가 형성된 이후에 절단하여 단위 패널이 완성되는데, 상기한 바와같이 상판(51)과 하판(52)이 합착된 이후에 단위 패널별로 절단하는 과정이 수행된다. 초창기 액정 표시장치의 제조공정은 다수개의 패널에 동시에 액정을 주입한 다음 단위 패널로 절단하는 수순으로 진행되었으나, 단위 패널의 크기가 점차 증가함에 따라 단위 패널로 절단한 다음 액정을 주입하는 방법이 사용되고 있다.
상기 단위 패널로 절단하는 과정은 유리기판에 비해 경도가 높은 다이아몬드 재질의 펜으로 기판 표면에 절단 선을 형성하는 스크라이브(scribe) 공정을 수행한 다음 브레이크(break) 봉을 통해 물리적 힘을 가하여 절단하는 브레이크(break) 공정으로 이루어진다.
한편, 도4는 상기한 바와같은 데이터 패드부(55)를 좀더 상세히 보인 평면도로서, 이에 도시한 바와같이 서로 소정거리씩 이격되는 데이터 패드(61∼63)가 패터닝되고, 그 데이터 패드(61∼63)의 이격영역에는 상기 브레이크 공정 중에 기계적 손상(damage)에 의해 데이터 패드(61∼63)가 오픈되는 불량을 방지하기 위한 패턴(64,65)이 구비된다.
그리고, 도5는 상기 도4의 B-B'선을 따라 절단한 단면도로서, 이에 도시한 바와같이 데이터 패드(61∼63)는 하부기판(71) 상의 전면에 형성된 게이트 절연막(72)과, 그 게이트 절연막(72) 상부에 패터닝되는 전극층(73)의 적층구조로 구성되며, 상기 데이터 패드(61∼63)의 오픈 불량을 방지하기 위한 패턴(64,65)은 하부기판(71) 상에 형성된 게이트 라인(74)과, 상기 게이트 절연막(72)과, 그 게이트 절연막(72) 상부에 적층 패터닝된 반도체층(75) 및 오믹접촉층(76)의 적층구조로 구성된다.
상기한 바와같은 데이터 패드부(55)는 도2a 내지 도2g의 수순단면을 통해 설명한 박막 트랜지스터 형성과정에서 동시에 형성된다.
즉, 상기 게이트 라인(74)은 상기 도2a의 게이트 전극(10)을 형성하는 제1마스크에 의해 동시에 패터닝되고, 게이트 절연막(72)은 도2b의 게이트 절연막(30)을 형성할 때, 하부기판(1,71) 상의 전면에 형성된다.
그리고, 상기 반도체층(75) 및 오믹접촉층(76)은 도2c의 비정질 실리콘으로 이루어진 반도체층(32)과, 인(P)이 고농도로 도핑된 n+ 비정질 실리콘으로 이루어진 오믹접촉층(34)을 형성하는 제2마스크에 의해 동시에 패터닝된다.
그리고, 상기 전극층(73)은 도2d의 소스 전극(8) 및 드레인 전극(12)을 형성하는 제3마스크에 의해 동시에 패터닝된다.
그러나, 상기한 바와같은 종래 박막 트랜지스터 형성과정은 5개의 마스크를 적용하여 공정이 진행됨에 따라 제조비용의 절감 및 공정 단순화 등에 한계를 갖는문제점이 있었다. 따라서, 4개의 마스크가 적용되는 액정 표시장치의 제조방법이 제안되었다.
도6a 내지 도6g는 4개의 마스크를 적용한 박막 트랜지스터 영역의 제조과정에 따른 수순단면을 도시하였다.
먼저, 도6a에 도시한 바와같이 하부기판(101) 상부에 전극물질을 형성한 다음 제1 마스크(도면상에 도시되지 않음)를 통해 패터닝하여 게이트전극(102)을 형성한다.
그리고, 도6b에 도시한 바와같이 상기 결과물의 상부에 게이트 절연막(103), 액티브층(104) 및 전극층(105)을 순차적으로 형성한다. 이때, 게이트 절연막(103)은 상기 게이트 전극(102)이 형성된 하부기판(101) 상의 전면에 SiNx 등의 절연물질을 증착하여 형성하고, 액티브층(104)은 비정질 실리콘으로 이루어진 반도체층(111)과 인(P)이 고농도로 도핑된 n+ 비정질 실리콘으로 이루어진 오믹접촉층(112)이 연속 증착되어 형성된다.
그리고, 도6c에 도시한 바와같이 상기 전극층(105)의 상부에 감광막(PR101)을 형성한 다음 제2마스크(도면상에 도시되지 않음)를 통해 포토리소그래피를 실시하여 상기 전극층(105) 상에 선택적으로 잔류하는 감광막(PR101)의 패턴을 형성하되, 상기 게이트 전극(102) 상의 전극층(105) 상부에서는 감광막(PR101)에 회절노광을 적용하여 주변 영역의 감광막(PR101)에 비해 얇은 두께를 갖도록 하고, 그 감광막(PR101)의 패턴을 통해 노출된 영역의 적층막들을 상기 게이트 절연막(103)이 노출될때까지 식각한다.
그리고, 도6d에 도시한 바와같이 상기 회절노광이 적용되어 다른 영역의 감광막(PR101) 패턴에 비해 얇은 두께를 갖는 게이트 전극(102) 상의 전극층(105) 상부에 형성된 감광막(PR101)을 선택적으로 제거한다. 이때, 감광막(PR101)의 선택적 제거는 일반적으로 O2플라즈마(plasma) 처리를 통해 이루어진다.
그리고, 도6e에 도시한 바와같이 상기 감광막(PR101) 패턴이 선택적으로 제거됨에 따라 노출된 전극층(105)을 식각하고, 계속해서 액티브층(104)의 양측 상부에 오믹접촉층(112)이 서로 이격되도록 액티브층(104)을 식각함으로써, 그 오믹접촉층(112) 상부에 각각 소스 전극(106) 및 드레인 전극(107)을 형성한다.
그리고, 도6f에 도시한 바와같이 상기 잔류하는 감광막(PR101)의 패턴을 제거하고, 상부전면에 보호막(108)을 형성한 다음 상기 드레인 전극(107) 상의 보호막(108) 일부를 제3마스크(도면상에 도시되지 않음)를 통해 선택적으로 식각하여 드레인 전극(107)의 일부가 노출되도록 드레인 콘택홀(109)을 형성한다.
그리고, 도6g에 도시한 바와같이 상기 보호막(108) 상에 투명 전극물질을 스퍼터링 증착한 다음 제4마스크(도면상에 도시되지 않음)를 통해 패터닝하여 화소전극(110)을 형성하며, 그 화소전극(110)이 상기 드레인 콘택홀(109)을 통해 드레인 전극(107)에 접속되도록 형성한다.
한편, 상기한 바와같이 액정 표시장치의 하판 상에 4개의 마스크를 적용하여 박막 트랜지스터 영역을 형성하는 과정에서, 그 액정 표시장치의 하판 가장자리에 형성되는 데이터 패드부는 도7의 평면도에 도시한 바와같다.
즉, 도7에 도시한 바와같이 데이터 패드부는 서로 소정거리씩 이격되는 데이터 패드(121∼123)가 패터닝되며, 그 데이터 패드(121∼123)의 이격영역에는 도4에 도시한 바와같은 데이터 패드(61∼63)의 오픈 불량을 방지하기 위한 패턴(64,65)이 형성되지 않게 된다.
따라서, 도7의 C-C'선을 따라 절단한 단면도인 도8에 도시한 바와같이 데이터 패드(121∼123)는 하부기판(131) 상의 전면에 형성된 게이트 절연막(132)과, 그 게이트 절연막(132) 상부에 적층 패터닝된 반도체층(133), 오믹접촉층(134) 및 전극층(135)의 적층구조로 구성되며, 상기 데이터 패드(121∼123)의 이격영역에는 하부기판(131) 상의 전면에 형성된 게이트 절연막(132)이 형성되어 있을 뿐이다.
상기한 바와같이 데이터 패드부가 형성되는 이유는 4개의 마스크를 적용한 박막 트랜지스터의 형성과정에 기인한다.
즉, 도6b에 도시한 바와같이 제1마스크를 통해 게이트 전극(102)이 패터닝된 박막 트랜지스터 영역의 하부기판(101) 상에 게이트 절연막(103), 액티브층(104) 및 전극층(105)을 순차적으로 형성할 때, 동시에 데이터 패드부의 하부기판(131) 상에도 게이트 절연막(132), 액티브층(133,134) 및 전극층(135)이 형성된다.
그리고, 도6c에 도시한 바와같이 제2마스크를 통해 국부적인 회절노광을 실시하여 박막 트랜지스터 영역 상에 감광막(PR101)의 패턴을 형성할 때, 동시에 데이터 패드부의 전극층(135) 상에도 상기 제2마스크를 통해 전극층(135)의 가려진 영역과 노출된 영역이 감광막(PR101)의 패턴으로 구분되고, 상기한 바와같은 감광막(PR101)의 패턴을 적용하여 노출된 영역의 적층막들을 상기 박막 트랜지스터 영역의 게이트 절연막(103) 및 데이터 패드부의 게이트 절연막(132)이 노출될때까지식각한다.
따라서, 4개의 마스크를 적용한 박막 트랜지스터 형성과정에서는 상기 반도체층(133) 및 오믹접촉층(134)의 적층 구조로 이루어진 액티브층에 대한 별도의 패터닝을 위한 마스크가 생략되므로, 도7 및 도8에 도시한 데이터 패드부의 데이터 패드(121∼123)간 이격영역에는 후속 브레이크 공정 중에 도4에 도시한 바와같이 데이터 패드(61∼63)의 기계적 손상에 의한 오픈 불량을 방지할 수 있는 패턴(64,65)이 형성되지 않게 된다.
즉, 종래 5개의 마스크를 적용하여 박막 트랜지스터를 형성하는 공정에서는 후속 단위 패널 절단을 위한 브레이크 공정 중에 데이터 패드의 기계적 손상에 의한 오픈 불량을 방지할 수 있는 패턴을 데이터 패드부에 형성할 수 있지만, 마스크 갯수의 증가로 인해 제조비용의 절감 및 공정 단순화 등에 한계를 갖게 된다.
한편, 종래 4개의 마스크를 적용하여 박막 트랜지스터를 형성하는 공정에서는 마스크 갯수를 줄여 제조비용의 절감 및 공정 단순화에 기여할 수 있지만, 후속 단위 패널 절단을 위한 브레이크 공정 중에 데이터 패드의 기계적 손상에 의한 오픈 불량을 방지할 수 있는 패턴을 데이터 패드부에 형성할 수 없게 되는 문제가 발생한다.
따라서, 본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 4개의 마스크를 사용하여 액정 표시장치의 하판 상에 박막 트랜지스터를 형성하는 경우에 데이터 패드부의 오픈 불량을 방지할 수 있는액정 표시장치의 데이터 패드부 및 그 형성방법을 제공하는데 있다.
도1은 일반적인 액정 표시장치의 액정 셀에 대한 평면도.
도2a 내지 도2g는 도1에 도시한 A-A'선을 따라 절단한 액정 표시장치 제조과정의 수순단면도.
도3은 하판과 상판이 대향하여 접착된 일반적인 액정패널 구조의 평면도.
도4는 도3에 있어서, 데이터 패드부를 좀더 상세히 보인 평면도.
도5는 도4의 B-B'선을 따라 절단한 단면도.
도6a 내지 도6g는 4개의 마스크를 적용한 박막 트랜지스터 영역의 제조과정에 따른 수순단면도.
도7은 도6a 내지 도6g의 제조과정에 따라 액정 표시장치의 하판 가장자리에 형성되는 데이터 패드부를 보인 평면도.
도8은 도7의 C-C'선을 따라 절단한 단면도.
도9는 본 발명에 의한 데이터 패드부의 평면도.
도10은 도9의 D-D'선을 따라 절단한 단면도.
도11a 내지 도11g는 4개의 마스크를 적용하여 박막 트랜지스터 영역을 형성하는 과정 중에 본 발명에 의한 액정 표시장치의 데이터 패드부의 형성을 보인 수순단면도.
***도면의 주요부분에 대한 부호의 설명***
201∼203:데이터 패드
204,205:데이터 패드의 오픈 불량 방지를 위한 패턴
211:하부기판
212:게이트 절연막
213:반도체층
214:오믹접촉층
215:전극층
216:게이트 라인
먼저, 상기한 바와같은 본 발명의 목적을 달성하기 위한 액정 표시장치의 데이터 패드부는 4개의 마스크를 적용하여 박막 트랜지스터 영역을 형성한 액정 표시장치에 있어서, 하부기판 상에 형성된 게이트 절연막의 상부에 반도체층과, 오믹접촉층과, 전극층의 적층구조로 이루어진 데이터 패드가 서로 이격되도록 다수개 패터닝되고, 그 데이터 패드와 이격되는 영역에는 하부기판 상에 형성된 게이트 라인과, 게이트 절연막과, 반도체층의 적층구조로 이루어진 데이터 패드의 오픈 불량 방지용 패턴이 상기 데이터 패드에 비해 최소한 같거나 높은 단차를 갖도록 패터닝된 것을 특징으로 한다.
그리고, 상기한 바와같은 본 발명의 목적을 달성하기 위한 액정 표시장치의 데이터 패드부 형성방법은 제1마스크를 통해 하부기판의 박막 트랜지스터 영역에 게이트 전극을 패터닝함과 동시에 데이터 패드부 상에 일정하게 이격되는 다수개의 게이트 라인을 패터닝하는 공정과; 제2마스크를 통해 박막 트랜지스터 영역에는 게이트 절연막 상에 적층된 반도체층, 오믹접촉층 및 소스/드레인 전극을 패터닝하여 박막 트랜지스터를 형성함과 동시에 데이터 패드부는 상기 게이트 라인이 이격되는 영역의 게이트 절연막 상에 적층된 반도체층, 오믹접촉층 및 전극층이 적층된 데이터 패드를 패터닝하고, 상기 게이트 라인이 패터닝된 영역의 게이트 절연막 상에 반도체층이 적층된 데이터 패드의 오픈 불량 방지용 패턴을 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 액정 표시장치의 데이터 패드부 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 도9는 본 발명에 의한 데이터 패드부의 평면구조를 보인 도면으로, 이에 도시한 바와같이 서로 소정거리씩 이격되는 데이터 패드(201∼203)가 패터닝되고, 그 데이터 패드(201∼203)의 이격영역에는 단위 패널 절단을 위한 후속 브레이크 공정 중에 기계적 손상에 의해 데이터 패드(201∼203)가 오픈되는 불량을 방지하기 위한 패턴(204,205)이 상기 데이터 패드(201∼203)에 비해 최소한 같거나 높은 단차를 갖도록 패터닝된다.
그리고, 도10은 상기 도9의 D-D'선을 따라 절단한 단면도로서, 이에 도시한 바와같이 상기 데이터 패드(201∼203)는 하부기판(211) 상의 전면에 형성된 게이트 절연막(212)과, 그 게이트 절연막(212) 상부에 패터닝되는 반도체층(213), 오믹접촉층(214) 및 전극층(215)의 적층구조로 구성되며, 상기 데이터 패드(201∼203)의 오픈 불량을 방지하기 위한 패턴(204,205)은 하부기판(211) 상에 패터닝된 게이트 라인(216)과, 상기 게이트 절연막(212)과, 그 게이트 절연막(212)의 상부에 패터닝된 반도체층(213)의 적층구조로 구성된다.
이때, 상기 데이터 패드(201∼203)는 상기 하부기판(211)의 표면으로부터 전극층(215)까지의 높이가 7800Å 정도가 되고, 상기 데이터 패드(201∼203)의 오픈 불량을 방지하기 위한 패턴(204,05)은 상기 하부기판(211)의 표면으로부터 반도체층(213)까지의 높이가 8000Å될 수 있도록 각 적층막들의 두께를 조절하는 것이 바람직하다.
상기한 바와같은 본 발명에 의한 액정 표시장치의 데이터 패드부는 4개의 마스크를 적용하여 박막 트랜지스터 영역을 형성하는 과정에서 형성되며, 이를 첨부한 도11a 내지 도11g의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도11a에 도시한 바와같이 하부기판(221)의 상부에 전극물질을 형성한 다음 제1마스크(도면상에 도시되지 않음)를 통해 박막 트랜지스터 영역 상에 게이트 전극(222)을 패터닝함과 동시에 데이터 패드부 상에 일정하게 이격되는 게이트 라인(223,224)을 패터닝한다.
그리고, 도11b에 도시한 바와같이 상기 게이트 전극(222) 및 게이트 라인(223,224)을 포함한 하부기판(221)의 상부전면에 게이트 절연막(225), 반도체층(226), 오믹접촉층(227) 및 전극층(228)을 순차적으로 형성한다. 이때, 게이트 절연막(225)은 SiNx 등의 절연물질로 형성하고, 반도체층(226)은 비정질 실리콘으로 형성하며, 오믹접촉층(227)은 인(P)이 고농도로 도핑된 n+ 비정질 실리콘으로 형성한다.
그리고, 도11c에 도시한 바와같이 상기 전극층(228) 상부에 감광막(PR221)을 형성한 다음 제2마스크(도면상에 도시되지 않음)를 통해 포토리소그래피를 실시하여 상기 전극층(228) 상부에 선택적으로 잔류하는 감광막(PR221)의 패턴을 형성하되, 상기 박막 트랜지스터 영역에서는 채널영역 상에 형성된 감광막(PR221)에 회절노광을 적용함으로써, 그 채널영역의 주변에 잔류하는 감광막(PR221)에 비해 얇은 두께를 갖도록 감광막(PR221)의 패턴을 형성하고, 데이터 패드부에서는 상기 게이트 라인(223,224) 상의 전극층(228) 상부에 형성된 감광막(PR221)에도 회절 노광을적용하여 상기 채널영역 상에 형성된 감광막(PR221)과 동일하게, 얇은 두께를 갖도록 감광막(PR221)의 패턴을 형성함과 아울러, 그 얇은 두께를 갖는 감광막(PR221)과 소정거리 이격되는 전극층(228) 상부에는 상기 채널영역 주변에 잔류하는 감광막(PR221)과 동일한 두께를 갖도록 감광막(PR221)의 패턴을 형성한다.
그리고, 도11d에 도시한 바와같이 상기한 바와같이 서로다른 두께를 갖는 감광막(PR221)의 패턴을 통해 노출된 영역의 적층막들을 게이트 절연막(225)이 노출될때까지 식각한다.
그리고, 도11e에 도시한 바와같이 상기 회절노광에 의해 감광막(PR221) 패턴의 두께가 상대적으로 얇은 영역을 O2플라즈마 처리 등을 통해 선택적으로 제거한 다음, 그에 따라 노출된 전극층(228)을 식각하고, 계속해서 오믹접촉층(227)을 식각함으로써, 상기 박막 트랜지스터 영역에서는 반도체층(226)의 양측 상부에 오믹접촉층(227)을 서로 이격시켜, 그 오믹접촉층(227) 상부에 형성된 전극층(228)이 각각 소스 전극(229)과 드레인 전극(230)으로 패터닝되도록 하며, 이때 데이터 패드부에서는 게이트 라인(223,224) 상에 형성된 전극층(228) 및 오믹접촉층(227)이 동시에 식각된다.
따라서, 데이터 패드부에서는 하부기판(221) 상의 전면에 형성된 게이트 절연막(225)과, 반도체층(226), 오믹접촉층(227) 및 전극층(228)이 적층된 데이터 패드가 소정거리씩 이격되어 패터닝되며, 그 데이터 패드가 이격되는 영역에는 하부기판(221) 상에 패터닝된 게이트 라인(223,224)과, 상기 게이트 절연막(225)과, 그 게이트 절연막(225)의 상부에 패터닝된 반도체층(226)이 적층된 패턴이 후속 브레이크 공정중에 데이터 패드의 오픈 불량을 방지하기 위하여 패터닝된다.
그리고, 도11f에 도시한 바와같이 상기 잔류하는 감광막(PR221)의 패턴을 제거하고, 상부전면에 보호막(231)을 형성한 다음 상기 박막 트랜지스터 영역에 드레인 전극(230) 상의 보호막(231) 일부를 제3마스크(도면상에 도시되지 않음)를 통해 선택적으로 식각하여 드레인 전극(230)의 일부가 노출되도록 드레인 콘택홀(232)을 형성한다.
그리고, 도11g에 도시한 바와같이 상기 보호막(231) 상에 투명 전극물질을 형성한 다음 제4마스크(도면상에 도시되지 않음)를 통해 패터닝하여 화소영역 상에 화소전극(233)을 형성하며, 그 화소전극(233)이 상기 드레인 콘택홀(232)을 통해 드레인 전극(230)에 접속되도록 형성한다.
상기한 바와같은 본 발명에 의한 액정 표시장치의 데이터 패드부 및 그 형성방법은 4개의 마스크를 적용하여 박막 트랜지스터를 형성하는 공정을 통해 마스크 갯수를 줄여 제조비용의 절감 및 공정 단순화에 기여할 수 있으며, 아울러 후속 단위 패널 절단을 위한 브레이크 공정 중에 데이터 패드의 기계적 손상에 의한 오픈 불량을 방지할 수 있는 패턴을 데이터 패드의 이격되는 영역에, 그 데이터 패드에 비해 최소한 같거나 높은 단차를 갖도록 패터닝하여 액정 표시장치의 불량요인을 줄임에 따라 수율을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 4개의 마스크를 적용하여 박막 트랜지스터 영역을 형성한 액정 표시장치에 있어서, 하부기판 상에 형성된 게이트 절연막의 상부에 반도체층과, 오믹접촉층과, 전극층의 적층구조로 이루어진 데이터 패드가 서로 이격되도록 다수개 패터닝되고, 그 데이터 패드와 이격되는 영역에는 하부기판 상에 형성된 게이트 라인과, 게이트 절연막과, 반도체층의 적층구조로 이루어진 데이터 패드의 오픈 불량 방지용 패턴이 상기 데이터 패드에 비해 최소한 같거나 높은 단차를 갖도록 패터닝된 것을 특징으로 하는 액정 표시장치의 데이터 패드부.
  2. 제 1 항에 있어서, 상기 데이터 패드는 상기 하부기판의 표면으로부터 전극층까지의 높이가 7800Å이고, 상기 데이터 패드의 오픈 불량을 방지용 패턴은 상기 하부기판의 표면으로부터 반도체층까지의 높이가 8000Å인 것을 특징으로 하는 액정 표시장치의 데이터 패드부.
  3. 4개의 마스크를 적용하여 박막 트랜지스터 영역을 형성하는 액정 표시장치의 제조방법에 있어서, 제1마스크를 통해 하부기판의 박막 트랜지스터 영역에 게이트 전극을 패터닝함과 동시에 데이터 패드부 상에 일정하게 이격되는 다수개의 게이트 라인을 패터닝하는 공정과; 제2마스크를 통해 박막 트랜지스터 영역에는 게이트 절연막 상에 적층된 반도체층, 오믹접촉층 및 소스/드레인 전극을 패터닝하여 박막트랜지스터를 형성함과 동시에 데이터 패드부는 상기 게이트 라인이 이격되는 영역의 게이트 절연막 상에 적층된 반도체층, 오믹접촉층 및 전극층이 적층된 데이터 패드를 패터닝하고, 상기 게이트 라인이 패터닝된 영역의 게이트 절연막 상에 반도체층이 적층된 데이터 패드의 오픈 불량 방지용 패턴을 패터닝하는 공정을 포함하여 이루어지는 것을 특징으로 하는 액정 표시장치의 데이터 패드부 형성방법.
  4. 제 3 항에 있어서, 상기 제2마스크를 이용한 패터닝 공정은 상기 게이트 전극 및 게이트 라인을 포함한 하부기판의 상부전면에 게이트 절연막, 반도체층, 오믹접촉층 및 전극층을 순차적으로 형성하는 공정과; 상기 전극층 상부에 감광막을 형성한 다음 제2마스크를 통해 포토리소그래피를 실시하여 상기 전극층 상부에 선택적으로 잔류하는 감광막의 패턴을 형성하되, 상기 박막 트랜지스터 영역에서는 채널영역 상에 형성된 감광막에 회절노광을 적용함으로써, 그 채널영역의 주변에 잔류하는 감광막에 비해 얇은 두께를 갖도록 감광막의 패턴을 형성하고, 데이터 패드부에서는 상기 게이트 라인 상의 전극층 상부에 형성된 감광막에도 회절 노광을 적용하여 상기 채널영역 상에 형성된 감광막과 동일하게, 얇은 두께를 갖도록 감광막의 패턴을 형성함과 아울러, 그 얇은 두께를 갖는 감광막과 소정거리 이격되는 전극층 상부에는 상기 채널영역 주변에 잔류하는 감광막과 동일한 두께를 갖도록 감광막의 패턴을 형성하는 공정과; 상기 서로다른 두께를 갖는 감광막의 패턴을 통해 노출된 영역의 적층막들을 게이트 절연막이 노출될때까지 식각하는 공정과; 상기 회절노광에 의해 감광막 패턴의 두께가 상대적으로 얇은 영역을 선택적으로 제거한 다음, 그에 따라 노출된 전극층을 식각하고, 계속해서 오믹접촉층을 식각하는 공정을 포함하여 이루어지는 것을 특징으로 하는 액정 표시장치의 데이터 패드부 형성방법.
  5. 제 3 항에 있어서, 상기 제2마스크를 이용한 패터닝 공정 이후에, 상부전면에 보호막을 형성한 다음 제3마스크를 통해 박막 트랜지스터 영역의 드레인 전극 일부가 노출되도록 드레인 콘택홀을 형성하는 공정과; 상기 결과물의 상부전면에 투명 전극물질을 형성한 다음 제4마스크를 통해 패터닝하여 화소영역 상에 화소전극을 형성하며, 그 화소전극이 상기 드레인 콘택홀을 통해 드레인 전극에 접속되도록 형성하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 액정 표시장치의 데이터 패드부 형성방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980025755A (ko) * 1996-10-04 1998-07-15 김광호 박막트랜지스터-액정표시장치 및 그 제조방법
KR19990040942A (ko) * 1997-11-20 1999-06-15 윤종용 액정 표시 장치 및 그 제조 방법
KR20000014539A (ko) * 1998-08-21 2000-03-15 윤종용 액정 표시 장치 및 그 제조 방법
KR20020091706A (ko) * 2001-05-31 2002-12-06 주식회사 현대 디스플레이 테크놀로지 액정표시소자의 박막 트랜지스터 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980025755A (ko) * 1996-10-04 1998-07-15 김광호 박막트랜지스터-액정표시장치 및 그 제조방법
KR19990040942A (ko) * 1997-11-20 1999-06-15 윤종용 액정 표시 장치 및 그 제조 방법
KR20000014539A (ko) * 1998-08-21 2000-03-15 윤종용 액정 표시 장치 및 그 제조 방법
KR20020091706A (ko) * 2001-05-31 2002-12-06 주식회사 현대 디스플레이 테크놀로지 액정표시소자의 박막 트랜지스터 제조방법

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