KR20150051089A - 칩 패드 및 본딩 패드를 포함하는 반도체 소자 - Google Patents

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Abstract

본 발명의 반도체 소자는 내부 반도체 회로를 포함하는 칩 바디층의 일 표면에 형성되고, 상기 내부 반도체 회로와 전기적으로 연결된 칩 패드와, 상기 칩 바디층 상에 형성되고 상기 칩 패드를 노출하는 비아홀을 갖는 층간 절연층과, 상기 비아홀 내에 형성되어 상기 칩 패드와 전기적으로 연결된 배선 비아와, 상기 칩 바디층 상에서 상기 배선 비아와 전기적으로 연결되고 상기 칩 패드의 재배선을 위한 재배선층과, 상기 재배선층 상에 형성되고 상기 재배선층의 일부를 노출하는 본딩홀을 갖는 보호층과, 상기 본딩홀에 의하여 노출된 재배선층에 마련된 외부 연결을 위한 본딩 패드를 포함한다.

Description

칩 패드 및 본딩 패드를 포함하는 반도체 소자{Semiconductor device including chip pad and bonding pad}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 보다 상세하게는 칩 패드 및 본딩 패드를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 소형화, 다기능화 및 고용량화된 높은 신뢰성을 갖고 저렴하게 제조하여야 한다. 반도체 소자는 복수의 공정들을 통하여 제조될 수 있다. 반도체 소자는 본딩 패드를 통하여 외부 기기나 외부 기판과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 칩 설계 자유도를 증가시켜 내부 반도체 회로와 연결된 칩 패드 및 본딩 패드의 배치 및 구조를 변경함으로써 소형화 및 저가격화를 구현할 수 있는 반도체 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 내부 반도체 회로를 포함하는 칩 바디층의 일 표면에 형성되고, 상기 내부 반도체 회로와 전기적으로 연결된 칩 패드와, 상기 칩 바디층 상에 형성되고 상기 칩 패드를 노출하는 비아홀을 갖는 층간 절연층과, 상기 비아홀 내에 형성되어 상기 칩 패드와 전기적으로 연결된 배선 비아와, 상기 칩 바디층 상에서 상기 배선 비아와 전기적으로 연결되고 상기 칩 패드의 재배선을 위한 재배선층과, 상기 재배선층 상에 형성되고 상기 재배선층의 일부를 노출하는 본딩홀을 갖는 보호층과, 상기 본딩홀에 의하여 노출된 재배선층에 마련된 외부 연결을 위한 본딩 패드를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 칩 패드 및 본딩 패드는 회로 영역 및 셀 어레이 영역중 어느 하나의 영역에 형성되어 있을 수 있다. 상기 재배선층은 회로 영역 및 셀 어레이 영역중 어느 하나의 영역에서 다른 영역으로 연장되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 칩 패드는 서로 떨어져 위치하는 복수개의 칩 패드들로 이루어져 있을 수 있다. 상기 본딩 패드는 서로 떨어져 위치하는 복수개의 본딩 패드들로 이루어져 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 칩 패드 및 본딩 패드는 각각 서로 떨어져 위치하는 복수개의 칩 패드들 및 본딩 패드들로 이루어지고, 상기 재배선층은 상기 칩 패드들중 적어도 어느 하나와 상기 본딩 패드들중 적어도 어느 하나를 전기적으로 연결할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 칩 패드는 상기 내부 반도체 회로에 전원이나 신호를 전달하는 제1 배선층에 배치되어 있고, 상기 본딩 패드는 상기 재배선층, 배선 비아 및 칩 패드를 통하여 상기 내부 반도체 회로에 전원이나 신호를 전달하는 제2 배선층에 배치되어 있을 수 있다.
또한, 본 발명이 기술적 사상의 일 실시예에 의한 반도체 소자는 내부 반도체 회로와 전기적으로 연결된 칩 패드를 포함하는 제1 배선층과, 상기 칩 패드와 전기적으로 연결된 배선 비아와, 상기 배선 비아와 전기적으로 연결되고, 상기 칩 패드의 재배선을 위한 재배선층과 외부 연결을 위한 본딩 패드를 모두 겸용하는 제2 배선층을 포함하고, 상기 칩 패드는 상기 내부 반도체 회로를 포함하는 칩 바디층의 일 표면에 형성되어 있고, 상기 제1 배선층은 상기 칩 패드를 통하여 상기 내부 반도체 회로에 전원이나 신호를 전달하는 배선 라인이다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 칩 패드 및 본딩 패드는 상기 칩 바디층의 중앙 영역, 중간 영역 및 주변 영역중에서 적어도 어느 하나의 영역에 위치할 수 있다. 상기 칩 패드 및 본딩 패드는 셀 어레이 영역 및 회로 영역중에서 적어도 어느 하나의 영역에 위치할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 배선 비아 및 본딩 패드는 상기 내부 반도체 회로를 포함하는 상기 칩 바디층의 상부에 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 칩 패드와 상기 본딩 패드는 상기 칩 바디층의 상부에서 평면적으로 서로 떨어져 위치할 수 있다. 상기 본딩 패드와 상기 칩 패드는 상기 재배선층 및 상기 배선 비아를 통하여 서로 전기적으로 연결되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제2 배선층은 상기 본딩 패드, 배선 비아 및 칩 패드를 통하여 상기 내부 반도체 회로에 전원이나 신호를 전달하는 배선 라인일 수 있다. 상기 제2 배선층은 상기 칩 바디층 상에 위치하는 상기 제1 배선층의 상부에 형성되어 있을 수 있다.
본 발명의 기술적 사상은 소자 제조시 형성하는 상부 배선층을 재배선을 위한 재배선층 및 본딩 패드로 겸용함으로써 재배선만을 위한 재배선층 형성 공정을 생략할 수 있어 소자 제조 비용을 줄일 수 있다.
본 발명의 기술적 사상은 칩 바디층 상에 재배선층 및 재배선 패드가 위치하지 않으므로 칩 설계 자유도를 증가시킬 수 있다. 이에 따라, 내부 반도체 회로와 연결된 칩 패드 및 칩 패드와 연결된 본딩 패드의 배치 및 구조를 자유롭게 변경함으로써 반도체 소자의 소형화를 구현할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 평면도이다.
도 2는 도 1의 II-II에 따른 단면도이다.
도 3은 도 1의 III-III에 따른 단면도이다.
도 4a 및 도 4b는 각각 도 1의 IVa-IVa 및 IVb-IVb에 따른 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 평면도이다.
도 6은 도 5의 VI-VI에 따른 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 일부 평면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 일부 평면도이다.
도 9 및 도 10은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 설명하기 위하여 도시한 단면도이다.
도 11 및 도 12는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 설명하기 위하여 도시한 단면도이다.
도 13a는 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼 적층 패키지를 개략적으로 도시한 단면도이다.
도 13b는 도 13a의 일부 확대도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 15a 내지 도 15c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 도시한 개략적인 단면도들이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개략적으로 도시한 평면도이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하의 본 발명의 실시예들은 어느 하나로 구현될 수 있으며, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 평면도이고, 도 2는 도 1의 II-II에 따른 단면도이고, 도 3은 도 1의 III-III에 따른 단면도이고, 도 4a 및 도 4b는 각각 도 1의 IVa-IVa 및 IVb-IVb에 따른 단면도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100, semiconductor device)는, 칩 바디층(110), 칩 바디층(110)의 상부, 예컨대 일 표면에 배치되고 칩 패드(120, chip pad)를 포함하는 제1 배선층(120L), 및 칩 바디층(110) 및 제1 배선층(120L)의 상부에 배치된 배선 구조(130, interconnection(wiring) structure)를 포함할 수 있다.
칩 패드(120)를 포함하는 제1 배선층(120L)은 반도체 소자(100)의 소자 제조시 형성하는 하부 배선층, 예컨대 하부 금속층일 수 있다. 다시 말해, 제1 배선층(120L)은 후에 설명하는 바와 같이 칩 비아(143), 내부 배선(147), 내부 반도체 회로(145) 등에 연결될 수 있다. 제1 배선층(120L)은 후에 설명하는 바와 같이 제2 배선층(135L), 즉 최상부 배선층 바로 아래에 형성되는 배선층일 수 있다.
배선 구조(130)는 칩 패드(120)의 상부에 형성된 배선 비아(131), 재배선층(135, redistribution interconnection layer) 및 본딩 패드(133a, 133b)를 포함하는 제2 배선층(135L)을 포함할 수 있다. 배선 비아(131)는 칩 패드(120)에 전기적으로 연결되는 도전층일 수 있다. 배선 비아(131)는 층간 절연층(150)에 의하여 절연될 수 있다. 제2 배선층(135L)은 반도체 소자의 제조시 형성하는 상부 배선층, 예컨대 상부 금속층일 수 있다. 제2 배선층(135L)은 반도체 소자의 제조시 형성하는 최상부 배선층일 수 있다.
재배선층(135)은 칩 패드(120)의 재배선을 위한 것이고, 본딩 패드(133a, 133b)는 외부 연결을 위한 것이다. 본딩 패드(133a, 133b)는 배선 비아(131)와 재배선층(135)을 통하여 칩 패드(120)와 전기적으로 연결될 수 있다. 제2 배선층(135L)은 배선 비아(131)를 통하여 제1 배선층(120L)과 연결될 수 있다. 제2 배선층(135L)은 칩 패드(120)의 재배선만을 위한 것은 아니다. 다시 말해, 제2 배선층(135L)은 칩 패드(120)의 재배선과 본딩 패드(133a, 133b)를 모두 겸용하는 겸용 배선층이다.
따라서, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)는 칩 패드(120)의 재배선만을 위한 재배선층을 형성하는 제조 공정을 생략할 수 있어 반도체 소자(100)의 제조 단가(비용)를 줄일 수 있다.
또한, 본 발명의 기술적 사상의 반도체 소자(100)는 칩 패드(120)의 재배선만을 위한 재배선층을 형성하지 않아도 되기 때문에 칩 설계 자유도를 증가시킬 수 있다. 이에 따라, 본 발명의 기술적 사상의 반도체 소자(100)는 칩 패드(120) 및 칩 패드(120)와 연결된 본딩 패드(133a, 133b)의 배치 및 구조를 자유롭게 변경함으로써 소형화를 구현할 수 있다.
도 1에 도시된 본딩 패드(133a, 133b)는 보호층(155)을 이용하여 제2 배선층(135L)의 일부를 노출하여 형성되는 것이나, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 실선으로 구획하여 도시한다. 칩 바디층(110)은 웨이퍼 상태를 의미할 수 있다. 칩 바디층(110)은 반도체 제조 공정 중 하나인 쏘잉(sawing) 공정의 이전 또는 이후의 상태들을 모두 의미할 수 있다. 칩 바디층(110)은 내부에 적어도 하나의 내부 반도체 회로(145)를 포함할 수 있다. 내부 반도체 회로(145)는 신호 처리 회로, 신호 증폭 회로, 데이터 송수신 회로, 데이터 입출력 회로, 데이터 기억 회로, 및/또는 전원 공급 회로들중 적어도 어느 하나일 수 있다.
칩 패드(120)는 칩 바디층(110)의 일 표면에 형성될 수 있다. 칩 패드(120)는 도 1과는 다르게 칩 바디층(110)의 상부 표면 위로 돌출될 수 있다. 칩 패드(120)는 칩 바디층(110)의 상부에서 노출될 수 있다. 칩 패드(120)는 칩 바디층(110)의 중앙 영역(CEA), 중간 영역(MA1, MA2) 및 주변 영역(PA1, PA2)중에서 적어도 어느 하나의 영역에 배치될 수 있다.
예컨대, 도 1에서 칩 패드(120)는 칩 바디층(110)의 중앙 영역(CEA) 또는 중간 영역(MA1, MA2)에 배치된 것을 도시한다. 도 2 및 도 3에서는 칩 패드(120)의 하나를 표시하는 단면도이고, 도 4a 및 도 4b는 하나 초과, 예컨대 2개 및 3개의 칩 패드(120)를 표시하는 단면도이다.
칩 패드(120)는 칩 바디층(110)의 상부 표면을 종방향 또는 횡방향으로 가로지르는 열(rows) 모양으로 배열될 수 있다. 도 1에서는 주로 칩 패드(120)가 열 방향으로 배치되는 것이 주로 도시되었으나, 이것은 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위한 것이다. 칩 패드(120)는 하나 이상의 열로 배치될 수도 있고, 칩 바디층(110)의 주변 영역(PA1, PA2)에 배열될 수 도 있다. 본 명세서에서 이러한 도면들이 제시되지 않아도, 본 발명의 기술적 사상이 다양한 칩 패드(120)의 배열 모양을 모두 포괄하는 것으로 이해되어야 한다.
칩 패드(120)는 칩 바디층(110)의 내부에 포함된 내부 반도체 회로(145)와 전기적으로 연결될 수 있다. 다시 말해, 칩 패드(120)를 포함하는 제1 배선층(120L)은 칩 패드(120)를 통하여 내부 반도체 회로(145)에 전원이나 신호를 전달하는 배선 라인일 수 있다. 칩 패드(120)는 칩 바디층(110)의 내부에 형성된 칩 비아(143)와 전기적으로 접촉 및/또는 연결될 수 있다. 또한, 칩 패드(120)는 재배선층(135)이 아닌 반도체 소자(100)의 다른 구성 요소로 연결하는 용도로 이용될 수도 있고, 다른 반도체 소자와 전기적으로 연결되기 위한 곳으로 이용될 수도 있다.
칩 비아(143)는 칩 패드(120)와 내부 반도체 회로(145)를 전기적으로 연결할 수 있다. 칩 비아(143)는 내부 반도체 회로(145)와 직접 또는 간접적으로 접촉 또는 연결될 수 있다. 내부 배선(147)이 칩 비아(143)와 내부 반도체 회로(145)를 전기적으로 연결할 수 있다.
칩 비아(143)는 칩 바디층(110)을 수직으로 관통할 수 있다. 칩 비아(143)는 실리콘 관통 비아일 수도 있다. 칩 비아(143)는 칩 바디층(110)을 수직으로 관통하여 칩 바디층(110)의 다른 면(도면에서는 하부면)에 노출될 수 있다. 칩 패드(120)는 칩 바디층(110)의 상부 표면의 중앙을 가로지르도록 배열될 수 있다. 칩 패드(120)는 그 전체 또는 상부 표면들이 금속 등의 전도성 물질로 형성될 수 있으며, 특히 알루미늄, 구리 또는 금으로 형성될 수 있다. 칩 패드(120)는 장방형(rectangle) 모양으로 형성될 수 있다. 칩 비아(143) 및 내부 배선(147)은 금속 등의 전도성 물질로 형성될 수 있으며, 특히 알루미늄, 구리 또는 금으로 형성될 수 있다.
칩 패드(120) 상에는 앞서 설명한 바와 같이 배선 구조(130)가 배치될 수 있다. 배선 구조(130)는 배선 비아(131), 재배선층(135) 및 본딩 패드(133a, 133b)를 포함하는 제2 배선층(135L)을 포함할 수 있다. 배선 비아(131) 및 본딩 패드(133a, 133b)는 내부 반도체 회로(145)를 포함하는 칩 바디층(110)의 상부에 형성될 수 있다. 제2 배선층(135L)은 본딩 패드(133a, 133b) 및 칩 패드(120)를 통하여 내부 반도체 회로(145)에 전원이나 신호를 전달하는 배선 라인일 수 있다.
배선 구조(130)는 보호층(155)에 의해 노출된 본딩 패드(133a, 133b)를 포함할 수 있다. 보호층(155)은 실리콘 산화물이나 실리콘 질화물로 형성할 수 있다. 배선 비아(131)는 칩 패드(120)와 물리적으로 접촉될 수 있고, 및/또는 전기적으로 연결될 수 있다.
재배선층(135)은 칩 패드(120)와 전기적으로 연결되어 전기적 신호를 칩 바디층(110)의 상부 표면의 여러 위치로 전달할 수 있다. 각 위치들은 각각 용도에 따라 다양하게 이용될 수 있다. 재배선층(135)은 앞서 설명한 바와 같이 패키지 공정에서 본딩 와이어가 접촉되는 본딩 패드(133a, 133b)로 이용될 수도 있다. 재배선층(135) 및 본딩 패드들(133a, 133b)은 칩 패드(120)의 기능을 칩 패드(120)가 배치된 위치들이 아닌 다른 위치들에서 달성하기 위한 다양한 응용 수단으로 활용될 수 있다. 도 1에 도시한 바와 같이 칩 패드들(120)중 적어도 두 개를 서로 전기적으로 연결하는 재배선층(135)이 형성될 수 있다.
본딩 패드(133a, 133b)는 칩 바디층(110)의 중앙 영역(CEA), 중간 영역(MA1, MA2) 및 주변 영역(PA1, PA2)중에서 적어도 어느 하나의 영역에 배치할 수 있다. 도 2에서는 하나의 본딩 패드(133a)를 표시하는 단면도이고, 도 3, 도 4a, 도 4b에서는 두개 이상의 본딩 패드(133a, 133b)를 표시하는 단면도이다. 칩 패드(120)와 본딩 패드(133a, 133b)는 평면적으로 서로 떨어져 위치할 수 있다.
본딩 패드들(133a, 133b)은 앞서 설명한 바와 같이 재배선층(135)의 일부분일 수 도 있다. 본딩 패드들(133a, 133b)은 재배선층(135)과 식별 가능한 구성 요소일 수도 있다. 예를 들어, 도 1에는 재배선층(135)의 폭이 본딩 패드들(133a, 133b)의 폭보다 넓을 수도 있고 좁을 수도 있는 것으로 도시되었으나, 모든 재배선층(135)의 폭이 상대적으로 좁게 형성되고 본딩 패드들(133a, 133b)의 폭이 상대적으로 넓게 형성될 수도 있다.
본딩 패드들(133a, 133b)이 식별 가능한 모양을 가질 수도 있고, 재배선층(135)의 일부가 본딩 패드들(133a, 133b)의 용도로 이용될 수도 있다. 본딩 패드들(133a, 133b)의 용도로 이용된다는 의미는, 외부의 다른 전자 소자와 전기적으로 연결되기 위한 연결부, 예를 들어 본딩 와이어나 리드 프레임 등이 접촉될 수 있다는 것을 의미한다.
본딩 패드(133a, 133b)는 재배선 랜드들(redistribution lands)로 불리거나 호환되는 구성 요소인 것으로 이해될 수 있다. 본딩 패드(133a, 133b)가 재배선 랜드들일 경우, 예를 들어, 솔더 랜드, 범프 랜드, 및/또는 와이어 랜드 등 일 수 있다. 예를 들어, 본딩 패드(133a, 133b)가 솔더 볼 등이 형성되거나 접촉될 수 있는 구성 요소일 경우, 솔더 랜드로 불릴 수 있다. 또는 본딩 패드(133a, 133b)가 범프가 형성되거나 접촉될 수 있는 구성 요소일 경우, 범프 랜드로 불릴 수 있고, 본딩 패드(133a, 133b)가 본딩 와이어가 접촉될 수 있는 구성 요소일 경우, 본딩 패드 또는 와이어 랜드 등으로 불릴 수 있다. 본 용어들은 본딩 패드(133a, 133b)의 기능으로부터 명명되는 것이므로 기술적 및 구조적 차이점이 전혀 없을 수도 있다.
일 실시예에서, 도 2에서는, 제2 배선층(135L)이 패터닝된 것을 보여주고 있고, 도 3에서는 하나의 칩 패드(120) 및 배선 비아(131)에 제2 배선층(135L)이 형성된 것을 보여주고 있다. 도 4a 및 도 4b에서는 복수개의 칩 패드(120) 및 배선 비아(131) 상에 형성된 제2 배선층(135L)을 보여주고 있다. 이와 같이 칩 패드(120) 및 배선 비아(131) 상에 다양한 형태로 제2 배선층(135L)을 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에서, 배선 비아(131), 본딩 패드들(133a, 133b) 및 재배선층(135)은 동일한 물질로 형성될 수 있다. 또한, 배선 비아(131), 본딩 패드들(133a, 133b) 및 재배선층(135)은 도 2 내지 도 4와는 다르게 동일한 표면 높이로 형성될 수 있다. 다시 말해, 배선 비아(131), 본딩 패드(133a, 133b) 및 재배선층(135)의 상부 표면이 평평할 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 평면도이고, 도 6은 도 5의 VI-VI에 따른 단면도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(200)는 앞서 도 1 내지 도 4의 반도체 소자와 비교할 때 칩 패드(220a, 220b) 및 본딩 패드(233)의 배치가 다른 것을 제외하고는 거의 동일하다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(200)는 칩 바디층(210), 칩 바디층(210)의 상부, 예컨대 일 표면에 배치되고 칩 패드(220a, 220b)를 포함하는 제1 배선층(220L), 및 칩 바디층(210)과 제1 배선층(220L)의 상부에 배치된 배선 구조(230)를 포함할 수 있다.
칩 패드(220a, 220b)를 포함하는 제1 배선층(220L)은 반도체 소자(200)의 소자 제조시 형성하는 하부 배선층, 예컨대 하부 금속층일 수 있다. 다시 말해, 제1 배선층(220L)은 칩 비아(243), 내부 배선(247), 내부 반도체 회로(245) 등에 연결될 수 있다. 제1 배선층(22L)은 제2 배선층(235L), 즉 최상부 배선층 바로 아래에 형성되는 배선층일 수 있다.
배선 구조(230)는 칩 패드(220a, 220b)의 상부에 형성된 배선 비아(231), 재배선층(235, redistribution interconnection layer) 및 본딩 패드(233)를 포함하는 제2 배선층(235L)을 포함할 수 있다. 배선 비아(231)는 칩 패드(220a, 220b)에 전기적으로 연결되는 도전층일 수 있다. 배선 비아(231)는 층간 절연층(250)에 의하여 절연될 수 있다. 제2 배선층(235L)은 반도체 소자의 제조시 형성하는 상부 배선층, 예컨대 상부 금속층일 수 있다. 제2 배선층(235L)은 반도체 소자의 제조시 형성하는 최상부 배선층일 수 있다.
재배선층(235)은 칩 패드(220a, 220b)의 재배선을 위한 것이고, 본딩 패드(233)는 외부 연결을 위한 것이다. 본딩 패드(233)는 배선 비아(231)와 재배선층(235)을 통하여 칩 패드(220a, 220b)와 전기적으로 연결될 수 있다. 제2 배선층(235L)은 배선 비아(231)를 통하여 제1 배선층(220L)과 연결될 수 있다. 제2 배선층(235L)은 칩 패드(220a, 220b)의 재배선만을 위한 것은 아니다. 다시 말해, 제2 배선층(235L)은 칩 패드(220a, 220b)의 재배선과 본딩 패드(233)를 모두 겸용하는 겸용 배선층이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(200)는 칩 패드(220a, 220b)의 재배선만을 위한 재배선층을 형성하는 제조 공정을 생략할 수 있어 반도체 소자(200)의 제조 단가를 줄일 수 있다. 또한, 본 발명의 기술적 사상의 반도체 소자(200)는 칩 패드(220a, 220b)의 재배선만을 위한 재배선층을 형성하지 않아도 되기 때문에 칩 설계 자유도를 증가시켜 소형화시킬 수 있다.
도 5에 도시된 본딩 패드(233)는 보호층(255)을 이용하여 제2 배선층(235L)의 일부를 노출하여 형성되는 것이나, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 실선으로 구획하여 도시한다. 칩 바디층(210)은 웨이퍼 상태를 의미할 수 있다. 칩 바디층(210)은 반도체 제조 공정 중 하나인 쏘잉(sawing) 공정의 이전 또는 이후의 상태들을 모두 의미할 수 있다. 칩 바디층(210)은 내부에 적어도 하나의 내부 반도체 회로(245)를 포함할 수 있다. 내부 반도체 회로(245)는 신호 처리 회로, 신호 증폭 회로, 데이터 송수신 회로, 데이터 입출력 회로, 데이터 기억 회로, 및/또는 전원 공급 회로들중 적어도 어느 하나일 수 있다.
칩 패드(220a, 220b)는 칩 바디층(210)의 일 표면에 형성될 수 있다. 칩 패드(220a, 220b)는 도 5와는 다르게 칩 바디층(210)의 상부 표면 위로 돌출될 수 있다. 칩 패드(220a, 220b)는 칩 바디층(210)의 상부에서 노출될 수 있다. 칩 패드(220a, 220b)는 칩 바디층(210)의 중앙 영역(CEA-1), 중간 영역(MA1-1, MA2-1) 및 주변 영역(PA1-1, PA2-1)중에서 적어도 어느 하나의 영역에 배치될 수 있다.
예컨대, 예컨대, 도 5에서 칩 패드(220a, 220b)는 칩 바디층(210)의 중앙 영역(CEA-1) 또는 중간 영역(MA2-1) 및 주변 영역(PA-1)에 배치된 것을 도시한다. 도 6에서는 칩 패드(220a)의 하나를 표시하는 단면도이다.
칩 패드(220a, 220b)는 칩 바디층(210)의 상부 표면을 종방향 또는 횡방향으로 가로지르는 열(rows) 모양으로 배열될 수 있다. 도 5에서는 칩 패드(220a, 220b)가 열 방향 또는 횡 방향으로 배치되는 것이 일 예를 도시한 것이고, 이것은 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위한 것이다. 칩 패드(220a, 220b)는 하나 이상의 열로 배치될 수도 있고, 칩 바디층(210)의 주변 영역(PA1, PA2)에 배열될 수 도 있다. 본 명세서에서 이러한 도면들이 제시되지 않아도, 본 발명의 기술적 사상이 다양한 칩 패드(220a, 220b)의 배열 모양을 모두 포괄하는 것으로 이해되어야 한다.
칩 패드(220a, 220b)는 칩 바디층(210)의 내부에 포함된 내부 반도체 회로(245)와 전기적으로 연결될 수 있다. 다시 말해, 칩 패드(220a, 220b)를 포함하는 제1 배선층(220L)은 칩 패드(220a, 220b)를 통하여 내부 반도체 회로(245)에 전원이나 신호를 전달하는 배선 라인일 수 있다. 칩 패드(220a, 220b)는 칩 바디층(210)의 내부에 형성된 칩 비아(243)와 전기적으로 접촉 및/또는 연결될 수 있다. 또한, 칩 패드(220a, 220b)는 재배선층(235)이 아닌 반도체 소자(200)의 다른 구성 요소로 연결하는 용도로 이용될 수도 있고, 다른 반도체 소자와 전기적으로 연결되기 위한 곳으로 이용될 수도 있다.
칩 비아(243)는 칩 패드(220a, 220b)와 내부 반도체 회로(245)를 전기적으로 연결할 수 있다. 칩 비아(243)는 내부 반도체 회로(245)와 직접 또는 간접적으로 접촉 또는 연결될 수 있다. 내부 배선(247)이 칩 비아(243)와 내부 반도체 회로(245)를 전기적으로 연결할 수 있다.
칩 비아(243)는 칩 바디층(210)을 수직으로 관통할 수 있다. 칩 비아(243)는 실리콘 관통 비아일 수도 있다. 칩 비아(243)는 칩 바디층(210)을 수직으로 관통하여 칩 바디층(210)의 다른 면(도면에서는 하부면)에 노출될 수 있다. 칩 패드(220a, 220b)는 칩 바디층(210)의 상부 표면의 중앙을 가로지르도록 배열될 수 있다. 칩 패드(220a, 220b)는 그 전체 또는 상부 표면들이 금속 등의 전도성 물질로 형성될 수 있으며, 특히 알루미늄, 구리 또는 금으로 형성될 수 있다. 칩 패드(220a, 220b)는 장방형(rectangle) 모양으로 형성될 수 있다. 칩 비아(243) 및 내부 배선(247)은 금속 등의 전도성 물질로 형성될 수 있으며, 특히 알루미늄, 구리 또는 금으로 형성될 수 있다.
칩 패드(220a, 220b) 상에는 앞서 설명한 바와 같이 배선 구조(230)가 배치될 수 있다. 배선 구조(230)는 배선 비아(231), 재배선층(235) 및 본딩 패드(233)를 포함하는 제2 배선층(235L)을 포함할 수 있다. 배선 비아(231) 및 본딩 패드(233)는 내부 반도체 회로(245)를 포함하는 칩 바디층(210)의 상부에 형성될 수 있다. 제2 배선층(235L)은 본딩 패드(233) 및 칩 패드(220a, 220b)를 통하여 내부 반도체 회로(245)에 전원이나 신호를 전달하는 배선 라인일 수 있다.
배선 구조(230)는 보호층(255)에 의해 노출된 본딩 패드(233)를 포함할 수 있다. 보호층(255)은 실리콘 산화물이나 실리콘 질화물로 형성할 수 있다. 배선 비아(231)는 칩 패드(220a, 220b)와 물리적으로 접촉될 수 있고, 및/또는 전기적으로 연결될 수 있다.
재배선층(235)은 칩 패드(220a, 220b)와 전기적으로 연결되어 전기적 신호를 칩 바디층(210)의 상부 표면의 여러 위치로 전달할 수 있다. 각 위치들은 각각 용도에 따라 다양하게 이용될 수 있다. 재배선층(235)은 앞서 설명한 바와 같이 패키지 공정에서 본딩 와이어가 접촉되는 본딩 패드(233)로 이용될 수도 있다. 재배선층(235) 및 본딩 패드들(233)은 칩 패드(220a, 220b)의 기능을 칩 패드(220a, 220b)가 배치된 위치들이 아닌 다른 위치들에서 달성하기 위한 다양한 응용 수단으로 활용될 수 있다.
본딩 패드(233)는 칩 바디층(210)의 중앙 영역(CEA), 중간 영역(MA1-1, MA2-1) 및 주변 영역(PA1, PA2)중에서 적어도 어느 하나의 영역에 배치할 수 있다. 예컨대, 도 5에서는 본딩 패드(233)는 칩 바디층(210)의 중간 영역(MA1-1, MA2-1)에 주로 배치된 것을 예시한다. 칩 패드(220a, 220b)와 본딩 패드(233)는 평면적으로 서로 떨어져 위치할 수 있다.
본딩 패드들(233)은 앞서 설명한 바와 같이 재배선층(235)의 일부분일 수 도 있다. 본딩 패드들(233)은 재배선층(235)과 식별 가능한 구성 요소일 수도 있다. 본딩 패드들(233)이 식별 가능한 모양을 가질 수도 있고, 재배선층(235)의 일부가 본딩 패드들(233)의 용도로 이용될 수도 있다. 본딩 패드(233)는 재배선층(235)의 일부분일 경우, 재배선층(235)의 일단부는 배선 비아(231)와 연결될 수 있고, 반대쪽 다른 단부는 본딩 패드(233)로 이용될 수 있다. 본딩 패드들(233)의 용도로 이용된다는 의미는, 외부의 다른 전자 소자와 전기적으로 연결되기 위한 연결부, 예를 들어 본딩 와이어나 리드 프레임 등이 접촉될 수 있다는 것을 의미한다.
본딩 패드(233)는 재배선 랜드들(redistribution lands)로 불리거나 호환되는 구성 요소인 것으로 이해될 수 있다. 상기 본딩 패드(233)가 재배선 랜드들일 경우, 예를 들어, 본딩 패드(233)가 솔더 랜드, 범프 랜드, 및/또는 와이어 랜드 등 일 수 있다. 예를 들어, 본딩 패드(233)가 솔더 볼 등이 형성되거나 접촉될 수 있는 구성 요소일 경우, 솔더 랜드로 불릴 수 있다. 또는 본딩 패드(233)가 범프가 형성되거나 접촉될 수 있는 구성 요소일 경우, 범프 랜드로 불릴 수 있고, 본딩 와이어가 접촉될 수 있는 구성 요소일 경우, 본딩 패드 또는 와이어 랜드 등으로 불릴 수 있다. 본 용어들은 본딩 패드(233)의 기능으로부터 명명되는 것이므로 기술적 및 구조적 차이점이 전혀 없을 수도 있다.
일 실시예에서, 도 3에서는 하나의 칩 패드(220a) 및 배선 비아(231)에 제2 배선층(235L)이 형성된 것을 보여주고 있다. 칩 패드(220a, 220b) 및 배선 비아 (231) 상에 다양한 형태로 제2 배선층(235L)을 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 배선 비아(231), 본딩 패드들(233) 및 재배선층(235)은 동일한 물질로 형성될 수 있다. 또한, 배선 비아(231), 본딩 패드들(233) 및 재배선층(235)은 도 6과는 다르게 동일한 표면 높이로 형성될 수 있다. 다시 말해, 배선 비아(231), 본딩 패드(233) 및 재배선층(235)의 상부 표면이 평평할 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 일부 평면도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(300)는 앞서 도 1, 도 2, 도 3, 도 4a 및 도 4b의 반도체 소자(100)와, 도 5 및 도 6의 반도체 소자(200)와 비교할 때 칩 패드(320a, 320b) 및 본딩 패드(333)의 배치가 다른 것을 제외하고는 거의 동일하다.
반도체 소자(300)는 칩 바디층(310), 칩 바디층(310)의 상부, 예컨대 일 표면에 배치되고 칩 패드(320a, 320b)를 포함하는 제1 배선층(320L), 및 칩 바디층(310) 및 제1 배선층(320L)의 상부에 배치된 배선 구조(330)를 포함할 수 있다.
칩 바디층(310)은 도 1 내지 도 4의 참조번호 110 및 도 5 및 도 6의 참조번호 210에 해당될 수 있다. 칩 바디층(310)은 횡 방향으로 형성된 회로 영역(C) 및 회로 영역(C)의 양측에 횡 방향으로 형성된 셀 어레이 영역(CA)을 포함할 수 있다.
칩 패드(320a, 320b)는 도 1 내지 도 4의 참조번호 120 및 도 5 및 도 6의 참조번호 220a, 220b에 해당될 수 있다. 제1 배선층(320L)은 도 2 내지 도 4의 참조번호 120L 및 도 6의 참조번호 220L에 해당될 수 있다. 칩 패드(320a, 320b)는 회로 영역(C) 및 셀 어레이 영역(CA)중 적어도 어느 하나의 영역에 형성될 수 있다. 도 7에서는 주로 회로 영역(C)에 칩 패드(320a)가 형성된 것으로 도시하고, 셀 어레이 영역(320)에는 하나의 칩 패드(320b)가 형성된 것으로 도시한다.
배선 구조(330)는 재배선층(335) 및 본딩 패드(333)를 갖는 제2 배선층(335L)을 포함할 수 있다. 도 7에서는 앞서 단면도에서 설명한 배선 비아는 생략되어 도시되어 있다. 재배선층(335)은 도 1 내지 도 4의 참조번호 135 및 도 5 및 도 6의 참조번호 235에 해당될 수 있다. 제2 배선층(335L)은 도 2 내지 도 4의 참조번호 135L 및 도 6의 참조번호 235L에 해당될 수 있다. 본딩 패드(333)는 도 1 내지 도 4의 참조번호 133a, 133b, 및 도 5 및 6의 참조번호 233에 해당될 수 있다.
도 7의 반도체 소자(300)는 회로 영역(C)에서 배치된 칩 패드(320a)에서 셀 어레이 영역(CA)로 연장된 재배선층(335)이 형성될 수 있다. 또한, 도 7의 반도체 소자(300)는 셀 어레이 영역(C)에서 배치된 칩 패드(320b)에서 셀 어레이 영역(CA)로 연장된 재배선층(335)이 형성될 수 있다. 도 7에 도시한 바와 같이 본딩 패드(333)중 일부와 칩 패드(320a, 320b)가 재배선층(335)으로 연결될 수 있다. 일 실시예에서, 칩 패드(320a, 320b)를 더 많이 배치할 경우 본딩 패드(333)와 칩 패드(320a, 320b)가 일대일로 재배선층(335)으로 연결될 수 있다.
반도체 소자(300)는 칩 패드의 재배선만을 위한 재배선층을 형성함이 없이 칩 패드(320b)의 재배선을 위한 재배선층(335)과 외부 연결을 위한 본딩 패드(333)를 모두 겸용하는 제2 배선층(335L)을 포함한다. 이에 따라, 반도체 소자(300)는 칩 패드의 재배선만을 위한 재배선층을 형성하는 제조 공정을 생략할 수 있어 제조 단가를 줄일 수 있고, 칩 설계 자유도를 증가시켜 크기를 소형화시킬 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 일부 평면도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(400)는 앞서 도 1 내지 도 4의 반도체 소자(100), 도 5 및 도 6의 반도체 소자(200), 및 도 7의 반도체 소자(300)와 비교할 때 칩 패드(420a, 420b) 및 본딩 패드(433)의 배치가 다른 것을 제외하고는 거의 동일하다.
반도체 소자(400)는 칩 바디층(410), 칩 바디층(410)의 상부, 예컨대 일 표면에 배치되고 칩 패드(420a, 420b)를 포함하는 제1 배선층(420L), 및 칩 바디층(410) 및 제1 배선층(420L)의 상부에 배치된 배선 구조(430)를 포함할 수 있다.
칩 바디층(410)은 도 1 내지 도 4의 참조번호 110 및 도 5 및 도 6의 참조번호 210에 해당될 수 있다. 칩 바디층(410)은 횡 방향으로 중앙 부분에 형성된 회로 영역(C2) 및 회로 영역(C2)의 양측에 횡 방향으로 형성된 셀 어레이 영역(CA1, CA2) 및 셀 어레이 영역(CA1, CA2)의 일측에 형성된 제2 회로 영역(C1, C3)을 포함할 수 있다.
칩 패드(420a, 420b)는 도 1 내지 도 4의 참조번호 120 및 도 5 및 도 6의 참조번호 220a, 220b에 해당될 수 있다. 제1 배선층(420L)은 도 2 내지 도 4의 참조번호 120L 및 도 6의 참조번호 220L에 해당될 수 있다. 칩 패드(420a, 420b)는 회로 영역(C1, C2, C3) 및 셀 어레이 영역(CA1, CA2)중 적어도 어느 하나의 영역에 형성될 수 있다. 도 8에서는 주로 회로 영역(C1)에 칩 패드(320a)가 형성된 것으로 도시하고, 셀 어레이 영역(CA1)에 칩 패드(420b)가 형성된 것으로 도시한다.
배선 구조(430)는 재배선층(435) 및 본딩 패드(433)를 갖는 제2 배선층(435L)을 포함할 수 있다. 도 8에서는 앞서 단면도에서 설명한 배선 비아는 생략되어 도시되어 있다. 재배선층(435)은 도 1 내지 도 4의 참조번호 135 및 도 5 및 도 6의 참조번호 235에 해당될 수 있다. 제2 배선층(435L)은 도 2 내지 도 4의 참조번호 135L 및 도 6의 참조번호 235L에 해당될 수 있다. 본딩 패드(433)는 도 1 내지 도 4의 참조번호 133a, 133b, 및 도 5 및 6의 참조번호 233에 해당될 수 있다.
반도체 소자(400)는 회로 영역(C1)에서 배치된 칩 패드(420b)에서 셀 어레이 영역(CA1)로 연장된 재배선층(435)이 형성될 수 있다. 또한, 반도체 소자(400)는 셀 어레이 영역(CA1)에서 배치된 칩 패드(420a)에서 셀 어레이 영역(CA1)로 연장된 재배선층(435)이 형성될 수 있다. 도 8에 도시한 바와 같이 본딩 패드(433)중 일부와 칩 패드(420a, 420b)가 재배선층(435)으로 연결될 수 있다. 일 실시예에서, 칩 패드(420a, 420b)를 더 많이 배치할 경우 본딩 패드(433)와 칩 패드(420a, 420b)가 일대일로 재배선층(435)으로 연결될 수 있다.
반도체 소자(400)는 칩 패드의 재배선만을 위한 재배선층을 형성함이 없이 칩 패드(420a, 420b)의 재배선을 위한 재배선층(435)과 외부 연결을 위한 본딩 패드(433)를 모두 겸용하는 제2 배선층(435L)을 포함한다. 이에 따라, 반도체 소자(400)는 칩 패드의 재배선만을 위한 재배선층을 형성하는 제조 공정을 생략할 수 있어 제조 단가를 줄일 수 있고, 칩 설계 자유도를 증가시켜 크기를 소형화시킬 수 있다.
이하에서는, 본 발명의 기술적 사상의 실시예에 의한 반도체 패키지를 설명한다.
도 9 및 도 10은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 설명하기 위하여 도시한 단면도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(500-1, 500-2)는 와이어 패드(550)를 포함하는 패키지 기판(505), 패키지 기판(505)의 일면 상에 배치된 반도체 소자(510a, 510b) 및 패키지 기판(505)과 반도체 칩(510a, 510b)을 전기적으로 연결하는 본딩 와이어(560)를 포함한다.
본 실시예의 반도체 칩(510a, 510b)은 앞서 설명한 반도체 소자들(100, 200, 300, 400)중 어느 하나일 수 있다. 도 9에 도시한 반도체 칩(510a)은 칩 패드(520a)가 하나인 것을 도시한 것이고, 도 10에 도시한 반도체 칩(510b)은 칩 패드(520a, 520b)가 두개인 것을 도시한 것이다. 도 9 및 도 10에 도시한 칩 패드(520a, 520b)는 편의상 도시한 것이며, 칩 패드(520a, 520b)의 개수에 의하여 본 발명이 한정되는 것은 아니다.
반도체 칩(510a, 510b)은 칩 바디층(502)의 일 표면에 칩 패드(520a, 520b)가 형성될 수 있다. 칩 패드(520a, 520b)는 도 1 내지 도 4의 참조번호 120, 도 5 및 도 6의 참조번호 220a, 220b, 도 7 및 도 8의 320a, 320b, 420a, 420b에 해당될 수 있다.
본딩 와이어(560)는 패키지 기판(505)의 와이어 패드(550)를 반도체 소자(510a, 510b)의 배선 구조와 연결될 수 있다. 배선 구조는 칩 패드(520a, 520b)의 상부에 형성된 배선 비아(531a, 531b), 본딩 패드(533) 및 재배선층(535)을 포함할 수 있다. 도 9 및 도 10에서, 참조번호 540 및 참조번호 555는 각각 층간 절연층 및 보호층을 의미한다. 배선 비아(531a, 531b)는 도 2 내지 도 4의 참조번호 131, 도 6의 참조번호 231에 해당될 수 있다. 재배선층(535)은 도 1 내지 도 4의 참조번호 135, 도 5 및 도 6의 참조번호 235, 도 7 및 도 8의 335, 435에 해당될 수 있다. 본딩 패드(533)는 도 1 내지 도 4의 참조번호 133a, 133b, 및 도 5 및 6의 참조번호 233, 도 7 및 도 8의 333, 433에 해당될 수 있다.
패키지 기판(505)의 와이어 패드(550)는 반도체 칩(510a, 510b)과 전기적으로 연결되기 위한 구성 요소이다. 와이어 패드(550)는 반도체 소자(510a, 510b)가 배치된 패키지 기판(305)의 일면의 외곽 부위에 배치될 수 있다. 패키지 기판(505)은 반도체 칩(510a, 510b)이 배치된 면과 대향하는 다른 면에 모듈 기판 또는 시스템 기판과 전기적으로 연결되는 전도성 볼(580)을 더 포함할 수 있다. 전도성 볼들(580)은 예를 들어 솔더 볼일 수 있다.
본딩 와이어(560)는 일반적으로 금속으로 형성될 수 있으며, 특히 연성과 전성이 좋은 금(Au, gold)으로 형성될 수 있다. 반도체 소자(510a, 510b)의 칩 패드(520a, 520b)는 배선 구조 및 본딩 와이어(560)를 통하여 패키지 기판(505)의 와이어 패드들(550)과 전기적으로 연결될 수 있다. 도 9 및 도 10에서, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 몰딩재는 생략되었다. 몰딩재는 패키지 기판(505) 및 반도체 소자(510a, 510b)를 덮도록 형성될 수 있다.
도 11 및 도 12는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 설명하기 위하여 도시한 단면도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(600-1, 600-2)는 커넥터 랜드들(650)을 포함하는 패키지 기판(605), 패키지 기판(605)의 일면 상에 배치된 반도체 칩(610a, 610b), 및 패키지 기판(605)과 반도체 칩(610a, 610b)을 전기적으로 연결하는 연결부(670)를 포함한다.
본 실시예의 반도체 칩(610a, 610b)은 앞서 설명한 반도체 소자들(100, 200, 300, 400)중 어느 하나일 수 있다. 도 11에 도시한 반도체 칩(610a)은 칩 패드(620a)가 하나인 것을 도시한 것이고, 도 10에 도시한 반도체 칩(610b)은 칩 패드(620a, 620b)가 두개인 것을 도시한 것이다. 도 11 및 도 12에 도시한 칩 패드(620a, 620b)는 편의상 도시한 것이며, 칩 패드(620a, 620b)의 개수에 의하여 본 발명이 한정되는 것은 아니다.
반도체 칩(610a, 610b)은 칩 바디층(602)의 일 표면에 칩 패드(620a, 620b)가 형성될 수 있다. 칩 패드(620a, 620b)는 도 1 내지 도 4의 참조번호 120, 도 5 및 도 6의 참조번호 220a, 220b, 도 7 및 도 8의 320a, 320b, 420a, 420b에 해당될 수 있다.
연결부(670)는 패키지 기판(605)의 커넥터 랜드(650)를 반도체 소자의 배선 구조와 전기적으로 연결할 수 있다. 배선 구조(630)는 칩 패드(620a, 620b)의 상부에 형성된 배선 비아(631a, 631b), 본딩 패드(633) 및 재배선층(635)을 포함할 수 있다. 도 11 및 도 12에서, 참조번호 640 및 참조번호 655는 각각 층간 절연층 및 보호층을 의미한다. 배선 비아(631a, 631b)는 도 2 내지 도 4의 참조번호 131, 도 6의 참조번호 231에 해당될 수 있다. 재배선층(635)은 도 1 내지 도 4의 참조번호 135, 도 5 및 도 6의 참조번호 235, 도 7 및 도 8의 335, 435에 해당될 수 있다. 본딩 패드(633)는 도 1 내지 도 4의 참조번호 133a, 133b, 및 도 5 및 6의 참조번호 233, 도 7 및 도 8의 333, 433에 해당될 수 있다.
패키지 기판(605)의 커넥터 랜드들(650)은 반도체 칩(610a, 610b)과 전기적으로 연결되기 위한 구성 요소이다. 커넥터 랜드(650)는 반도체 칩(610a, 610b)의 본딩 패드(633)와 정렬될 수 있다. 패키지 기판(605)은 반도체 칩(610a, 610b)이 배치된 면과 대향하는 다른 면에 모듈 기판 또는 시스템 기판과 전기적으로 연결되는 전도성 볼(680)을 더 포함할 수 있다. 전도성 볼(680)은 예를 들어 솔더 볼들일 수 있다.
연결부(670)는 일반적으로 금속으로 형성될 수 있으며, 알루미늄, 니켈, 솔더, 금, 은, 등을 비롯한 한 금속으로 형성될 수 있다. 반도체 칩(610a, 610b)의 칩 패드(620a, 620b)는 배선 구조 및 연결부(670)를 통하여 패키지 기판(605)의 커넥터 랜드들(650)과 전기적으로 연결될 수 있다. 도 11 및 12에서, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 몰딩재가 생략되었다.
도 13a는 본 발명의 기술적 사상의 일 실시예에 의한 웨이퍼 적층 패키지를 개략적으로 도시한 단면도이고, 도 13b는 도 13a의 일부 확대도이다.
구체적으로, 웨이퍼 적층 패키지(700)는 패키지 기판(705), 패키지 기판(705)의 상면에 적층된 다수개의 반도체 칩들(720) 및 패키지 기판(705)의 하면에 배치된 다수개의 솔더들(710)을 포함한다. 다수개의 적층된 반도체 칩들(720)은 배선 구조(725) 및 관통 비아(735)를 포함할 수 있다.
관통 비아(735)는 웨이퍼를 수직으로 관통하므로 실리콘 관통 비아일 수 있다. 관통 비아(735)는 관통 비아 패드(430)를 포함할 수 있다. 관통 비아 패드(730)는 관통 비아(735)보다 단면적이 넓은 구성 요소를 의미할 수 있다. 관통 비아 패드(730)와 관통 비아(735)는 일체형으로 형성될 수 있다. 관통 비아(735)는 관통 비아 패드(730)를 통하여 수직으로 접촉될 수 있다. 다시 말해서, 적층된 반도체 칩(720)은 관통 비아(735) 및 관통 비아 패드(730)의 물리적 및 전기적으로 수직으로 연결될 수 있다.
관통 비아(735)는 각 반도체 칩들(720)이 가진 배선 구조(725)와 물리적 및 전기적으로 연결될 수 있다. 관통 비아(735)는 배선 구조(725)의 끝 부분에 형성되는 모양을 가질 수도 있고, 배선 구조(725)를 관통하는 모양을 가질 수도 있다. 배선 구조(725) 도 13b를 이용하여 설명한다.
배선 구조(725)는 칩 패드(740)의 상부에 형성된 배선 비아(745), 본딩 패드(725L) 및 재배선층(725U)을 포함할 수 있다. 도 13b에서, 참조번호 760 및 참조번호 770은 각각 층간 절연층 및 보호층을 의미한다. 배선 비아(745)는 도 2 내지 도 4의 참조번호 131, 도 6의 참조번호 231에 해당될 수 있다. 재배선층(725U)은 도 1 내지 도 4의 참조번호 135, 도 5 및 도 6의 참조번호 235, 도 7 및 도 8의 335, 435에 해당될 수 있다. 본딩 패드(725L)는 도 1 내지 도 4의 참조번호 133a, 133b, 및 도 5 및 6의 참조번호 233, 도 7 및 도 8의 333, 433에 해당될 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
구체적으로, 도 14는 반도체 칩의 적층 구조를 개략적으로 도시한 것이고, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 각 구성 요소들이 과장되게 도시한다.
반도체 패키지(800)는 하부 패키지(810L)와 상부 패키지(810U)를 포함하고, 하부 패키지(810L)와 상부 패키지(810U)는 전기적으로 연결될 수 있다. 하부 패키지(810L) 및 상부 패키지(810U)는 각각 와이어 패드들(815L, 815U)을 포함하는 하부 패키지 기판(820L) 및 상부 패키지 기판(820U), 패키지 기판들(820L, 820U) 상에 각각 적층되고 본딩 패드들(835L, 835U)을 포함하는 다수개의 반도체 칩들(830L, 830U)을 포함한다. 하부 패키지(810L) 및 상부 패키지(810U)는 본딩 패드들(835L, 835U)과 와이어 패드들(815L, 815U)을 전기적으로 연결하는 본딩 와이어들 (840L, 840U)을 포함한다. 반도체 칩들(830L, 830U)은 계단 모양으로 적층될 수 있다.
와이어 패드들(815L, 815U)은 동시에 다수개의 본딩 패드들(835L, 835U)과 전기적으로 연결될 수 있다. 하부 패키지(810L)는 칩 컨트롤러(850)를 내부에 포함할 수 있다. 칩 컨트롤러(850)는 하부 패키지 기판(820L)에 형성된 전도체(미도시)와 전기적으로 와이어(855)등을 통해 전기적으로 연결될 수 있다.
하부 패키지(810L)는 반도체 칩들(830L)이 적층되는 면과 다른 면에 모듈 기판 또는 시스템 기판 등과 전기적으로 연결될 수 있는 전도성 볼들(890), 예를 들어 솔더 볼들을 포함할 수 있다. 하부 패키지(810L)에 적층된 다수개의 반도체 칩들(830L) 중, 최상부에 위치된 반도체 칩(830LT)은 상부 패키지(810U)와 전기적으로 연결되는 배선 구조(870)를 포함할 수 있다.
배선 구조(870)는 본 명세서에 앞서 설명된 것을 참조하여 개략적인 모양과 배열이 이해될 수 있다. 배선 구조(870)는 반도체 칩 및 패키지의 종류와 규격에 따라 매우 다양하게 적용될 수 있다. 하부 패키지(810L)의 최상부 반도체 칩(830LT)은 하부 패키지(810L)의 외부에 노출된 다수개의 재배선 패드를 포함하는 배선 구조(870)를 포함하고, 상부 패키지(810U)는 상부 패키지 기판(820U)의 외부에 노출된 솔더 랜드들(880)을 포함한다. 하부 패키지(810L)의 최상부 반도체 칩(830LT)의 노출된 배선 구조(870)와 상부 패키지(810U)의 노출된 솔더 랜드들(880)은 각각 솔더 볼들(890)을 통하여 전기적으로 연결될 수 있다.
도 15a 내지 도 15c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 도시한 개략적인 단면도들이다.
구체적으로, 도 15a 내지 도 15c는 앞서 설명한 도 1 내지 도 4의 반도체 소자의 제조 방법의 일 예를 도시하는 것으로, 이에 본 발명이 한정되는 것은 아니다.
도 15a를 참조하면, 칩 패드(120)를 포함하는 칩 바디층(110)이 제공된다. 칩 바디층(110)은 앞서 설명한 바와 같이 반도체 기판, 예컨대 실리콘 기판(또는 실리콘 웨이퍼)과, 내부 반도체 회로, 내부 배선, 칩 비아 등을 포함할 수 있다. 칩 바디층(110) 및 칩 패드(120)는 소자 제조 공정을 통하여 제조될 수 있다. 칩 패드(120)는 칩 바디층(110)의 상부에 형성될 수 있다. 칩 패드(120)는 단면도 상에서, 중앙쪽 또는 외곽 쪽에 다양하게 배치될 수 있다.
앞서 설명한 바와 같이 칩 패드(120)는 제1 배선층(120L)일 수 있다. 제1 배선층(120L)은 반도체 소자(100)의 소자 제조시 형성하는 하부 배선층, 예컨대 하부 금속층일 수 있다. 제1 배선층(120L)은 금속층, 예컨대 알루미늄, 구리 또는 금층으로 형성할 수 있다.
본 도면에서는 설명의 편의를 위하여 칩 패드들(120)이 칩 바디층(110)의 양쪽에 배치된 것으로 설명된다. 칩 패드(120)의 상부 표면의 일부가 외부로 노출될 수 있다. 도면에는 칩 패드(120)의 상부 표면의 전체가 외부로 노출된 것으로 도시되었으나, 이것은 설명의 편의를 위한 것이다. 칩 패드(120)의 종단면 모양이 사각형인 것으로 도시된 것은 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위한 것이다. 칩 패드(120)는 전체 또는 그 표면부가 전도성 물질로 형성될 수 있고, 구리, 알루미늄, 금, 또는 다양한 금속 합금들로 형성될 수 있다. 또한, 칩 바디층(110)의 상부 표면은 실리콘 산화물로 덮일 수도 있다. 그러나, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 도면에는 도시되지 않았다.
계속하여, 칩 바디층(110)의 상부 표면 상에 전면적으로 층간 절연층(150)을 형성한다. 층간 절연층(150)은 실리콘 산화물 또는 실리콘 질화물로 형성할 수 있다. 층간 절연층(150)은 다양한 방법으로 형성될 수 있으며, 예컨대 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성할 수 있다.
도 15b를 참조하면, 층간 절연층(150) 내에 배선 비아(131)를 형성한다. 층간 절연층(150) 내에 칩 패드(120)를 노출하는 비아홀(112)을 형성한 후, 비아홀(112) 내에 도전 물질을 형성함으로써 배선 비아(131)를 형성할 수 있다. 배선 비아(131)는 도전성 물질, 예컨대 텅스텐 또는 구리를 이용하여 형성할 수 있다. 배선 비아(131)의 물질이 본원 발명에 한정되는 것은 아니다.
계속하여, 배선 비아(131) 및 층간 절연층(150) 상에 제2 배선층(135L)을 형성한다. 제2 배선층(135L)은 제2 배선층(135L)은 반도체 소자의 제조시 형성하는 상부 배선층, 예컨대 상부 금속층일 수 있다. 제2 배선층(135L)은 배선 비아(131)를 통하여 칩 패드(120)에 전기적으로 연결될 수 있다.
제2 배선층(135L)은 금속층, 예컨대 알루미늄, 구리 또는 금층으로 형성할 수 있다. 제2 배선층(135L)은 반도체 소자의 제조시 형성하는 최상부 배선층일 수 있다. 제2 배선층(135L)은 도 15b에 도시된 바와 같이 패터닝된 상태일 수 있다. 제2 배선층(135L)은 칩 패드(120)의 재배선을 위한 재배선층(135)일 수 있다.
그리고, 제2 배선층(135L)은 칩 패드(120)의 재배선만을 위한 것은 아니다. 다시 말해, 제2 배선층(135L)은 칩 패드(120)의 재배선과 후에 설명하는 본딩 패드를 모두 겸용하는 겸용 배선층이다.
도 15c를 참조하면, 제2 배선층(135L) 상에 보호층(155)을 형성할 수 있다. 보호층(155)은 실리콘 산화물 또는 실리콘 질화물로 형성할 수 있다. 보호층(155)을 패터닝하여 제2 배선층(135L)을 노출하는 본딩홀(160)를 형성할 수 있다. 본딩홀(160)에 의하여 노출된 제2 배선층(135L) 부분이 외부와의 연결을 위한 본딩 패드(133)가 될 수 있다. 본딩 패드(133) 상에는 외부 연결을 위한 도전볼, 예컨대 솔더볼이 형성될 수 있다.
결과적으로, 칩 패드(120)의 상부에 형성된 배선 비아(131), 재배선층(135, redistribution interconnection layer) 및 본딩 패드(133)를 포함하는 제2 배선층(135L)으로 배선 구조(130)를 형성할 수 있다. 이와 같이 본 발명의 기술적 사상은 칩 패드(120)의 재배선만을 위한 재배선층을 형성하지 않고, 소자 제조 공정에 이용되는 제2 배선층(135L), 즉 상부 배선층을 재배선층(135) 및 본딩 패드(133)로 이용한다. 이에 따라, 칩 설계 자유도를 증가시켜 반도체 소자의 크기를 소형화시킬 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개략적으로 도시한 평면도이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(900)은 모듈 기판(905), 모듈 기판(905) 상에 배치된 복수개의 반도체 패키지들(910), 모듈 기판(905)의 한 모서리(edge)에 나란히 형성되고 반도체 패키지들(910)과 전기적으로 각각 연결되는 모듈 접촉 단자들(915)을 포함한다.
모듈 기판(905)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 모듈 기판(905)이 양면이 모두 사용될 수 있다. 즉, 모듈 기판(905)의 앞면 및 뒷면에 모두 반도체 패키지들(910)이 배치될 수 있다. 모듈 기판(905)의 앞면에 8개의 반도체 패키지들(910)이 배치된 것을 도시하였으나 이것은 예시적인 것이다. 반도체 모듈(900)에는 반도체 패키지들(910)을 컨트롤하기 위한 별도의 반도체 패키지를 더 포함할 수 있다.
반도체 패키지들(910)은 적어도 하나가 앞서 설명한 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자나 반도체 패키지일 수 있다. 모듈 접촉 단자들(915)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 모듈 접촉 단자들(915)은 반도체 모듈(900)의 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 모듈 접촉 단자들(915)의 개수는 특별한 의미를 갖지 않는다.
도 17은 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(1000, electronic circuit board)은 회로 기판(1025, circuit board) 상에 배치된 마이크로프로세서(1030, microprocessor), 마이크로프로세서(1030)와 통신하는 주 기억 회로(1035, main storage circuit) 및 부 기억 회로(1040, supplementary storage circuit), 마이크로프로세서(1030)로 명령을 보내는 입력 신호 처리 회로(1045, input signal processing circuit), 마이크로프로세서(1030)로부터 명령을 받는 출력 신호 처리 회로(1050, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(1055, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
마이크로프로세서(1030)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 전자 회로 기판(1020)의 다른 구성 요소들을 제어할 수 있다. 마이크로프로세서(1030)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다.
주 기억 회로(1035)는 마이크로프로세서(1030)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 주 기억 회로(1030)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 주 기억 회로(1035)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리로 구성될 수 있다.
부가하여, 주 기억 회로(1035)는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 주 기억 회로(1035)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지 또는 반도체 모듈을 적어도 하나 이상 포함할 수 있다. 부 기억 회로(1040)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 부 기억 회로(1040)는 주 기억 회로(1035)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 부 기억 회로(1040)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다.
부 기억 회로(1040)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다. 입력 신호 처리 회로(1045)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 마이크로프로세서(630)로 전달할 수 있다.
외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 입력 신호 처리 회로(1045)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 입력 신호 처리 회로(1045)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다.
출력 신호 처리 회로(1050)는 마이크로 프로세서(630)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(1050)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 출력 신호 처리 회로(1050)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다.
통신 회로(1055)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 입력 신호 처리 회로(1045) 또는 출력 신호 처리 회로(1050)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(1055)는 개인 컴퓨터 시스템의 모뎀, 랜카드, 또는 다양한 인터페이스 회로 등일 수 있다. 통신 회로(1055)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
구체적으로, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(1100)은, 제어부(1165, control unit), 입력부(1170, input unit), 출력부(1175, output unit), 및 저장부(1180, storage unit)를 포함하고, 통신부(1185,communication unit) 및/또는 기타 동작부(1190, operation unit)를 더 포함할 수 있다.
제어부(1165)는 전자 시스템(1160) 및 각 부분들을 총괄하여 제어할 수 있다. 제어부(1165)는 중앙처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(1120)을 포함할 수 있다. 또, 제어부(1165)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다.
입력부(1170)는 제어부(1165)로 전기적 명령 신호를 보낼 수 있다. 입력부(1170)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 입력부(1170)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지 또는 반도체 모듈을 포함할 수 있다.
출력부(1175)는 제어부(1165)로부터 전기적 명령 신호를 받아 전자 시스템(1100)이 처리한 결과를 출력할 수 있다. 출력부(1175)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 출력부(1175)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지, 또는 반도체 모듈을 포함할 수 있다.
저장부(1180)는 제어부(1165)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 저장부(1180)는 제어부(1165)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 저장부(680)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 저장부(1180)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지 또는 반도체 모듈을 포함할 수 있다.
통신부(1185)는 제어부(1165)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 통신부(1185)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 통신부(1185)는 본 발명의 기술적 사상에 의한 반도체 소자, 반도체 패키지 또는 반도체 모듈을 포함할 수 있다.
동작부(1190)는 제어부(1165)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 동작부(1190)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템(1100)은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 소자일 수 있다.
또한, 전자시스템(1100)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200, 300, 400: 반도체 소자, 110, 210, 310, 410: 칩 바디층, 120, 220, 320, 420: 칩 패드, 120L, 220L, 320L: 제1 배선층, 130, 230, 330: 배선 구조, 131, 231: 배선 비아, 135, 235, 335: 재배선층, 133, 233, 333, 433: 본딩 패드, 135L, 235L, 335L, 435L: 제2 배선층, 143, 243: 칩 비아, 145: 내부 반도체 회로, 147, 247: 배부 배선, 155, 255: 보호층

Claims (10)

  1. 내부 반도체 회로를 포함하는 칩 바디층의 일 표면에 형성되고, 상기 내부 반도체 회로와 전기적으로 연결된 칩 패드;
    상기 칩 바디층 상에 형성되고 상기 칩 패드를 노출하는 비아홀을 갖는 층간 절연층;
    상기 비아홀 내에 형성되어 상기 칩 패드와 전기적으로 연결된 배선 비아;
    상기 칩 바디층 상에서 상기 배선 비아와 전기적으로 연결되고 상기 칩 패드의 재배선을 위한 재배선층;
    상기 재배선층 상에 형성되고 상기 재배선층의 일부를 노출하는 본딩홀을 갖는 보호층; 및
    상기 본딩홀에 의하여 노출된 재배선층에 마련된 외부 연결을 위한 본딩 패드를 포함하여 이루어지는 것을 반도체 소자.
  2. 제1항에 있어서, 상기 칩 패드 및 본딩 패드는 회로 영역 및 셀 어레이 영역중 어느 하나의 영역에 형성되어 있고, 상기 재배선층은 회로 영역 및 셀 어레이 영역중 어느 하나의 영역에서 다른 영역으로 연장되어 있는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 칩 패드는 서로 떨어져 위치하는 복수개의 칩 패드들로 이루어져 있는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 본딩 패드는 서로 떨어져 위치하는 복수개의 본딩 패드들로 이루어져 있는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 칩 패드 및 본딩 패드는 각각 서로 떨어져 위치하는 복수개의 칩 패드들 및 본딩 패드들로 이루어지고, 상기 재배선층은 상기 칩 패드들중 적어도 어느 하나와 상기 본딩 패드들중 적어도 어느 하나를 전기적으로 연결하는 것을 특징으로 하는 반도체 소자.
  6. 내부 반도체 회로와 전기적으로 연결된 칩 패드를 포함하는 제1 배선층;
    상기 칩 패드와 전기적으로 연결된 배선 비아; 및
    상기 배선 비아와 전기적으로 연결되고, 상기 칩 패드의 재배선을 위한 재배선층과 외부 연결을 위한 본딩 패드를 모두 겸용하는 제2 배선층을 포함하고,
    상기 칩 패드는 상기 내부 반도체 회로를 포함하는 칩 바디층의 일 표면에 형성되어 있고, 상기 제1 배선층은 상기 칩 패드를 통하여 상기 내부 반도체 회로에 전원이나 신호를 전달하는 배선 라인인 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서, 상기 칩 패드 및 본딩 패드는 상기 칩 바디층의 중앙 영역, 중간 영역 및 주변 영역중에서 적어도 어느 하나의 영역에 위치하는 것을 특징으로 하는 반도체 소자.
  8. 제6항에 있어서, 상기 칩 패드 및 본딩 패드는 셀 어레이 영역 및 회로 영역중에서 적어도 어느 하나의 영역에 위치하는 것을 특징으로 하는 반도체 소자.
  9. 제6항에 있어서, 상기 칩 패드와 상기 본딩 패드는 상기 칩 바디층 상에서 평면적으로 서로 떨어져 위치하는 것을 특징으로 하는 반도체 소자.
  10. 제6항에 있어서, 상기 제2 배선층은 상기 본딩 패드 및 칩 패드를 통하여 상기 내부 반도체 회로에 전원이나 신호를 전달하는 배선 라인인 것을 특징으로 하는 반도체 소자.
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* Cited by examiner, † Cited by third party
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KR101626536B1 (ko) * 2015-07-03 2016-06-01 페어차일드코리아반도체 주식회사 반도체 패키지 및 그 제조 방법

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