KR101321170B1 - 패키지 및 이의 제조 방법 - Google Patents

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KR101321170B1
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    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making

Abstract

본 발명은 패키지 및 이의 제조 방법에 관한 것으로서, 제1 표면 및 제2 표면을 가지며, 제1 표면상에 관통 실리콘 비아를 갖는 제1 다이가 실장된 제1 인쇄회로기판을 포함하는 제1 패키지; 및 제1 표면 및 제2 표면을 가지며, 제1 표면상에 관통 실리콘 비아를 갖는 제2 다이가 실장된 제2 인쇄회로기판을 포함하는 제2 패키지;를 포함하고, 서로 마주보게 배치된 제1 인쇄회로기판의 제1 표면과 제2 인쇄회로기판의 제1 표면을 전기적으로 접속시키는 제1 외부접속단자 및 제1 다이와 제2 다이를 전기적으로 접속시키는 제1 접속범프를 포함하여, 다이 각각에 파워 신호를 독립적으로 인가하기 때문에 각 다이의 파워 안정성을 향상시킬 수 있다는 효과를 기대할 수 있다.

Description

패키지 및 이의 제조 방법{Package and Method for manufacturing the same}
본 발명은 패키지 및 이의 제조 방법에 관한 것이다.
전자산업의 다기능성, 소형화, 고성능화의 요구에 SiP 또는 SOC 등의 여러 가지 반도체를 서로 인접하도록 배치하려는 시도가 이루어지고 있다.
또한, 고성능화 및 소형화 측면에서 관통 실리콘 비아(TSV: Through Silicon Via) 구조의 반도체 유용성이 돋보이고 있는데, 거기에서 성능을 극대화하기 위해 인쇄회로기판의 실장방법에 대한 연구가 이루어지고 있다.
이에 더하여, 반도체 성능의 고성능화, 고속화의 요구에 따라 많은 트랜지스터가 반도체에 집적되고 동작속도가 빨라짐에 따라 반도체의 파워 안정성과 관련된 문제가 발생하고 있다.
상술한 문제점을 해결하기 위한 방안으로 기판의 배선, 비아의 길이를 줄여서, 전류 경로에 대한 인덕턴스를 줄이고, 캐패시턴스를 반도체에 인접하도록 배치시켜 파워가 전달되는 네트워크의 임피던스를 낮추려는 시도가 이루어지고 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 관통 실리콘 비아(TSV: Through Silicon Via)를 갖는 다이 스택 구조의 패키지에서 다이 각각에 파워 신호가 독립적으로 인가될 수 있도록 하여, 각 다이의 파워 안정성을 향상시킬 수 있도록 하는 데 목적이 있다.
본 발명의 다른 측면은 관통 실리콘 비아를 갖는 다이 스택 구조의 패키지에서 각 다이에 대한 전기적 성능 검증을 완료한 후 패키지를 조립하여 최종 수율 향상을 이룰 수 있도록 하는 것이다.
본 발명의 또 다른 측면은 다이 스택 구조의 패키지에서 방열이 좀 더 원활하게 이루어질 수 있도록 하는 것이다.
상기 목적을 달성하기 위한 본 발명의 패키지는, 제1 표면 및 제2 표면을 가지며, 상기 제1 표면상에, 관통 실리콘 비아를 갖는 제1 다이가 실장된 제1 인쇄회로기판을 포함하고, 상기 제2표면상에는 외부로부터 파워신호를 인가받는 제2외부접속단자가 구비되며, 제1인쇄회로기판과 제1다이는 제2접속범프로 접속되어 있는 제1 패키지 및 상기 제1패키지와 동일한 형상을 가지고 제1패키지와 쌍을 이루고 제1패키지와 대칭으로 배치되어 마주하는 것으로서, 제1 표면 및 제2 표면을 가지고 상기 제1 표면상에 관통 실리콘 비아를 갖는 제2 다이가 실장된 제2 인쇄회로기판을 포함하는 제2 패키지를 구비하고, 상기 제1 인쇄회로기판의 제1 표면과 상기 제2 인쇄회로기판의 제1 표면의 사이에 구비되는 것으로서, 상기 제2외부접속단자를 통해 인가된 파워신호의 일부를 그 내부로 통과시키켜 상기 제2인쇄회로기판을 통해 제2다이로 유도함으로써, 제2외부접속단자를 통해 인가된 파워신호를 상이한 경로를 통해 제1다이와 제2다이로 공급되도록 하는 제1외부접속단자가 더 구비되며, 상기 제1다이와 제2다이의 사이에는 제1다이와 제2다이를 전기적으로 접속시키는 제1접속범프를 포함하며, 상기 제2인쇄회로기판의 제2표면에는 제1패키지와 제2패키지의 작동시 발생하는 열을 외부로 방열하기 위한 파워플레인 또는 그라운드플레인이 더 구비된다.
또한, 상기 제1 다이와 상기 제2 다이는 각각 제1 인쇄회로기판 및 제2 인쇄회로기판의 실장면에 활성면을 갖는다.
또한, 상기 제2 인쇄회로기판과 상기 제2 다이를 전기적으로 접속시키는 제3 접속범프를 갖는다.
또한, 상기 목적을 달성하기 위한 본 발명의 패키지 제조방법은, 제1 표면 및 제2 표면을 가지며, 상기 제1 표면상에, 관통 실리콘 비아를 갖는 제1 다이가 실장된 제1 인쇄회로기판을 포함하고, 상기 제2표면상에는 외부로부터 파워신호를 인가받는 제2외부접속단자가 구비되며, 제1인쇄회로기판과 제1다이는 제2접속범프로 접속되어 있는 제1 패키지를 준비하는 단계; 상기 제1패키지와 동일한 형상을 가지고 제1패키지와 쌍을 이루고 제1패키지와 대칭으로 배치되어 마주하는 것으로서, 제1 표면 및 제2 표면을 가지고 상기 제1 표면상에 관통 실리콘 비아를 갖는 제2 다이가 실장된 제2 인쇄회로기판을 포함하는 제2 패키지를 준비하는 단계; 상기 제1 인쇄회로기판의 제1 표면과 상기 제2 인쇄회로기판의 제1 표면이 서로 마주보도록 배치하는 단계; 상기 제1 인쇄회로기판의 제1 표면과 상기 제2 인쇄회로기판의 제1 표면의 사이에 구비되는 것으로서, 상기 제2외부접속단자를 통해 인가된 파워신호의 일부를 그 내부로 통과시키켜 상기 제2인쇄회로기판을 통해 제2다이로 유도함으로써, 제2외부접속단자를 통해 인가된 파워신호를 상이한 경로를 통해 제1다이와 제2다이로 공급되도록 하는 제1외부접속단자를 형성하는 단계; 및 상기 제1 다이와 상기 제2 다이가 전기적으로 접속되도록 상기 제1 다이와 제2 다이 사이에 제1 접속범프를 형성하는 단계; 상기 제2인쇄회로기판의 제2표면에 제1패키지와 제2패키지의 작동시 발생하는 열을 외부로 방열하기 위한 파워플레인 또는그라운드플레인을 형성하는 단계를 포함한다.
아울러, 상기 제1 다이와 상기 제2 다이는 각각 제1 인쇄회로기판 및 제2 인쇄회로기판의 실장면에 활성면을 갖는다.
또한, 상기 제2 인쇄회로기판과 상기 제2 다이를 전기적으로 접속시키는 제3 접속범프를 형성한다.
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본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 패키지 및 이의 제조 방법은 관통 실리콘 비아를 갖는 다이 스택 구조의 패키지에서 다이 각각에 파워 신호를 독립적으로 인가하기 때문에 각 다이의 파워 안정성을 향상시킬 수 있다는 효과를 기대할 수 있다.
또한, 본 발명은 관통 실리콘 비아를 갖는 다이 스택 구조의 패키지에서 다이 각각에 독립적으로 신호를 인가할 수 있기 때문에, 각 다이에 대한 전기적 성능 검증을 완료한 후 패키지를 조립할 수 있으며, 이로 인해 패키지 불량율을 감소시켜 최종 수율 향상을 이룰 수 있다.
이에 더하여, 본 발명은 다이 스택 구조의 패키지에서 파워/그라운드 플레인을 형성하기 때문에 패키지에서 발생하는 열에 대한 방열 효과를 보다 향상시킬 수 있다.
도 1은 본 발명에 의한 패키지의 구조를 나타내는 단면도,
도 2는 본 발명에 의한 제1 패키지의 구조를 나타내는 단면도,
도 3은 본 발명에 의한 제2 패키지의 구조를 나타내는 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
패키지
도 1은 본 발명에 의한 패키지의 구조를 나타내는 단면도이고, 도 2는 본 발명에 의한 제1 패키지의 구조를 나타내는 단면도이며, 도 3은 본 발명에 의한 제2 패키지의 구조를 나타내는 단면도이다.
도시하는 바와 같이, 패키지(100)는 제1 패키지 및 제2 패키지를 포함한다.
보다 상세히 설명하면, 도1 및 도 2에서 도시하는 바와 같이, 제1 패키지는 제1 표면(10a) 및 제2 표면(10b)을 가지며, 제1 표면(10a)상에 관통 실리콘 비아(TSV: Through Silicon Via)(21)를 갖는 제1 다이(20)가 실장된 제1 인쇄회로기판(10)을 포함한다.
여기에서, 제1 다이(20)는 제1 인쇄회로기판(10)의 실장면에 활성면(23)을 갖는다. 상기 활성면은 트랜지스터, 다이오드 등과 같은 액티브(Active) 소자가 실장될 면과 연결될 면을 의미하는 것으로 정의하기로 한다.
또한, 제1 패키지는 제1 인쇄회로기판(10)과 제1 다이(20)를 전기적으로 접속시키는 제2 접속범프(25)를 갖는다.
이에 더하여, 제1 패키지는 제1 인쇄회로기판(10)의 제2 표면(10b)상에 제2 외부접속단자(13)를 더 갖는다.
도 1 및 도 3에서 도시하는 바와 같이, 제2 패키지는 제1 표면(30a) 및 제2 표면(30b)을 가지며, 제1 표면(30a)상에 관통 실리콘 비아(41)를 갖는 제2 다이(40)가 실장된 제2 인쇄회로기판(30)을 포함한다.
여기에서, 제2 다이(40)는 제2 인쇄회로기판(30)의 실장면에 활성면(43)을 갖는다.
참조번호 23, 43의 활성면은 액티브 소자(도시하지 않음)와의 연결 등을 위해 다른 면들에 비해 특히 보호되어야 하는 면에 해당한다. 이에, 본 발명의 활성면은 인쇄회로기판의 실장면에 해당하는 다이면에 형성되는 구조이기 때문에, 패키지 제조 공정 시 외부로 노출되지 않아 손상 위험으로부터 보호받을 수 있다는 효과를 기대할 수 있다.
또한, 제2 패키지는 제2 인쇄회로기판(30)과 제2 다이(40)를 전기적으로 접속시키는 제3 접속범프(45)를 갖는다.
이에 더하여, 도 3에서 도시하는 바와 같이, 제2 패키지는 제2 인쇄회로기판(30)의 제2 표면(30b)상에 파워 플레인(Power Plane) 또는 그라운드 플레인(Ground Plane)(33)을 갖는다.
여기에서, 파워 플레인 또는 그라운드 플레인(33)은 제1 패키지와 제2 패키지가 조립된 패키지의 최상부에 넓게 분포되어 있는 구조로, 패키지에서 발생하는 열을 효율적으로 방출하여 방열 효과를 향상시킬 수 있다.
또한, 참조번호 55a, 55b, 11의 접속 패드도 전원이나, 그라운드(Ground) 또는 시그널 I/O(Signal I/O)의 배선으로 적용 가능하며, 운용자의 필요에 따라 설계 변경하는 것이 가능하다.
한편, 도 1에서 도시하는 바와 같이, 패키지는 서로 마주보게 배치된 제1 인쇄회로기판(10)의 제1 표면(10a)과 제2 인쇄회로기판(30)의 제1 표면(30a)을 전기적으로 접속시키는 제1 외부접속단자(53a, 53b) 및 제1 다이(20)와 제2 다이(40)를 전기적으로 접속시키는 제1 접속범프(50)를 포함할 수 있다.
상술한 바와 같이, 제1 다이(20)와 제2 다이(40)를 제1 인쇄회로기판(10)과 제2 인쇄회로기판(30)에 플립칩 범프인 제2 접속범프(25)와 제3 접속범프(45)를 통해 각각 실장하고, 제1 패키지와 제2 패키지를 조립하기 이전 상태에서 각각의 인쇄회로기판을 통해 독립적으로 전기적 성능을 검증할 수 있기 때문에, 패키지의 최종 수율 향상을 이룰 수 있다는 효과를 기대할 수 있다.
이와 관련하여, 제1 패키지 및 제2 패키지는 각각 파워/그라운드 배선과 시그널 I/O 배선에 해당하는 접속 패드를 형성하여, 제1 패키지와 제2 패키지 각각이 독립적으로 신호를 인가받을 수 있도록 한다.
보다 상세히 설명하면, 제2 패키지 측의 참조번호 31a, 31b, 51a, 51b의 접속 패드는 전원이나, 그라운드(Ground) 또는 시그널 I/O(Signal I/O) 등의 배선으로 적용 가능하며, 운용자의 필요에 따라 설계 변경하는 것이 가능하다.
상술한 참조번호 51a는 파워 패드(Power Pad) 또는 그라운드 패드(Ground Pad)로 형성되는 것이 바람직하지만, 이에 한정되는 것은 아니다.
다만, 제2 패키지 자체에서 독립적으로 파워 신호를 공급받을 수 있도록 파워 패드를 적어도 하나 이상은 구비해야 한다.
일반적인 관통 실리콘 비아를 사용한 패키지에서 제1 다이와 제2 다이가 관통 실리콘 비아를 통해 함께 연결되어 파워/그라운드를 공유하게 되므로, 제1 다이로부터의 파워/그라운드 공급으로 인해 SSN(Simultaneous switching noise) 등과 같은 문제점이 발생하여 파워 안정성이 흔들리는 경우 제2 다이의 파워/그라운드의 안정성에도 영향을 미치게 되는 문제점이 발생하였다.
본 발명은 상술한 문제점을 해결하기 위한 방안으로, 제1 다이(20)와 제2 다이(40)의 파워/그라운드를 각각 분리하여 공급하기 때문에, 제2 다이(40) 입장에서는 독립된 파워/그라운드로 인해 파워 안정성을 확보할 수 있다는 효과를 기대할 수 있는 것이다.
예를 들어, 제1 다이(20)는 제2 외부접속단자(13)의 하부에 배치될 마더보드(도시하지 않음)로부터 파워 신호가 인가됨에 따라, 제2 외부접속단자(13), 접속 패드(11) 및 제2 접속범프(25)의 경로에 따라 파워 혹은 그라운드가 연결된다. 여기에서, 마더보드는 패키지의 파워 신호 인가를 비롯한 여러 기능을 처리하기 위해 요구되는 전자부품이 탑재되는 주기판이라고 정의하기로 한다.
한편, 제2 다이(40)는 제1 다이(20)와는 독립적으로, 제2 외부접속단자(13)의 하부에 배치될 마더보드로부터 파워 신호가 인가됨에 따라, 제2 외부접속단자(13), 접속 패드(11), 접속 패드(55b), 제1 외부접속단자(53b), 접속 패드(51b) 및 제3 접속범프(45)의 경로, 또는 접속 패드(11), 접속 패드(55b), 제1 외부접속단자(53b), 접속 패드(51b), 접속 패드(31b) 및 제3 접속범프(45)의 경로를 통해 파워 혹은 그라운드가 연결된다.
상술한, 전원 전달 경로는 일 예이며, 접속 패드의 역할 설계에 따라 해당 경로의 변경이 가능하다.
도시하지 않았지만, 제1 인쇄회로기판(10) 및 제2 인쇄회로기판(30)은 마더보드로부터 전송되는 신호 또는 전원을 전달하기 위한 비아 또는/및 회로를 포함한다.
패키지의 제조방법
이하에서는 도 1 내지 도 3을 참조하여, 관통 실리콘 비아가 형성된 제1 다이와 제2 다이를 각각 플립칩 범프 공정을 통해 인쇄회로기판에 실장하고, 제1 패키지와 제2 패키지에 각각 솔더 범프를 솔더 프린팅(Solder Printing) 또는 마이크로볼 범핑(Microball Bumping) 공법을 통해 형성하며, 제1 패키지와 제2 패키지를 얼라인(Align)한 뒤, 리플로우(Reflow) 공정을 통해 두 패키지의 접합을 수행하는 패키지의 제조방법을 설명하기로 한다.
먼저, 도 2에서 도시하는 바와 같이, 제1 표면(10a) 및 제2 표면(10b)을 갖는 제1 인쇄회로기판(10)의 제1 표면(10a)상에 관통 실리콘 비아(21)가 형성된 제1 다이(20)를 실장하여 제1 패키지를 준비한다.
여기에서, 관통 실리콘 비아는 레이저 드릴링(Laser Drilling) 또는 드라이 에칭(Dry Etching) 또는 습식 에칭(Wet Etching)을 통해 관통홀을 형성한 후, 관통홀을 충전하는 방식을 적용하며, 이에 한정되는 것은 아니다.
한편, 제1 다이(20)는 제1 인쇄회로기판(10)의 실장면에 활성면(23)을 갖는다. 상기 활성면은 트랜지스터, 다이오드 등과 같은 액티브(Active) 소자가 실장될 면과 연결될 면을 의미하는 것으로 정의하기로 한다.
또한, 제1 인쇄회로기판(10)과 제1 다이(20)를 전기적으로 접속시키는 제2 접속범프(25)를 형성할 수 있다. 이는, 제1 다이(20)를 제1 인쇄회로기판(10)에 실장할 때 이루어질 수 있다.
또한, 제1 인쇄회로기판(10)의 제2 표면(10b)상에 제2 외부접속단자(13)를 형성할 수 있다.
도시하지 않았지만, 제2 외부접속단자(13)의 하부에는 파워 신호를 인가하는 등의 역할을 수행할 마더보드가 배치될 수 있다.
도 3에서 도시하는 바와 같이, 제1 표면(30a) 및 제2 표면(30b)을 갖는 제2 인쇄회로기판(30)의 제1 표면(30a)상에 관통 실리콘 비아(41)가 형성된 제2 다이(40)를 실장하여 제2 패키지를 준비할 수 있다.
여기에서, 제2 다이(40)는 제2 인쇄회로기판(30)의 실장면에 활성면(43)을 갖는다.
또한, 제2 인쇄회로기판(30)과 제2 다이(40)를 전기적으로 접속시키는 제3 접속범프(45)를 형성할 수 있다. 이는, 제2 다이(40)를 제2 인쇄회로기판(30)에 실장할 때 이루어질 수 있다.
또한, 제2 인쇄회로기판(30)의 제2 표면(30b)상에 파워 플레인 또는 그라운드 플레인(33)을 형성할 수 있다.
여기에서, 파워 플레인 또는 그라운드 플레인(33)은 이후 제1 패키지와 제2 패키지가 조립된 패키지의 최상부에 넓게 분포되어 있는 구조로, 패키지에서 발생하는 열을 효율적으로 방출하여 방열 효과를 향상시킬 수 있다.
한편, 참조번호 31a, 31b, 51a, 51b의 접속 패드는 전원이나, 그라운드(Ground), 시그널 I/O(Signal I/O) 등의 배선으로 형성 가능하며, 운용자의 필요에 따라 설계 변경하는 것이 가능하다.
또한, 상술한 참조번호 51a는 파워 패드(Power Pad) 또는 그라운드 패드(Ground Pad)로 형성되는 것이 바람직하지만, 이에 한정되는 것은 아니다.
다만, 제2 패키지 자체에서 독립적으로 파워 신호를 공급받을 수 있도록 파워 패드를 적어도 하나 이상은 구비해야 한다.
또한, 참조번호 55a, 55b, 11의 접속 패드도 전원이나, 그라운드(Ground) 또는 시그널 I/O(Signal I/O) 등의 배선으로 형성 가능하며, 운용자의 필요에 따라 설계 변경하는 것이 가능하다.
상술한 바와 같이, 제1 패키지와 제2 패키지는 각각 파워 신호를 공급받을 수 있는 접속 패드를 구비하고 있기 때문에, 제1 패키지와 제2 패키지가 조립되기 이전에, 제1 다이(20)와 제2 다이(40)의 전기적 성능을 검증할 수 있다.
예를 들어, 참조 번호 51a가 파워 패드로 설계되고, 제2 다이(40)의 전기적 성능을 검증하고자 하는 경우, 전기적 성능을 검증하기 위한 장치를 통해 인가되는 파워 신호를 파워 패드(51a)로부터 입력받아 제2 다이(40)의 전기적 성능을 검사하는 것이다.
이후, 도 1에서 도시하는 바와 같이, 제1 인쇄회로기판(10)의 제1 표면(10a)과 제2 인쇄회로기판(30)의 제1 표면(30a)이 서로 마주보도록 배치한다.
또한, 제1 인쇄회로기판(10)의 제1 표면(10a)과 제2 인쇄회로기판(30)의 제1 표면(30a)이 전기적으로 접속되도록 제1 인쇄회로기판(10)의 제1 표면(10a)과 제2 인쇄회로기판(30)의 제1 표면(30a) 사이에 제1 외부접속단자(53a, 53b)를 형성한다.
또한, 제1 다이(20)와 제2 다이(40)가 전기적으로 접속되도록 제1 다이(20)와 제2 다이(40) 사이에 제1 접속범프(50)를 형성한다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 인쇄회로기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100 : 패키지 10 : 제1 인쇄회로기판
11, 31a, 31b, 51a, 51b, 55a, 55b : 접속 패드
13 : 제2 외부접속단자 20 : 제1 다이
21, 41 : 관통 실리콘 비아 23, 43 : 활성면
25 : 제2 접속범프 30 : 제2 인쇄회로기판
40 : 제2 다이 45 : 제3 접속범프
50 : 제1 접속범프 53a, 53b: 제1 외부접속단자

Claims (12)

  1. 제1 표면 및 제2 표면을 가지며, 상기 제1 표면상에, 관통 실리콘 비아를 갖는 제1 다이가 실장된 제1 인쇄회로기판을 포함하고, 상기 제2표면상에는 외부로부터 파워신호를 인가받는 제2외부접속단자가 구비되며, 제1인쇄회로기판과 제1다이는 제2접속범프로 접속되어 있는 제1 패키지 및
    상기 제1패키지와 동일한 형상을 가지고 제1패키지와 쌍을 이루고 제1패키지와 대칭으로 배치되어 마주하는 것으로서, 제1 표면 및 제2 표면을 가지고 상기 제1 표면상에 관통 실리콘 비아를 갖는 제2 다이가 실장된 제2 인쇄회로기판을 포함하는 제2 패키지를 구비하고,
    상기 제1 인쇄회로기판의 제1 표면과 상기 제2 인쇄회로기판의 제1 표면의 사이에 구비되는 것으로서, 상기 제2외부접속단자를 통해 인가된 파워신호의 일부를 그 내부로 통과시키켜 상기 제2인쇄회로기판을 통해 제2다이로 유도함으로써, 제2외부접속단자를 통해 인가된 파워신호를 상이한 경로를 통해 제1다이와 제2다이로 공급되도록 하는 제1외부접속단자가 더 구비되며,
    상기 제1다이와 제2다이의 사이에는 제1다이와 제2다이를 전기적으로 접속시키는 제1접속범프를 포함하며,
    상기 제2인쇄회로기판의 제2표면에는 제1패키지와 제2패키지의 작동시 발생하는 열을 외부로 방열하기 위한 파워플레인 또는 그라운드플레인이 더 구비된 패키지.
  2. 제1항에 있어서,
    상기 제1 다이와 상기 제2 다이는 각각 제1 인쇄회로기판 및 제2 인쇄회로기판의 실장면에 활성면을 갖는 패키지.
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 인쇄회로기판과 상기 제2 다이를 전기적으로 접속시키는 제3 접속범프를 갖는 패키지.
  5. 삭제
  6. 삭제
  7. 제1 표면 및 제2 표면을 가지며, 상기 제1 표면상에, 관통 실리콘 비아를 갖는 제1 다이가 실장된 제1 인쇄회로기판을 포함하고, 상기 제2표면상에는 외부로부터 파워신호를 인가받는 제2외부접속단자가 구비되며, 제1인쇄회로기판과 제1다이는 제2접속범프로 접속되어 있는 제1 패키지를 준비하는 단계;
    상기 제1패키지와 동일한 형상을 가지고 제1패키지와 쌍을 이루고 제1패키지와 대칭으로 배치되어 마주하는 것으로서, 제1 표면 및 제2 표면을 가지고 상기 제1 표면상에 관통 실리콘 비아를 갖는 제2 다이가 실장된 제2 인쇄회로기판을 포함하는 제2 패키지를 준비하는 단계;
    상기 제1 인쇄회로기판의 제1 표면과 상기 제2 인쇄회로기판의 제1 표면이 서로 마주보도록 배치하는 단계;
    상기 제1 인쇄회로기판의 제1 표면과 상기 제2 인쇄회로기판의 제1 표면의 사이에 구비되는 것으로서, 상기 제2외부접속단자를 통해 인가된 파워신호의 일부를 그 내부로 통과시키켜 상기 제2인쇄회로기판을 통해 제2다이로 유도함으로써, 제2외부접속단자를 통해 인가된 파워신호를 상이한 경로를 통해 제1다이와 제2다이로 공급되도록 하는 제1외부접속단자를 형성하는 단계; 및
    상기 제1 다이와 상기 제2 다이가 전기적으로 접속되도록 상기 제1 다이와 제2 다이 사이에 제1 접속범프를 형성하는 단계;
    상기 제2인쇄회로기판의 제2표면에 제1패키지와 제2패키지의 작동시 발생하는 열을 외부로 방열하기 위한 파워플레인 또는그라운드플레인을 형성하는 단계를 포함하는 패키지 제조 방법.
  8. 제7항에 있어서,
    상기 제1 다이와 상기 제2 다이는 각각 제1 인쇄회로기판 및 제2 인쇄회로기판의 실장면에 활성면을 갖는 패키지 제조 방법.
  9. 삭제
  10. 제7항에 있어서,
    상기 제2 인쇄회로기판과 상기 제2 다이를 전기적으로 접속시키는 제3 접속범프를 형성하는 패키지 제조 방법.
  11. 삭제
  12. 삭제
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140225248A1 (en) * 2013-02-13 2014-08-14 Qualcomm Incorporated Power distribution and thermal solution for direct stacked integrated circuits
CN103366798B (zh) 2013-07-10 2016-02-17 格科微电子(上海)有限公司 动态随机存取存储器及制造方法、半导体封装件及封装方法
KR101565690B1 (ko) * 2014-04-10 2015-11-03 삼성전기주식회사 회로기판, 회로기판 제조방법, 전자부품 패키지 및 전자부품 패키지 제조방법
JP5950488B1 (ja) * 2014-10-16 2016-07-13 新電元工業株式会社 半導体モジュール
US20190198460A1 (en) * 2017-12-21 2019-06-27 AP Memory Technology Corp. Circuit system having compact decoupling structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060023677A (ko) * 2004-09-10 2006-03-15 삼성전자주식회사 미러링 구조를 갖는 스택 boc 패키지 및 이를 장착한양면 실장형 메모리 모듈
KR20080062584A (ko) * 2006-12-29 2008-07-03 주식회사 하이닉스반도체 적층 반도체 패키지 및 그의 제조 방법
KR100886517B1 (ko) * 2003-09-30 2009-03-02 인텔 코오퍼레이션 듀얼 기판 패키지를 위한 방법 및 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180165B2 (en) * 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly
KR100753415B1 (ko) * 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
US8270176B2 (en) * 2008-08-08 2012-09-18 Stats Chippac Ltd. Exposed interconnect for a package on package system
US7863100B2 (en) * 2009-03-20 2011-01-04 Stats Chippac Ltd. Integrated circuit packaging system with layered packaging and method of manufacture thereof
US9224647B2 (en) * 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
US9064781B2 (en) * 2011-03-03 2015-06-23 Broadcom Corporation Package 3D interconnection and method of making same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886517B1 (ko) * 2003-09-30 2009-03-02 인텔 코오퍼레이션 듀얼 기판 패키지를 위한 방법 및 장치
KR20060023677A (ko) * 2004-09-10 2006-03-15 삼성전자주식회사 미러링 구조를 갖는 스택 boc 패키지 및 이를 장착한양면 실장형 메모리 모듈
KR20080062584A (ko) * 2006-12-29 2008-07-03 주식회사 하이닉스반도체 적층 반도체 패키지 및 그의 제조 방법

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