JP4897451B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
特許文献１には、マイクロストリップ線路を含む配線基板が開示されている。この配線基板には、ＩＣチップからの信号を伝送する伝送路と、接地層とが設けられている。これらの伝送路および接地層によって、マイクロストリップ線路が構成されている。
なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２，３が挙げられる。
特開２００３−２８２７８２号公報 特開２００１−３５９５７号公報 特開２０００−１９５９８８号公報
しかしながら、マイクロストリップラインを構成する伝送路と接地層とは相異なる層に設けられるため、上述の配線基板においては配線の層数が多くなってしまう。このことは、配線基板、ひいてはそれを備える半導体装置の製造コストの増大につながる。
本発明によれば、
半導体チップを備える半導体装置であって、
配線基板と、
前記配線基板の第１面上に設けられ、前記半導体チップからの信号を伝送する伝送路と、
前記配線基板の前記第１面の上方に設けられたグランドプレーンと、を備え、
前記伝送路の少なくとも一部は、前記グランドプレーンと共にマイクロストリップ線路を構成しており、
前記伝送路は、前記マイクロストリップ線路を構成する第１の部分と、前記第１の部分に連設され、前記配線基板の前記第1面上に設けられたグランド線と共にコプレーナ線路を構成する第２の部分と、を含んでいることを特徴とする半導体装置が提供される。
この半導体装置においては、配線基板に設けられた伝送路と配線基板の上部に設けられたグランドプレーンとによって、マイクロストリップ線路が構成されている。これにより、マイクロストリップ線路を構成するグランドプレーンを配線基板に設ける必要がないため、配線基板の配線の層数を少なくすることができる。また、伝送路は、マイクロストリップ線路を構成する部分と、コプレーナ線路を構成する部分とを含んでいる。このようにマイクロストリップ線路とコプレーナ線路とを組み合わせることにより、インピーダンス整合を好適に行うことができる。
本発明によれば、配線基板中の配線の層数を少なく抑えるのに適した半導体装置が実現される。
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、半導体チップ１０、パッケージ基板２０（配線基板）、伝送路３０、およびダミーチップ４０（回路部品）を備えるＢＧＡ（Ball Grid Array）パッケージである。パッケージ基板２０の上面（第１面）上には、伝送路３０が設けられている。伝送路３０は、半導体チップ１０からの信号を伝送する。この伝送路３０は、インピーダンス整合がとられている。
パッケージ基板２０の上面上には、ダミーチップ４０がフリップチップボンディングによって実装されている。つまり、ダミーチップ４０は、導体バンプ８２を介してパッケージ基板２０の上面上に実装されている。導体バンプ８２は、伝送路３０に接続されている。ダミーチップ４０とパッケージ基板２０との間の間隙には、アンダーフィル樹脂６２が充填されている。なお、本明細書においてダミーチップとは、トランジスタ等の能動素子が形成されていないチップをいう。ダミーチップには、容量素子、抵抗素子等の受動素子が形成されていてもよい。
ダミーチップ４０上には、半導体チップ１０がフリップチップボンディングによって実装されている。つまり、半導体チップ１０は、導体バンプ８４を介してダミーチップ４０の裏面上に実装されている。本実施形態においては、複数の半導体チップ１０が設けられており、これらは互いに積層されている。半導体チップ１０とダミーチップ４０との間の間隙、および隣り合う半導体チップ１０間の間隙にも、アンダーフィル樹脂６２が充填されている。これらの半導体チップ１０およびダミーチップ４０を覆うように、封止樹脂６４が設けられている。
パッケージ基板２０の下面（第２面）には、半田ボール５０（外部電極端子）が接続されている。半田ボール５０は、パッケージ基板２０を貫通する導体プラグ５２によって、伝送路３０と電気的に接続されている。
本実施形態においてはパッケージ基板２０の下面上に、半導体チップ７０がフリップチップボンディングによって実装されている。つまり、半導体チップ７０は、導体バンプ７２を介してパッケージ基板２０の下面上に実装されている。半導体チップ７０とパッケージ基板２０との間の間隙には、アンダーフィル樹脂７４が充填されている。
図２は、パッケージ基板２０の一部を示す平面図である。同図においては、ダミーチップ４０の外形が点線Ｌ１で示されている。伝送路３０は、マイクロストリップ線路を構成する部分３０ａ（第１の部分）と、コプレーナ線路を構成する部分３０ｂ（第２の部分）とを含んでいる。これらの部分３０ａ，３０ｂは、互いに連設されている。つまり、１本の伝送路３０の途中でマイクロストリップ線路とコプレーナ線路とが切り替わっている。
部分３０ｂは、パッケージ基板２０の上面上に設けられたグランド線３２と共にコプレーナ線路を構成している。また、伝送路３０には、導体バンプ８２との接続部３１ａ、および導体プラグ５２との接続部３１ｂが設けられている。同様に、グランド線３２にも、導体バンプ８２との接続部３３ａ、および導体プラグ５２との接続部３３ｂが設けられている。
図３および図４は、半導体装置１の一部を示す断面図である。図３および図４は、それぞれ図２のIII−III線およびIV−IV線に沿った断面に対応する。図３に示すように、ダミーチップ４０は、シリコン基板４２、絶縁層４３、電源プレーン４４、グランドプレーン４６、および信号線４８を有している。電源プレーン４４、グランドプレーン４６および信号線４８は、シリコン基板４２上に形成された絶縁層４３中の相異なる層に設けられている。
伝送路３０の部分３０ａは、グランドプレーン４６と共にマイクロストリップ線路を構成している。このため、パッケージ基板２０の下面上には、グランドプレーンが設けられていない。グランドプレーン４６は、部分３０ａおよび部分３０ｂのうち、部分３０ａにのみ対向している。信号線４８は、導体バンプ８２を介して伝送路３０に接続されている。また、半導体チップ１０は、シリコン基板１２と、ＬＳＩ回路が形成された配線層（配線と絶縁層とを含む層）１４とを有している。
図４に示すように、ダミーチップ４０には、シリコン基板４２を貫通する貫通電極４９も形成されている。この貫通電極４９および導体バンプ８４を通じて、グランドプレーン４６は、配線層１４中のグランド配線１５と電気的に接続されている。また、グランドプレーン４６は、導体バンプ８２を介してグランド線３２に接続されている。
図５〜図９を参照しつつ、半導体装置１の製造方法の一例を説明する。まず、支持基板９０上に、シード膜９１を形成する（図５（ａ））。支持基板９０としては、例えばシリコンウエハを用いることができる。また、シード膜９１は、例えば、Ｔｉ膜およびＣｕ膜をスパッタ法により成膜することで形成することができる。続いて、シード膜９１上にパッケージ基板２０を構成する絶縁膜２２を形成し、それをパターニングする（図５（ｂ））。絶縁膜２２は、感光性ポリイミド樹脂または感光性エポキシ樹脂等の感光性樹脂であることが好ましい。その後、メッキ法によって、絶縁膜２２の開口部に金属を成長させる。この金属は、ＣｕまたはＮｉであることが好ましい。これにより、導体プラグ５２が形成される（図５（ｃ））。
次に、絶縁膜２２および導体プラグ５２上に、シード膜９２を形成する（図６（ａ））。続いて、シード膜９２上にフォトレジスト９３を形成し、それをパターニングする（図６（ｂ））。その後、メッキ法によって、フォトレジスト９３の開口部に金属を成長させる。この金属には、Ｃｕ、Ｎｉ、Ａｕ、Ｐｄ、ＰｔまたはＡｇ等を用いることができる。これにより、伝送路３０およびＧＮＤ線３２（不図示）が形成される（図６（ｃ））。
次に、フォトレジスト９３を除去した後、エッチングにより、伝送路３０またはＧＮＤ線３２（不図示）の何れも形成されていない部分のシード膜９２を除去する（図７（ａ））。続いて、ダミーチップ４０および半導体チップ１０を順にフリップチップ実装する（図７（ｂ））。ここでは各ダミーチップ４０上に１つの半導体チップ１０を積層する例を示しているが、複数の半導体チップ１０を積層してもよいことは言うまでもない。その後、ダミーチップ４０の下部および半導体チップ１０の下部に、アンダーフィル樹脂６２を充填する（図７（ｃ））。アンダーフィル樹脂６２には、シリカフィラー入りエポキシ樹脂等を用いることができる。
次に、ダミーチップ４０および半導体チップ１０を覆うように、封止樹脂６４を形成する（図８（ａ））。続いて、支持基板９０を除去する。この除去は、例えば支持基板９０を研削することによって行うことができる。このとき、シード膜９１も除去する（図８（ｂ））。次に、絶縁膜２２の下面上に半導体チップ７０をフリップチップ実装した後、アンダーフィル樹脂７４を充填する（図９（ａ））。続いて、切断を行い、個々のパッケージに分割する（図９（ｂ））。
本実施形態の効果を説明する。半導体装置１においては、パッケージ基板２０に設けられた伝送路３０とパッケージ基板２０の上部に設けられたグランドプレーン４６とによって、マイクロストリップ線路が構成されている。これにより、マイクロストリップ線路を構成するグランドプレーンをパッケージ基板２０に設ける必要がないため、パッケージ基板２０の配線の層数を少なくすることができる。本実施形態において、当該層数は１、すなわちパッケージ基板２０は単層基板である。本実施形態によれば、パッケージ基板２０として多層基板を使えない場合であっても、インピーダンス整合をとり、良好な信号品質を得ることが可能である。
このようにパッケージ基板２０の配線の層数が少ないことにより、当該パッケージ基板２０、ひいては半導体装置１の製造コストを低減することができる。また、パッケージ基板２０を薄くできるため、半導体チップ１０で発生した熱を、パッケージ基板２０を通じて効率良く放散させることができる。
グランドプレーン４６は、パッケージ基板２０上に実装されたダミーチップ４０に設けられている。これにより、パッケージ基板２０の上部にグランドプレーンが設けられた構造を容易に実現することができる。また、グランドプレーン４６を半導体チップ１０にではなくダミーチップ４０に設けることで、グランドプレーン４６が半導体チップ１０の動作特性に悪影響を及ぼすのを防ぐことができる。特に半導体チップ１０がメモリチップである場合には、かかる悪影響を受け易い。
伝送路３０は、マイクロストリップ線路を構成する部分３０ａと、コプレーナ線路を構成する部分３０ｂとを含んでいる。このようにマイクロストリップ線路とコプレーナ線路とを組み合わせることにより、半導体チップ１０と半田ボール５０との間のインピーダンス整合を好適に行うことができる。
本実施形態のようにグランドプレーン４６が伝送路３０の一部にのみ対向している場合、マイクロストリップ線路だけで伝送路３０のインピーダンス整合をとろうとすれば、パッケージ基板２０にもグランドプレーンを設けなければならない。伝送路３０の残りの部分（すなわちグランドプレーン４６と対向しない部分）と共にマイクロストリップ線路を構成するグランドプレーンが必要だからである。すると、結局、上述した特許文献１の場合と同様、配線基板における配線の層数の増加を招いてしまう。
一方、コプレーナ線路だけで伝送路３０のインピーダンス整合をとろうとすれば、グランド線３２はグランドプレーン４６に比べて面積が小さいため、グランドが弱くなってしまう。これでは、良好な信号品質を安定的に得ることができない。したがって、マイクロストリップ線路とコプレーナ線路とを組み合わせてインピーダンス整合をとることが、特に好ましいのである。ただし、グランドプレーン４６が伝送路３０の全体に対向しているような場合であれば、マイクロストリップ線路のみでインピーダンス整合をとってもよい。
ところで、伝送路の特性インピーダンスは、｛（Ｒ＋ｊωＬ）／（Ｇ＋ｊωＣ）｝１／２で表される。近年ではＬＳＩ回路の多機能化のために信号線の本数が増える一方、パッケージは小型化する傾向にある。このため、伝送路間の間隔が小さくなる。すると、容量値Ｃが大きくなり、インピーダンスが小さくなる。伝送路の間隔を小さくしてもインピーダンスを一定に保つには、伝送路を細くしてＣを小さくする必要がある。ところが、そうすると伝送路の断面積も小さくなるため、抵抗値Ｒが上昇する。すると、伝送路における信号の減衰が大きくなってしまう。
この点、本実施形態のようにパッケージ基板２０の外に設けられたグランドプレーン４６をマイクロストリップ線路のグランドプレーンとして利用すれば、パッケージ基板２０が薄い場合であってもグランドプレーン４６と伝送路３０との間の距離を大きくとることができる。これにより、Ｃを小さくするために伝送路３０を細くする必要がないので、伝送路３０のＲを小さく抑えることができる。このため、消費電力の低減および信号伝送の高速化を実現することができる。
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、半導体チップ１０がダミーチップ４０上に実装された例を示した。しかし、図１０〜図１５に示すように、半導体チップ１０およびダミーチップ４０は、パッケージ基板２０の上面の相異なる領域上に実装されていてもよい。図１０においては、半導体チップ１０の裏面およびダミーチップ４０の裏面の双方が封止樹脂６４で覆われている。図１１においては、半導体チップ１０の裏面が封止樹脂６４で覆われる一方、ダミーチップ４０の裏面は露出している。図１２においては、半導体チップ１０の裏面が露出し、ダミーチップ４０の裏面が封止樹脂６４で覆われている。
図１３〜図１５においては、半導体チップ１０の裏面およびダミーチップ４０の裏面の双方が露出している。図１４においては特に、半導体チップ１０およびダミーチップ４０が、平面視で半田ボール５０に重ならない領域に設けられている。この構成により、半導体チップ１０およびダミーチップ４０の直下の領域において、パッケージ基板２０の下面上に別の半導体チップを実装することができる。この点は、図１１についても同様である。また、図１５においては、パッケージ基板２０の下面上に半導体チップ７０が実装されている。
図１２〜図１５の例のように半導体チップ１０の裏面を露出させることにより、半導体チップ１０で発生した熱を当該裏面から効率良く放散させることができる。また、図１１、図１３、図１４および図１５の例のようにダミーチップ４０の裏面を露出させることにより、半導体チップ１０で発生した熱を、ダミーチップ４０を通じて効率良く放散させることができる。
また、ダミーチップ４０の平面レイアウトについても、様々なものが考えられる。例えば、図１６（ａ）〜図１６（ｃ）においては、半導体チップ１０の４辺の全てに沿ってダミーチップ４０が配置されている。図１６（ａ）においては特に、ダミーチップ４０がループ状をしており、半導体チップ１０を包囲している。図１６（ｂ）においては、半導体チップ１０の１組の対辺に沿って当該辺と略等しい長さのダミーチップ４０が配置されるとともに、もう１組の対辺に沿って当該辺よりも長いダミーチップ４０が配置されている。図１６（ｃ）においては、半導体チップ１０の各辺に沿って当該辺よりも短いダミーチップ４０が配置されている。
このように半導体チップ１０の４辺に沿ってダミーチップ４０を配置することにより、パッケージ表面の平面度を高めることができる。ダミーチップ４０が設けられていない部位ではダミーチップ４０が設けられた部位に比べてパッケージ表面の位置が低くなる可能性があるが、半導体チップ１０の４辺に沿ってダミーチップ４０を配置しておけば、かかる弊害の発生を抑制できるからである。
ただし、図１７（ａ）〜図１７（ｃ）に示すように、半導体チップ１０の４辺のうち２辺に沿ってダミーチップ４０を配置してもよい。図１７（ａ）においては、半導体チップ１０の１組の対辺に沿って当該辺よりも長いダミーチップ４０が配置されている。図１７（ｂ）においては、半導体チップ１０の１組の対辺に沿って当該辺と略等しい長さのダミーチップ４０が配置されている。図１７（ｃ）においては、半導体チップ１０の１辺に沿って当該辺と略等しい長さのダミーチップ４０が配置されるとともに、その辺と隣り合うもう１辺に沿って当該辺よりも長いダミーチップ４０が配置されている。
あるいは、図１８（ａ）〜図１８（ｃ）に示すように、半導体チップ１０の４辺のうち１辺に沿ってダミーチップ４０を配置してもよい。図１８（ａ）においては、半導体チップ１０の１辺に沿って当該辺よりも長いダミーチップ４０が配置されている。図１８（ｂ）および図１８（ｃ）においては、半導体チップ１０の１辺に沿って当該辺と略等しい長さのダミーチップ４０が配置されている。図１８（ｃ）においては特に、ダミーチップ４０の半導体チップ１０と反対側の辺からパッケージ側面までの距離と、半導体チップ１０のダミーチップ４０と反対側の辺からパッケージ側面までの距離とが略等しくなっている。なお、図示しないが、半導体チップ１０の４辺のうち３辺に沿ってダミーチップ４０を配置してもよい。
また、ダミーチップ４０の構成についても、様々なものが考えられる。その例を図１９〜図２３に示す。図１９および図２０においては、シリコン基板４２の全面に渡ってグランドプレーン４６が設けられている。図２０においては特に、伝送路３０と同層に、電源線３４およびグランド線３６が設けられている。図２１においては、グランドプレーン４６と同層に、信号線４７が設けられている。このようにグランドプレーン４６と信号線４７とを同一の層に配置することで、ダミーチップ４０の層数を少なくすることができる。
図２２においては、絶縁層４３中に、電源プレーン４４およびグランドプレーン４６が設けられている。電源プレーン４４およびグランドプレーン４６は、それらの間の絶縁層４３と共に容量素子を構成している。また、図２３においては、絶縁層４３中の、グランドプレーン４６とは異なる層に信号線４７が設けられている。
また、上記実施形態においては、グランドプレーン４６がダミーチップ４０に設けられた例を示した。しかし、グランドプレーン４６は、パッケージ基板２０の上面の上部に位置している限り、ダミーチップ４０以外の回路部品に設けられていてもよいし、単独で設けられていてもよい。ここで、ダミーチップ４０以外の回路部品には、半導体チップ１０も含まれる。
また、上記実施形態においてはパッケージ基板２０として単層基板を例示したが、パッケージ基板２０は多層基板であってもよい。ただし、パッケージ基板２０の層数は、２以下であることが好ましい。
本発明による半導体装置の一実施形態を示す断面図である。 図１中の配線基板の一部を示す平面図である。 図１の半導体装置の一部を示す断面図である。 図１の半導体装置の一部を示す断面図である。 （ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。 （ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。 （ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。 （ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。 （ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。 実施形態の変形例を説明するための断面図である。 実施形態の変形例を説明するための断面図である。 実施形態の変形例を説明するための断面図である。 実施形態の変形例を説明するための断面図である。 実施形態の変形例を説明するための断面図である。 実施形態の変形例を説明するための断面図である。 （ａ）〜（ｃ）は、実施形態の変形例を説明するための平面図である。 （ａ）〜（ｃ）は、実施形態の変形例を説明するための平面図である。 （ａ）〜（ｃ）は、実施形態の変形例を説明するための平面図である。 実施形態の変形例を説明するための断面図である。 実施形態の変形例を説明するための断面図である。 実施形態の変形例を説明するための断面図である。 実施形態の変形例を説明するための断面図である。 実施形態の変形例を説明するための断面図である。
符号の説明
１ 半導体装置
１０ 半導体チップ
１２ シリコン基板
１４ 配線層
１５ グランド配線
２０ パッケージ基板
２２ 絶縁膜
３０ 伝送路
３０ａ 第１の部分
３０ｂ 第２の部分
３１ａ 接続部
３１ｂ 接続部
３２ グランド線
３３ａ 接続部
３３ｂ 接続部
３４ 電源線
３６ グランド線
４０ ダミーチップ
４２ シリコン基板
４３ 絶縁層
４４ 電源プレーン
４６ グランドプレーン
４７ 信号線
４８ 信号線
４９ 貫通電極
５０ 半田ボール
５２ 導体プラグ
６２ アンダーフィル樹脂
６４ 封止樹脂
７０ 半導体チップ
７２ 導体バンプ
７４ アンダーフィル樹脂
８２ 導体バンプ
８４ 導体バンプ
９０ 支持基板
９１ シード膜
９２ シード膜
９３ フォトレジスト

Claims (11)

  1. 半導体チップを備える半導体装置であって、
    配線基板と、
    前記配線基板の第１面上に設けられ、前記半導体チップからの信号を伝送する伝送路と、
    前記配線基板の前記第１面の上方に設けられたグランドプレーンと、を備え、
    前記伝送路の少なくとも一部は、前記グランドプレーンと共にマイクロストリップ線路を構成しており、
    前記伝送路は、前記マイクロストリップ線路を構成する第１の部分と、前記第１の部分に連設され、前記配線基板の前記第1面上に設けられたグランド線と共にコプレーナ線路を構成する第２の部分と、を含んでいることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記配線基板の前記第１面上に実装され、前記グランドプレーンを有する回路部品を備える半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記グランドプレーンは、前記伝送路の前記第１および第２の部分のうち、前記第１の部分にのみ対向している半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記回路部品は、フリップチップボンディングによって、前記配線基板の前記第１面上に実装されている半導体装置。
  5. 請求項２又は４に記載の半導体装置において、
    前記回路部品は、ダミーチップである半導体装置。
  6. 請求項２、４及び５のいずれか１項に記載の半導体装置において、
    前記半導体チップは、前記回路部品上に実装されている半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記半導体チップが複数の半導体チップの積層体からなる半導体装置。
  8. 請求項６または７に記載の半導体装置において、
    前記配線基板の前記第１面と反対側の面である第２面上に実装された第２の半導体チップをさらに備える半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記配線基板は、前記配線基板を貫通する導体プラグをさらに備え、
    前記導体プラグは、前記配線基板の前記第1面上に設けられた前記伝送路と、前記配線基板の前記第２面上に設けられた外部電極端子とを接続する半導体装置。
  10. 請求項１乃至９のいずれか１項に記載の半導体装置において、
    前記配線基板の前記第１面と反対側の面である第２面上には、グランドプレーンおよびグランド線が設けられていない半導体装置。
  11. 請求項２、４及び５のいずれか１項に記載の半導体装置において、
    前記半導体チップおよび前記回路部品は、前記配線基板の前記第１面の相異なる領域上に、フリップチップボンディングによって、実装されている半導体装置。
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