TW202412216A - 半導體封裝以及包括其之層疊式封裝 - Google Patents

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金載先
崔允碩
金永培
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括重佈線層、半導體晶片、多個外部連接端子以及多個電性路徑。重佈線層包括：多條導電線；多個導通孔，各自連接至所述多條導電線中的至少一者；以及多個下部接墊，各自連接至所述多個導通孔中的一者。半導體晶片位於重佈線層上；所述多個外部連接端子貼合至所述多個下部接墊。其中所述多個電性路徑中的每一者包括所述多條導電線中的至少一者及所述多個導通孔中的至少一者。所述多個電性路徑被配置用於對所述多條導電線及所述多個導通孔進行測試且連接至外部連接測試端子中的至少四個外部連接測試端子。

Description

半導體封裝以及包括其之層疊式封裝
本揭露是有關於一種半導體封裝及一種包括半導體封裝的層疊式封裝，且更具體而言，是有關於一種扇出型半導體封裝及一種包括扇出型半導體封裝的層疊式封裝。
[相關申請案的交叉參考]
本申請案主張優先於在2022年8月31日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0110323號，所述韓國專利申請案的揭露內容全文併入本案供參考。
隨著電子工業的快速發展，已開發出更加小而輕的電子設備來滿足使用者的需求，且因此，必須對作為電子設備的核心組件的半導體元件進行高度積體化。另外，隨著行動產品的發展而需要小且功能多的半導體元件。
因此，已開發出其中具有不同功能的半導體封裝設置於彼此上的層疊式封裝類型的半導體封裝，以提供多功能半導體封裝。
實例性實施例提供一種具有高的電性可靠性的半導體封裝以及一種包括半導體封裝的層疊式封裝。
此外，實例性實施例提供一種半導體封裝以及一種包括半導體封裝的層疊式封裝，半導體封裝的下部重佈線層、連接結構及上部重佈線層被一起進行電性測試。
再此外，實例性實施例是有關於一種半導體封裝及一種包括半導體封裝的層疊式封裝，且更具體而言，是有關於一種扇出型半導體封裝及一種包括扇出型半導體封裝的層疊式封裝。
根據實例性實施例的態樣，一種半導體封裝包括重佈線層、半導體晶片、多個外部連接端子、以及多個電性路徑，重佈線層包括：多條導電線；多個導通孔，所述多個導通孔中的每一者連接至所述多條導電線中的至少一者；以及多個下部接墊，所述多個下部接墊中的每一者連接至所述多個導通孔中的一者，半導體晶片設置於重佈線層上，所述多個外部連接端子貼合至所述多個下部接墊，所述多個電性路徑被配置用於對所述多條導電線及所述多個導通孔進行測試，所述多個電性路徑中的每一者包括所述多條導電線中的至少一者及所述多個導通孔中的至少一者，其中所述多個電性路徑中的每一者連接至所述多個外部連接端子之中的至少四個外部連接測試端子。
根據實例性實施例的態樣，一種半導體封裝包括第一重佈線層，包括：多條第一導電線；多個第一導通孔，所述多個第一導通孔中的每一者連接至所述多條第一導電線中的至少一者；以及多個第一下部接墊，所述多個第一下部接墊中的每一者連接至所述多個第一導通孔中的一者；半導體晶片設置於第一重佈線層上；連接結構設置於第一重佈線層上且在水平方向上與半導體晶片間隔開；多個外部連接端子貼合至所述多個第一下部接墊；第二重佈線層設置於連接結構上，此第二重佈線層包括：多條第二導電線；多個第二導通孔，所述多個第二導通孔中的每一者連接至所述多條第二導電線中的至少一者；多個第二下部接墊，每個多個第二下部接墊連接至所述多個第二導通孔中的一者、多個第二上部接墊以及多個電性路徑，此多個電性路徑被配置用於：（i）對所述多個第一下部接墊、所述多條第一導電線及所述多個第一導通孔進行測試；或者（ii）對所述多個第二下部接墊、所述多條第二導電線及所述多個第二導通孔進行測試，其中所述多個電性路徑中的每一者包括所述多條第一導電線中的至少一者及所述多個第一導通孔中的至少一者，其中所述多個電性路徑中的每一者連接至所述多個外部連接端子之中的至少四個外部連接測試端子，且其中所述至少四個外部連接測試端子包括：至少兩個第一測試端子，被配置成輸入測試輸入訊號；以及至少兩個第二測試端子，被配置成輸出測試輸出訊號。
根據實例性實施例的態樣，一種層疊式封裝包括：第一半導體封裝；以及第二半導體封裝，其中第一半導體封裝包括第一重佈線層、第一半導體晶片、連接結構、多個外部連接端子、第二重佈線層。第一重佈線層包括：多條第一導電線；多個第一導通孔，所述多個第一導通孔中的每一者連接至所述多條第一導電線中的至少一者；以及多個第一下部接墊，所述多個第一下部接墊中的每一者連接至所述多個第一導通孔中的一者。第一半導體晶片設置於第一重佈線層上且包括晶片接墊。連接結構設置於第一重佈線層上且在水平方向上與第一半導體晶片間隔開，多個外部連接端子貼合至所述多個第一下部接墊。第二重佈線層設置於連接結構上，第二重佈線層包括：多條第二導電線；多個第二導通孔，所述多個第二導通孔中的每一者連接至所述多條第二導電線中的至少一者；多個第二下部接墊，所述多個第二下部接墊中的每一者連接至所述多個第二導通孔中的一者，以及多個第二上部接墊，其中第二半導體封裝設置於第一半導體封裝上。其中第二半導體封裝包括：第二半導體晶片；以及封裝連接端子，被配置成將第二半導體晶片電性連接至第二重佈線層；其中層疊式封裝更包括多個電性路徑，所述多個電性路徑被配置用於：（i）對所述多個第一下部接墊、所述多條第一導電線及所述多個第一導通孔進行測試；或者（ii）對所述多個第二下部接墊、所述多條第二導電線及所述多個第二導通孔進行測試，其中所述多個電性路徑中的每一者包括所述多條第一導電線中的至少一者；以及所述多個第一導通孔中的至少一者，其中所述多個電性路徑中的每一者連接至所述多個外部連接端子之中的至少四個外部連接測試端子，其中外部連接測試端子包括：至少兩個第一測試端子，被配置成輸入測試輸入訊號；以及至少兩個第二測試端子，被配置成輸出測試輸出訊號，其中外部連接測試端子設置於分別與第一重佈線層的多個頂點相鄰的多個第一區域中或者設置於與第一半導體晶片的中心相鄰的第二區域中，其中所述至少兩個第一測試端子藉由所述多條第一導電線中的最下部導電線電性連接至彼此，且其中所述至少兩個第二測試端子藉由所述多條第一導電線中的最下部導電線電性連接至彼此。
在下文中，將參照附圖闡述實例性實施例。在圖式中，相同的參考編號指代相同的元件，且不再對其予以贅述。
圖1是示出根據一或多個實例性實施例的半導體封裝1的剖視圖。在圖1中，箭頭EP指示半導體封裝1中的電性路徑（測試鏈）。電性路徑可為以下路徑：測試訊號在半導體封裝1內部沿著所述路徑進行傳送。
參照圖1，半導體封裝1可包括半導體晶片10、下部重佈線層100、延伸層160、連接結構162及上部重佈線層200。延伸層160可環繞半導體晶片10。半導體晶片10、延伸層160及連接結構162設置於下部重佈線層100上。另外，上部重佈線層200設置於半導體晶片10、延伸層160及連接結構162上。儘管圖1示出半導體封裝1包括一個半導體晶片10，但此為非限制性實例。在一或多個實例性實施例中，半導體封裝1可包括多個半導體晶片10。
半導體封裝1可為扇出型半導體封裝，在所述扇出型半導體封裝中，下部重佈線層100的水平寬度及水平面積分別大於半導體晶片10的覆蓋區的水平寬度及水平面積，且上部重佈線層200的水平寬度及水平面積分別大於半導體晶片10的覆蓋區的水平寬度及水平面積。舉例而言，當半導體封裝1包括一個半導體晶片10時，下部重佈線層100的水平寬度及水平面積可分別大於半導體晶片10的水平寬度及水平面積，且上部重佈線層200的水平寬度及水平面積可分別大於半導體晶片10的水平寬度及水平面積。在一或多個實例性實施例中，下部重佈線層100的水平寬度及水平面積可分別等於上部重佈線層200的水平寬度及水平面積。在一或多個實例性實施例中，下部重佈線層100的對應的側向表面、延伸層160的對應的側向表面及上部重佈線層200的對應的側向表面可彼此共面。
半導體晶片10可包括：半導體基板12，具有形成於半導體基板12的有效表面上的半導體元件14；以及多個晶片接墊16，設置於半導體基板12的有效表面上。在一或多個實例性實施例中，當半導體封裝1是層疊式封裝（package-on-package，PoP）的下部封裝時，半導體封裝1可被稱為第一半導體封裝及/或下部半導體封裝，半導體晶片10可被稱為第一半導體晶片及/或下部半導體晶片，半導體基板12可被稱為第一半導體基板及/或下部半導體基板，半導體元件14可被稱為第一半導體元件及/或下部半導體元件，且晶片接墊16可被稱為第一晶片接墊及/或下部晶片接墊。
半導體基板12可包含但並不限於例如半導體材料（例如矽（silicon，Si））。作為另外一種選擇，半導體基板12可包含但並不限於例如鍺（germanium，Ge）等半導體元素，或者可包含但並不限於例如碳化矽（silicon carbide，SiC）、砷化鎵（gallium arsenide，GaAs）、砷化銦（indium arsenide，InAs）或磷化銦（indium phosphide，InP）等化合物半導體。半導體基板12可包括摻雜有摻雜劑的導電區（例如井）。半導體基板12可具有各種元件隔離結構，例如淺溝渠隔離（shallow trench isolation，STI）結構。
包括多個各種類型的各別元件的半導體元件14可形成於半導體基板12的有效表面上。各別元件可包括但並不限於例如以下各種微電子元件：金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor，MOSFET），例如互補金屬絕緣體半導體（complementary metal-insulator-semiconductor，CMOS）電晶體；系統大規模積體（system large-scale-integration，LSI）元件；影像感測器，例如CMOS成像感測器（CMOS imaging sensor，CIS）；微機電系統（micro-electro-mechanical system，MEMS）；主動元件；被動元件；或者類似元件。各別元件可電性連接至半導體基板12的導電區。半導體元件14可包括所述各別元件中的至少兩者，或者可更包括將各別元件電性連接至半導體基板12的導電區的導電配線或導電插塞。另外，各別元件中的每一者可藉由絕緣層而與相鄰的各別元件電性隔離開。
半導體晶片10可為例如中央處理單元（central processing unit，CPU）晶片、圖形處理單元（graphics processing unit，GPU）晶片或應用處理器（application processor，AP）晶片。在一或多個實例性實施例中，當半導體封裝1包括多個半導體晶片10時，半導體晶片10中的一些半導體晶片10可為但並不限於例如動態隨機存取記憶體（dynamic random access memory，DRAM）晶片、靜態隨機存取記憶體（static random access memory，SRAM）晶片、快閃記憶體晶片、電性可抹除及可程式化唯讀記憶體（electrically erasable and programmable read-only memory，EEPROM）晶片、相變隨機存取記憶體（phase-change random access memory，PRAM）晶片、磁性隨機存取記憶體（magnetic random access memory，MRAM）晶片或電阻式隨機存取記憶體（resistive random access memory，RRAM）晶片。
半導體晶片10可藉由倒裝晶片方法安裝於下部重佈線層100上。即，半導體晶片10可安裝於下部重佈線層100上，使得半導體基板12的有效表面可面對下部重佈線層100。
半導體晶片10的電性連接至半導體元件14的晶片接墊16可電性連接至下部重佈線層100。可在晶片接墊16與多個第一上部接墊124中的一些第一上部接墊124之間設置多個晶片連接端子18，以將半導體晶片10電性連接至多個第一重佈線圖案120。舉例而言，晶片連接端子18可為但並不限於焊料球或凸塊。
下部重佈線層100亦可被稱為下部配線結構、第一配線結構及/或第一重佈線層。上部重佈線層200可被稱為上部配線結構、第二配線結構及/或第二重佈線層。
下部重佈線層100可設置於半導體晶片10、延伸層160及連接結構162下面，且下部重佈線層100可將半導體晶片10的晶片接墊16重佈線至外部區。舉例而言，下部重佈線層100可包括第一重佈線絕緣層110及第一重佈線圖案120。
第一重佈線絕緣層110可包含絕緣材料，例如光可成像介電（photo-imageable dielectric，PID）樹脂，且可更包含感光性聚醯亞胺及/或無機填料。根據第一重佈線圖案120的多層式結構，第一重佈線絕緣層110可具有多層式結構。然而，為易於進行例示，圖1A示出其中第一重佈線絕緣層110具有三層式結構的一或多個實例性實施例。當第一重佈線絕緣層110具有多層式結構時，第一重佈線絕緣層110可包含單一材料或不同材料。
第一重佈線圖案120可在半導體封裝1中傳送電性訊號及/或傳遞熱量。第一重佈線圖案120可包括多個第一下部接墊122、第一上部接墊124、多個第一重佈線走線圖案126及多個第一導通孔128。舉例而言，第一重佈線圖案120可包含但並不限於例如銅（copper，Cu）、鋁（aluminum，Al）、鎢（tungsten，W）、鈦（titanium，Ti）、鉭（tantalum，Ta）、銦（indium，In）、鉬（molybdenum，Mo）、錳（manganese，Mn）、鈷（cobalt，Co）、錫（tin，Sn）、鎳（nickel，Ni）、鎂（magnesium，Mg）、錸（rhenium，Re）、鈹（beryllium，Be）、鎵（gallium，Ga）或釕（ruthenium，Ru）等金屬或者其合金。然而，第一重佈線圖案120並不限於上述一或多個實例性實施例。
第一下部接墊122可設置於下部重佈線層100的下部部分中且可將下部重佈線層100電性連接至外部連接端子150。第一下部接墊122的下表面可與外部連接端子150直接接觸，且第一下部接墊122的上表面可與第一導通孔128的下表面直接接觸。
根據一或多個實例性實施例，元件的下表面可指元件的在垂直方向（Z方向）上最靠近外部連接端子150中的一者的表面，且元件的上表面可指元件的與元件的下表面相對的表面。
第一上部接墊124可設置於下部重佈線層100的上部部分中且可將下部重佈線層100電性連接至半導體晶片10及/或連接結構162。第一上部接墊124的下表面可與第一導通孔128中的一些第一導通孔128的上表面直接接觸，且第一上部接墊124的上表面可分別與晶片接墊16的下表面及/或連接結構162的下表面直接接觸。
感光性絕緣材料可經受曝光製程及顯影製程，以形成第一重佈線走線圖案126及第一導通孔128。在一或多個實例性實施例中，第一重佈線圖案120可藉由在包含鈦、氮化鈦及/或鈦鎢的晶種層上沈積金屬或金屬合金來形成。
第一重佈線走線圖案126可設置於第一重佈線絕緣層110的上表面及下表面中的至少一者上。第一導通孔128可穿透至少一個第一重佈線絕緣層110且可分別與第一重佈線走線圖案126中的一些第一重佈線走線圖案126接觸。在一或多個實例性實施例中，第一重佈線走線圖案126中的至少一些第一重佈線走線圖案126可分別與第一導通孔128中的一些第一導通孔128形成一體（one piece）。舉例而言，第一重佈線走線圖案126可與第一導通孔128形成一體，第一導通孔128與第一重佈線走線圖案126的上表面接觸。
包括第一重佈線走線圖案126及第一導通孔128的第一重佈線圖案120可藉由鍍覆方法形成。舉例而言，第一重佈線圖案120可藉由例如浸鍍、無電鍍覆或電鍍等鍍覆方法形成。
第一導通孔128可在半導體封裝1中傳送電性訊號及/或傳遞熱量。第一導通孔128可包含但並不限於例如鉬（Mo）、錳（Mn）、鈷（Co）、錫（Sn）、鎳（Ni）、鎂（Mg）、錸（Re）、鈹（Be）、鎵（Ga）或釕（Ru）等金屬或者其合金。然而，第一導通孔128並不限於上述一或多個實例性實施例。感光性絕緣材料可經受曝光製程及顯影製程以形成第一導通孔128。
在一或多個實例性實施例中，第一導通孔128可具有以在向下方向上減小的水平寬度延伸的錐形形狀。即，第一導通孔128中的每一者的水平寬度可在遠離半導體晶片10的垂直方向（負Z方向）上減小。
在第一下部接墊122的下表面上可形成有外部連接接墊，且在外部連接接墊上可設置有外部連接端子150。外部連接端子150可藉由下部重佈線層100的第一重佈線圖案120電性連接至半導體晶片10。外部連接端子150可將半導體封裝1連接至電子元件的上面安裝有半導體封裝1的主板。外部連接端子150可為焊料球，焊料球包含導電材料，例如金屬材料，包括但並不限於選自錫（Sn）、銀（Ag）、銅（Cu）及鋁（Al）的至少一者。
外部連接端子150可包括：第一外部連接端子152，可藉由第一外部連接端子152施加測試輸入訊號；以及第二外部連接端子154，可藉由第二外部連接端子154輸出測試輸出訊號。第一外部連接端子152與第二外部連接端子154可被統稱為測試端子。舉例而言，當之後將半導體封裝1連接至系統板時，可將接地訊號施加至測試端子或者可不將接地訊號電性連接至除測試端子之外的任何外部連接端子150。即，測試端子可為虛設外部連接端子。第一外部連接端子152可為第一測試端子，且第二外部連接端子154可為第二測試端子。
一個電性路徑可包括二或更多個第一外部連接端子152及二或更多個第二外部連接端子154。包括於一個電性路徑中的多個第一外部連接端子152與多個第二外部連接端子154可彼此相鄰地設置。
所述多個第一外部連接端子152中的每一者可僅連接至電流計及電壓計中的一者。另外，所述多個第二外部連接端子154中的每一者可僅連接至電流計及電壓計中的一者。可在最下部第一重佈線走線圖案126處將被施加至所述多個第一外部連接端子152的測試輸入訊號電性連接至彼此。另外，可在最下部第一重佈線走線圖案126處將藉由所述多個第二外部連接端子154輸出的測試輸出訊號彼此電性分隔開。
如圖1中所示，外部連接端子150可設置於與半導體晶片10的下表面對應的部分、以及在第一水平方向（X方向）及第二水平方向（Y方向）上自半導體晶片10的下表面向外延伸的部分上。因此，下部重佈線層100可具有將外部連接接墊重佈線至較半導體晶片10的下表面寬的部分的功能。
下部重佈線層100可更包括設置於下部重佈線層100的上表面上的第一上部阻焊劑層132。第一上部阻焊劑層132可覆蓋所述至少一個第一重佈線絕緣層110的上表面且可暴露出第一上部接墊124。在一或多個實例性實施例中，可藉由以下方法來形成第一上部阻焊劑層132：利用絲網印刷法或噴墨印刷法將阻焊絕緣墨（solder mask insulating ink）施加至所述至少一個第一重佈線絕緣層110的上表面及下表面，且然後利用熱量、紫外（ultraviolet，UV）光或紅外（infrared，IR）光對阻焊絕緣墨進行固化。在一或多個其他實例性實施例中，藉由包括以下步驟的操作來形成第一上部阻焊劑層132：利用絲網印刷法或噴塗法將感光性阻焊劑完全施加至所述至少一個第一重佈線絕緣層110的上表面，或者藉由層壓法（laminating method）對膜型阻焊劑材料進行結合；藉由曝光製程及顯影製程移除不必要的一些部分；以及然後利用熱量、UV或IR對感光性阻焊劑或膜型阻焊劑材料進行固化。
延伸層160可包括：連接結構162；以及填料構件164，環繞連接結構162及半導體晶片10。連接結構162可在任何水平方向（例如，X方向及/或Y方向）上與半導體晶片10分開且可圍繞半導體晶片10設置。連接結構162可穿透填料構件164以將下部重佈線層100電性連接至上部重佈線層200。連接結構162中的每一者的上端部及下端部可分別連接至上部重佈線層200的多個第二導通孔228中的一者及下部重佈線層100的第一上部接墊124中的一者且與上部重佈線層200的多個第二導通孔228中的一者及下部重佈線層100的第一上部接墊124中的一者接觸。
連接結構162中的每一者可包括模具穿孔（through-mold via，TMV）、導電焊料、導電柱或至少一個導電凸塊。在一或多個實例性實施例中，連接結構162中的每一者可藉由以下方法而形成：將貼合至下部重佈線層100的第一上部接墊124中的一者的下部部分與貼合至上部重佈線層200的第二導通孔228中的一者的上部部分焊接至彼此，使得下部部分與上部部分可藉由熱量而回流且形成一個本體。填料構件164可包含但並不限於例如環氧模具化合物（epoxy mold compound，EMC）。
上部重佈線層200可包括第二重佈線絕緣層210及第二重佈線圖案220。另外，第二重佈線圖案220中的每一者可包括第二上部接墊222中的一者、第二重佈線走線圖案226中的一者及第二導通孔228中的一者。第二重佈線絕緣層210、第二重佈線走線圖案226及第二導通孔228分別類似於第一重佈線絕緣層110、第一重佈線走線圖案126及第一導通孔128，且因此不再對其予以贅述。
第二上部接墊222可包括連接至連接結構162的第一連接接墊222-1。第一連接接墊222-1可藉由將多個第二上部接墊222連接至彼此而形成。儘管圖1示出其中第一連接接墊222-1在第一水平方向（X方向）上延伸的一或多個實例性實施例，但第一連接接墊222-1可在任何水平方向（例如，X方向及/或Y方向）上延伸。
上部重佈線層200可更包括設置於上部重佈線層200的上表面上的第二上部阻焊劑層232。第二上部阻焊劑層232可實質上類似於第一上部阻焊劑層132。
測試單元190可對下部重佈線層100、連接結構162及上部重佈線層200的電性特性進行測試。測試單元190可包括第一尖端192、第二尖端194及測試探針頭196。第一尖端192可電性連接至第一外部連接端子152，以將測試單元190的測試輸入訊號施加至第一外部連接端子152。第二尖端194可電性連接至第二外部連接端子154，以將測試輸出訊號傳送至測試單元190。測試探針頭196可將測試輸入訊號施加至第一尖端192。測試探針頭196可自第二尖端194接收測試輸出訊號。
測試單元190可實行測試製程來對電性路徑的電性參數進行量測。舉例而言，測試單元190可包括電流計及/或電壓計。電性路徑可包括但並不限於第一外部連接端子152、第一重佈線圖案120、連接結構162及第二重佈線圖案220。電性路徑可包括但並不限於第一外部連接端子152、第一重佈線走線圖案126、第一導通孔128、連接結構162、第二上部接墊222、第二重佈線走線圖案226、第二導通孔228及第二外部連接端子154。測試單元190可對下部重佈線層100、連接結構162及上部重佈線層200中的每一者的電性參數進行量測。
一個第一外部連接端子與一個第二外部連接端子可設置於一個電性路徑中，且因此電性參數測試靈敏度相對低。另外，半導體封裝可不提供用於一起對下部重佈線層、連接結構及上部重佈線層全部進行測試的電性路徑。
然而，在一或多個實例性實施例的半導體封裝1中，多個第一外部連接端子152與多個第二外部連接端子154設置於一個電性路徑中，且因此電性參數測試靈敏度可能較高。另外，一或多個實例性實施例的半導體封裝1可包括第一連接接墊222-1，且因此可提供用於對下部重佈線層100、連接結構162及上部重佈線層200中的全部進行測試的電性路徑。
圖2A及圖2B是示出根據一或多個實例性實施例的半導體封裝1a及1b的剖視圖。在圖2A及圖2B中，箭頭EP2a及EP2b分別指半導體封裝1a及1b內部的電性路徑。
圖2A中的半導體封裝1a可包括下部重佈線層100、延伸層160、連接結構162及上部重佈線層200a。圖2A中所示的半導體封裝1a的下部重佈線層100、延伸層160及連接結構162實質上類似於圖1中所示的半導體封裝1的下部重佈線層100、延伸層160及連接結構162，且因此下文闡述上部重佈線層200a。
參照圖2A中所示的一或多個實例性實施例，上部重佈線層200a包括第二上部接墊222a、第二重佈線走線圖案226及第二導通孔228。第二上部接墊222a可包括第一連接接墊222-1a。儘管圖2A示出其中第一連接接墊222-1a在第一水平方向（X方向）上延伸的一或多個實例性實施例，但第一連接接墊222-1a可在任何水平方向（例如，X方向及/或Y方向）上延伸。
多個第一外部連接端子152與多個第二外部連接端子154可在第一連接接墊222-1a的延伸方向上彼此遠離地設置。即，在平面圖中，測試端子可在半導體封裝1a的相對的側上在水平方向（例如，X方向及/或Y方向）中的任一方向上彼此分開設置。
根據如圖2B中所示的一或多個實例性實施例的半導體封裝1b可包括下部重佈線層100a、延伸層160、連接結構162及上部重佈線層200b。圖2B中所示的半導體封裝1b的延伸層160及連接結構162實質上類似於根據圖1中所示的一或多個實例性實施例的半導體封裝1的延伸層160及連接結構162，且因此下文闡述下部重佈線層100a及上部重佈線層200b。
參照如圖2B中所示的一或多個實例性實施例，下部重佈線層100a可包括第一重佈線絕緣層110、第一下部接墊122、第一上部接墊124a、第一重佈線走線圖案126及第一導通孔128。第一上部接墊124a可包括第二連接接墊124-1，其中第一上部接墊124a中的一些第一上部接墊124a在實體上連接至彼此及電性連接至彼此。第二連接接墊124-1可設置於與第一上部接墊124a中的其他第一上部接墊124a相同的垂直水準處。儘管圖2B示出其中第二連接接墊124-1在第一水平方向（X方向）上延伸的一或多個實例性實施例，但第二連接接墊124-1可在任何水平方向（例如，X方向及/或Y方向）上延伸。
第二連接接墊124-1可不電性連接至半導體晶片10。即，第二連接接墊124-1可不電性連接至半導體晶片10的晶片接墊16。
測試單元190可實行測試製程以對電性路徑的電性參數進行量測。電性路徑可包括第一外部連接端子152、第一下部接墊122、第一重佈線走線圖案126、第一導通孔128及第二連接接墊124-1。測試單元190可對下部重佈線層100a的電性參數進行量測。
第一外部連接端子152與第二外部連接端子154可彼此相鄰地設置。另外，上部重佈線層200b的第二上部接墊222b可不包括形成電性路徑的第一連接接墊（參照根據圖1中所示的一或多個實例性實施例的第一連接接墊122-1）。
圖3A、圖3B及圖3C是示出根據一或多個實例性實施例的外部連接端子的佈置的佈局圖。
參照圖1、圖2A、圖2B、圖3A及圖3C，在下部重佈線層100的下表面上可設置有多個外部連接端子150及多個被動元件180。被動元件180可包括高電壓電晶體及/或低電壓電晶體、電阻器及/或電容器。
根據如圖3A中所示的一或多個實例性實施例，下部重佈線層100可包括與下部重佈線層100的頂點相鄰的多個第一區域A1，且根據圖3B中所示的一或多個實例性實施例，可包括與下部重佈線層100的中心相鄰的第二區域A2。根據一或多個實例性實施例，第二區域A2可為與半導體晶片10的中心相鄰的區域。
在第一區域A1中的任一者中可設置有包括於一個電性路徑中的多個第一外部連接端子152與多個第二外部連接端子154。當在第一區域A1中設置有多個第一外部連接端子152及多個第二外部連接端子154時，可對下部重佈線層100、連接結構162及上部重佈線層200的電性參數進行量測。當包括於一個電性路徑中的多個第一外部連接端子152與多個第二外部連接端子154設置於相同的第一區域A1中時，可對根據如圖1中所示的一或多個實例性實施例的半導體封裝1的下部重佈線層100、連接結構162及上部重佈線層200的電性參數進行量測。
在一或多個實例性實施例中，在不同的第一區域A1中可設置有包括於一個電性路徑中的多個第一外部連接端子152與多個第二外部連接端子154。當包括於一個電性路徑中的多個第一外部連接端子152與多個第二外部連接端子154設置於不同的第一區域A1中時，可對根據如圖2A中所示的一或多個實例性實施例的半導體封裝1a的下部重佈線層100、連接結構162及上部重佈線層200a的電性參數進行量測。
在一或多個實例性實施例中，在第二區域A2中可設置有包括於一個電性路徑中的多個第一外部連接端子152與多個第二外部連接端子154。當多個第一外部連接端子152與多個第二外部連接端子154設置於第二區域A2中時，可對根據如圖2B中所示的一或多個實例性實施例的下部重佈線層100a的電性參數進行量測。
圖4是示出根據一或多個實例性實施例的半導體封裝2的剖視圖。
參照圖4，半導體封裝2可包括下部重佈線層100b、連接結構162及上部重佈線層200c。
半導體封裝2可包括分別設置於下部重佈線層100b的上表面及下表面上的第一上部阻焊劑層132及第一下部阻焊劑層134。另外，半導體封裝2可包括分別設置於上部重佈線層200c的上表面及下表面上的第二上部阻焊劑層232及第二下部阻焊劑層234。
第一上部阻焊劑層132可環繞並保護第一上部接墊124，且第一下部阻焊劑層134可環繞並保護第一下部接墊122。第一上部阻焊劑層132與第一下部阻焊劑層134可形成第一阻焊劑層130。
第二上部阻焊劑層232可環繞並保護第二上部接墊222，且第二下部阻焊劑層234可環繞並保護第二下部接墊224。第二上部阻焊劑層232與第二下部阻焊劑層234可形成第二阻焊劑層230。
另外，在半導體晶片10與下部重佈線層100之間可設置有底部填充膠層50以環繞晶片連接端子18。底部填充膠層50可包含但並不限於例如環氧樹脂，且可藉由毛細底部填充方法形成。在一或多個實例性實施例中，底部填充膠層50可覆蓋半導體晶片10的側向表面的至少一部分。
舉例而言，連接結構162中的每一者可包含導電焊料。另外，上部重佈線層200c可包括第二上部接墊222、第二下部接墊224、第二重佈線走線圖案226及第二導通孔228。
第二下部接墊224的上表面可與第二導通孔228中的一些第二導通孔228的下表面接觸，且第二下部接墊224的下表面可與連接結構162中的一些連接結構162的上表面接觸。
圖5是示出根據一或多個實例性實施例的半導體封裝3的剖視圖。
參照圖5，半導體封裝3可包括下部重佈線層100c、連接結構162及上部重佈線層200d。
下部重佈線層100c可包括多個第一下部接墊122、多個第一重佈線走線圖案126及多個第一導通孔128。
舉例而言，連接結構162中的每一者可為嵌入式跡線基板（embedded trace substrate，ETS）的銅箔。儘管圖5示出其中連接結構162中的每一者具有三個層的一或多個實例性實施例，但一或多個實例性實施例並不限於此。根據一或多個實例性實施例，可使用具有一個層、兩個層、四個層或更多層的ETS。
當選擇ETS的銅箔作為連接結構162時，半導體封裝3可另外包括模製層170。上部重佈線層200d可形成於模製層170的上表面上。上部重佈線層200d可包括用於與ETS的銅箔電性連接的多層式銅配線。上部重佈線層200d可包括第二上部接墊222及第二導通孔228。
半導體晶片10的晶片接墊16及連接結構162可連接至下部重佈線層100c的一些部分同時與下部重佈線層100c的所述一些部分直接接觸。舉例而言，半導體晶片10的晶片接墊16及連接結構162可藉由與第一導通孔128中的一些第一導通孔128之間的直接接觸而連接至第一導通孔128中的一些第一導通孔128。
圖6是示出根據一或多個實例性實施例的半導體封裝4的剖視圖。
參照圖6，半導體封裝4可包括下部重佈線層100c、連接結構162及上部重佈線層200。
下部重佈線層100c可包括多個第一下部接墊122、多個第一重佈線走線圖案126及多個第一導通孔128。
半導體晶片10的晶片接墊16及連接結構162可連接至下部重佈線層100c的一些部分同時與下部重佈線層100c的所述一些部分直接接觸。舉例而言，半導體晶片10的晶片接墊16及連接結構162可藉由與第一導通孔128中的一些第一導通孔128之間的直接接觸而連接至第一導通孔128中的一些第一導通孔128。
圖7、圖8、圖9、圖10及圖11是示出根據一或多個實例性實施例的具有半導體封裝的層疊式封裝1000、1000a、1000b、1000c及1000d的剖視圖。
參照圖7，層疊式封裝1000包括設置於第一半導體封裝1上的第二半導體封裝400。第一半導體封裝1可為下部半導體封裝，且第二半導體封裝400可為上部半導體封裝。參照圖7中所示的一或多個實例性實施例闡述的第一半導體封裝1、第一半導體晶片10、第一半導體基板12、第一半導體元件14、第一晶片接墊16及第一晶片連接端子18實質上類似於參照圖1中所示的一或多個實例性實施例闡述的半導體封裝1、半導體晶片10、半導體基板12、半導體元件14、晶片接墊16及晶片連接端子18，且因此不再對其予以贅述。
第二半導體封裝400可包括至少一個第二半導體晶片40。第二半導體封裝400可藉由與第一半導體封裝1的多個第二上部接墊222貼合的多個封裝連接端子550而電性連接至第一半導體封裝1，所述多個第二上部接墊222被暴露而未被第二上部阻焊劑層232覆蓋。另外，封裝連接端子550可藉由與第一連接接墊222-1直接接觸而電性連接至第一連接接墊222-1。
所述至少一個第二半導體晶片40可包括：第二半導體基板42，具有形成於第二半導體基板42的有效表面上的第二半導體元件44；以及多個第二晶片接墊46，設置於第二半導體基板42的有效表面上。根據圖7中所示的所述一或多個實例性實施例的第二半導體基板42、第二半導體元件44及第二晶片接墊46實質上類似於參照圖1中所示的所述一或多個實例性實施例闡述的半導體基板12、半導體元件14及晶片接墊16，且因此不再對其予以贅述。
所述至少一個第二半導體晶片40可為記憶體半導體晶片。所述至少一個第二半導體晶片40可為但並不限於例如DRAM晶片、SRAM晶片、快閃記憶體晶片、EEPROM晶片、PRAM晶片、MRAM晶片或RRAM晶片。
儘管圖7示出其中第二半導體封裝400的所述至少一個第二半導體晶片40藉由倒裝晶片方法而安裝於封裝基礎基板500上的一或多個實例性實施例，但此為非限制性實例。層疊式封裝1000可包括任何類型的半導體封裝作為上部半導體封裝，只要半導體封裝包括至少一個第二半導體晶片40且封裝連接端子550可貼合至半導體封裝的下側以與第一半導體封裝1電性連接。
封裝基礎基板500可包括基礎板層510及設置於基礎板層510的上表面及下表面上的多個板接墊520。板接墊520可包括設置於基礎板層510的上表面上的多個上部板接墊522及設置於基礎板層510的下表面上的多個下部板接墊524。在一或多個實例性實施例中，封裝基礎基板500可為印刷電路板。舉例而言，封裝基礎基板500可為多層式印刷電路板。基礎板層510可包含但並不限於選自酚醛樹脂、環氧樹脂及聚醯亞胺的至少一種材料。
在基礎板層510的上表面及下表面上可形成有包括板接墊520的板阻焊劑層530。板阻焊劑層530可包括：上部板阻焊劑層532，覆蓋基礎板層510的上表面且包括上部板接墊522；以及下部板阻焊劑層534，覆蓋基礎板層510的下表面且包括下部板接墊524。
封裝基礎基板500可包括板配線540，板配線540將上部板接墊522與下部板接墊524電性連接至彼此。板配線540可包括板配線走線及板配線通孔。板配線540可包含但並不限於鎳、不銹鋼或鈹銅。在一或多個實例性實施例中，板配線540可設置於基礎板層510的上表面與上部板阻焊劑層532之間及/或基礎板層510的下表面與下部板阻焊劑層534之間。
上部板接墊522可電性連接至第二半導體晶片40。舉例而言，可在第二半導體晶片40的第二晶片接墊46與封裝基礎基板500的上部板接墊522之間設置多個第二晶片連接端子48，以將第二半導體晶片40與封裝基礎基板500電性連接至彼此。在一或多個實例性實施例中，可在第二半導體晶片40與封裝基礎基板500之間設置環繞第二晶片連接端子48的第二底部填充膠層450。舉例而言，第二底部填充膠層450可包含但並不限於環氧樹脂且可藉由毛細底部填充方法形成。在一或多個實例性實施例中，第二底部填充膠層450可為非導電膜。
可在封裝基礎基板500上設置環繞第二半導體晶片40的上部模製層490。上部模製層490可包含但並不限於例如環氧模具化合物（EMC）。在一或多個實例性實施例中，上部模製層490可覆蓋第二半導體晶片40的非有效表面。在一或多個其他實例性實施例中，上部模製層490可覆蓋第二半導體晶片40的側向表面，但可不覆蓋第二半導體晶片40的非有效表面，且可將散熱構件貼合至第二半導體晶片40的非有效表面。
參照圖8中所示的一或多個實例性實施例，層疊式封裝1000a包括設置於第一半導體封裝2上的第二半導體封裝400。第一半導體封裝2可為下部半導體封裝，且第二半導體封裝400可為上部半導體封裝。第一半導體封裝2可實質上類似於參照圖4中所示的一或多個實例性實施例闡述的半導體封裝2，且第二半導體封裝400可實質上類似於參照圖7中所示的一或多個實例性實施例闡述的第二半導體封裝400。因此，不再對其予以贅述。
參照圖9中所示的一或多個實例性實施例，層疊式封裝1000b包括設置於第一半導體封裝3上的第二半導體封裝400。第一半導體封裝3可為下部半導體封裝，且第二半導體封裝400可為上部半導體封裝。第一半導體封裝3可實質上類似於參照圖5中所示的一或多個實例性實施例闡述的半導體封裝3，且第二半導體封裝400可實質上類似於參照圖7中所示的一或多個實例性實施例闡述的第二半導體封裝400。因此，不再對其予以贅述。
參照圖10中所示的一或多個實例性實施例，層疊式封裝1000c包括設置於第一半導體封裝4上的第二半導體封裝400。第一半導體封裝4可為下部半導體封裝，且第二半導體封裝400可為上部半導體封裝。第一半導體封裝4可實質上類似於參照圖6中所示的一或多個實例性實施例闡述的半導體封裝4，且第二半導體封裝400可實質上類似於參照圖7中所示的一或多個實例性實施例闡述的第二半導體封裝400。因此，不再對其予以贅述。
參照圖11中所示的一或多個實例性實施例，層疊式封裝1000d包括設置於第一半導體封裝5上的第二半導體封裝400。第一半導體封裝5可為下部半導體封裝，且第二半導體封裝400可為上部半導體封裝。第一半導體封裝5可實質上類似於參照圖2B中所示的一或多個實例性實施例闡述的半導體封裝1b，且第二半導體封裝400可實質上類似於參照圖7中所示的一或多個實例性實施例闡述的第二半導體封裝400。因此，不再對其予以贅述。另外，可藉由多個封裝連接端子550與第二上部接墊222b之間的直接接觸而將所述多個封裝連接端子550電性連接至第二上部接墊222b。
儘管已具體示出及闡述一或多個實例性實施例，但應理解，可在不背離所附申請專利範圍的精神及範圍的條件下在本文中作出形式及細節上的各種改變。
1、2、3、4:半導體封裝/第一半導體封裝 1a、1b:半導體封裝 5:第一半導體封裝 10:半導體晶片/第一半導體晶片 12:半導體基板/第一半導體基板 14:半導體元件/第一半導體元件 16:晶片接墊/第一晶片接墊 18:晶片連接端子 40:第二半導體晶片 42:第二半導體基板 44:第二半導體元件 46:第二晶片接墊 48:第二晶片連接端子 50:底部填充膠層 100、100a、100b、100c:下部重佈線層 110:第一重佈線絕緣層 120:第一重佈線圖案 122:第一下部接墊 124、124a:第一上部接墊 124-1:第二連接接墊 126:第一重佈線走線圖案 128:第一導通孔 130:第一阻焊劑層 132:第一上部阻焊劑層 134:第一下部阻焊劑層 150:外部連接端子 152:第一外部連接端子 154:第二外部連接端子 160:延伸層 162:連接結構 164:填料構件 170:模製層 180:被動元件 190:測試單元 192:第一尖端 194:第二尖端 196:測試探針頭 200、200a、200b、200c、200d:上部重佈線層 210:第二重佈線絕緣層 220:第二重佈線圖案 222、222a、222b:第二上部接墊 222-1、222-1a:第一連接接墊 224:第二下部接墊 226:第二重佈線走線圖案 228:第二導通孔 230:第二阻焊劑層 232:第二上部阻焊劑層 234:第二下部阻焊劑層 400:第二半導體封裝 450:第二底部填充膠層 490:上部模製層 500:封裝基礎基板 510:基礎板層 520:板接墊 522:上部板接墊 524:下部板接墊 530:板阻焊劑層 532:上部板阻焊劑層 534:下部板阻焊劑層 540:板配線 550:封裝連接端子 1000、1000a、1000b、1000c、1000d:層疊式封裝 A1:第一區域 A2:第二區域 EP、EP2a、EP2b:箭頭 X、Y、Z:方向
根據結合附圖對實例性實施例的以下詳細說明，將更清楚地理解上述及/或其他態樣，在附圖中： 圖1是示出根據一或多個實例性實施例的半導體封裝的剖視圖。 圖2A及圖2B是示出根據一或多個實例性實施例的半導體封裝的剖視圖。 圖3A、圖3B及圖3C是示出根據一或多個實例性實施例的外部連接端子的佈置的佈局圖。 圖4是示出根據一或多個實例性實施例的半導體封裝的剖視圖。 圖5是示出根據一或多個實例性實施例的半導體封裝的剖視圖。 圖6是示出根據一或多個實例性實施例的半導體封裝的剖視圖。 圖7是示出根據一或多個實例性實施例的具有半導體封裝的層疊式封裝的剖視圖。 圖8是示出根據一或多個實例性實施例的具有半導體封裝的層疊式封裝的剖視圖。 圖9是示出根據一或多個實例性實施例的具有半導體封裝的層疊式封裝的剖視圖。 圖10是示出根據一或多個實例性實施例的具有半導體封裝的層疊式封裝的剖視圖。 圖11是示出根據一或多個實例性實施例的具有半導體封裝的層疊式封裝的剖視圖。
1:半導體封裝/第一半導體封裝
10:半導體晶片/第一半導體晶片
12:半導體基板/第一半導體基板
14:半導體元件/第一半導體元件
16:晶片接墊/第一晶片接墊
18:晶片連接端子
100:下部重佈線層
110:第一重佈線絕緣層
120:第一重佈線圖案
122:第一下部接墊
124:第一上部接墊
126:第一重佈線走線圖案
128:第一導通孔
132:第一上部阻焊劑層
150:外部連接端子
152:第一外部連接端子
154:第二外部連接端子
160:延伸層
162:連接結構
164:填料構件
190:測試單元
192:第一尖端
194:第二尖端
196:測試探針頭
200:上部重佈線層
210:第二重佈線絕緣層
220:第二重佈線圖案
222:第二上部接墊
222-1:第一連接接墊
226:第二重佈線走線圖案
228:第二導通孔
232:第二上部阻焊劑層
EP:箭頭
X、Y、Z:方向

Claims (20)

  1. 一種半導體封裝，包括： 重佈線層，包括： 多條導電線； 多個導通孔，所述多個導通孔中的每一者連接至所述多條導電線中的至少一者；以及 多個下部接墊，所述多個下部接墊中的每一者連接至所述多個導通孔中的一者； 半導體晶片，設置於所述重佈線層上； 多個外部連接端子，貼合至所述多個下部接墊；以及 多個電性路徑，被配置用於對所述多條導電線及所述多個導通孔進行測試，所述多個電性路徑中的每一者包括所述多條導電線中的至少一者及所述多個導通孔中的至少一者，且 其中所述多個電性路徑中的每一者連接至所述多個外部連接端子之中的至少四個外部連接測試端子。
  2. 如請求項1所述的半導體封裝，其中所述外部連接測試端子包括： 至少兩個第一測試端子，被配置成輸入測試輸入訊號；以及 至少兩個第二測試端子，被配置成輸出測試輸出訊號。
  3. 如請求項2所述的半導體封裝，其中所述至少兩個第一測試端子藉由所述多條導電線中的最下部導電線電性連接至彼此，且 其中所述至少兩個第二測試端子藉由所述多條導電線中的最下部導電線電性連接至彼此。
  4. 如請求項1所述的半導體封裝，其中所述外部連接測試端子中的每一者是虛設外部連接端子。
  5. 如請求項1所述的半導體封裝，其中所述外部連接測試端子設置於多個第一區域中，且 其中所述多個第一區域中的每一者相鄰於所述重佈線層的多個頂點中的一者。
  6. 如請求項1所述的半導體封裝，其中所述外部連接測試端子設置於與所述重佈線層的中心相鄰的第二區域中。
  7. 一種半導體封裝，包括： 第一重佈線層，包括： 多條第一導電線； 多個第一導通孔，所述多個第一導通孔中的每一者連接至所述多條第一導電線中的至少一者；以及 多個第一下部接墊，所述多個第一下部接墊中的每一者連接至所述多個第一導通孔中的一者； 半導體晶片，設置於所述第一重佈線層上； 連接結構，設置於所述第一重佈線層上且在水平方向上與所述半導體晶片間隔開； 多個外部連接端子，貼合至所述多個第一下部接墊； 第二重佈線層，設置於所述連接結構上，所述第二重佈線層包括： 多條第二導電線； 多個第二導通孔，所述多個第二導通孔中的每一者連接至所述多條第二導電線中的至少一者； 多個第二下部接墊，所述多個第二下部接墊中的每一者連接至所述多個第二導通孔中的一者， 多個第二上部接墊；以及 多個電性路徑，被配置用於：（i）對所述多個第一下部接墊、所述多條第一導電線及所述多個第一導通孔進行測試；或者（ii）對所述多個第二下部接墊、所述多條第二導電線及所述多個第二導通孔進行測試， 其中所述多個電性路徑中的每一者包括所述多條第一導電線中的至少一者及所述多個第一導通孔中的至少一者， 其中所述多個電性路徑中的每一者連接至所述多個外部連接端子之中的至少四個外部連接測試端子，且 其中所述至少四個外部連接測試端子包括： 至少兩個第一測試端子，被配置成輸入測試輸入訊號；以及 至少兩個第二測試端子，被配置成輸出測試輸出訊號。
  8. 如請求項7所述的半導體封裝，其中所述多個電性路徑不電性連接至除所述外部連接測試端子之外的外部連接端子。
  9. 如請求項7所述的半導體封裝，其中所述半導體封裝被配置成藉由以下部件將所述測試輸入訊號輸出至所述至少兩個第二測試端子： 所述多個第一下部接墊、所述多條第一導電線及所述多個第一導通孔； 所述連接結構；以及 所述多個第二下部接墊、所述多條第二導電線及所述多個第二導通孔。
  10. 如請求項7所述的半導體封裝，其中所述半導體封裝被配置成藉由所述多個第一下部接墊、所述多條第一導電線及所述多個第一導通孔將所述測試輸入訊號輸出至所述至少兩個第二測試端子。
  11. 如請求項7所述的半導體封裝，其中所述外部連接測試端子設置於分別與所述第一重佈線層的多個頂點相鄰的多個第一區域中或者設置於與所述半導體晶片的中心相鄰的第二區域中。
  12. 如請求項11所述的半導體封裝，其中電性連接至彼此的所述至少兩個第一測試端子與所述至少兩個第二測試端子設置於所述多個第一區域中的一者中。
  13. 如請求項7所述的半導體封裝，其中所述多個第二上部接墊中的至少一者電性連接至所述連接結構中的至少兩者。
  14. 一種層疊式封裝，包括： 第一半導體封裝；以及 第二半導體封裝， 其中所述第一半導體封裝包括： 第一重佈線層，包括： 多條第一導電線； 多個第一導通孔，所述多個第一導通孔中的每一者連接至所述多條第一導電線中的至少一者；以及 多個第一下部接墊，所述多個第一下部接墊中的每一者連接至所述多個第一導通孔中的一者； 第一半導體晶片，設置於所述第一重佈線層上且包括晶片接墊； 連接結構，設置於所述第一重佈線層上且在水平方向上與所述第一半導體晶片間隔開； 多個外部連接端子，貼合至所述多個第一下部接墊； 第二重佈線層，設置於所述連接結構上，所述第二重佈線層包括： 多條第二導電線； 多個第二導通孔，所述多個第二導通孔中的每一者連接至所述多條第二導電線中的至少一者； 多個第二下部接墊，所述多個第二下部接墊中的每一者連接至所述多個第二導通孔中的一者，以及 多個第二上部接墊， 其中所述第二半導體封裝設置於所述第一半導體封裝上， 其中所述第二半導體封裝包括： 第二半導體晶片；以及 封裝連接端子，被配置成將所述第二半導體晶片電性連接至所述第二重佈線層； 其中所述層疊式封裝更包括多個電性路徑，所述多個電性路徑被配置用於：（i）對所述多個第一下部接墊、所述多條第一導電線及所述多個第一導通孔進行測試；或者（ii）對所述多個第二下部接墊、所述多條第二導電線及所述多個第二導通孔進行測試， 其中所述多個電性路徑中的每一者包括所述多條第一導電線中的至少一者；以及所述多個第一導通孔中的至少一者， 其中所述多個電性路徑中的每一者連接至所述多個外部連接端子之中的至少四個外部連接測試端子， 其中所述外部連接測試端子包括： 至少兩個第一測試端子，被配置成輸入測試輸入訊號；以及 至少兩個第二測試端子，被配置成輸出測試輸出訊號， 其中所述外部連接測試端子設置於分別與所述第一重佈線層的多個頂點相鄰的多個第一區域中或者設置於與所述第一半導體晶片的中心相鄰的第二區域中， 其中所述至少兩個第一測試端子藉由所述多條第一導電線中的最下部導電線電性連接至彼此，且 其中所述至少兩個第二測試端子藉由所述多條第一導電線中的最下部導電線電性連接至彼此。
  15. 如請求項14所述的層疊式封裝，其中所述至少兩個第一測試端子及所述至少兩個第二測試端子設置於所述第一區域中，且所述測試輸入訊號藉由以下部件輸出至所述至少兩個第二測試端子： 所述多個第一下部接墊； 所述多條第一導電線； 所述多個第一導通孔； 所述連接結構； 所述多條第二導電線； 所述多個第二導通孔；以及 所述多個第二上部接墊。
  16. 如請求項15所述的層疊式封裝，其中所述測試輸入訊號所輸入至的所述多個第二上部接墊電性連接至所述連接結構且與所述封裝連接端子直接接觸。
  17. 如請求項14所述的層疊式封裝，其中所述至少兩個第一測試端子及所述至少兩個第二測試端子設置於所述第二區域中，且所述測試輸入訊號藉由以下部件輸出至所述至少兩個第二測試端子： 所述多個第一下部接墊； 所述多條第一導電線；以及 所述多個第一導通孔。
  18. 如請求項17所述的層疊式封裝，其中所述多條第一導電線不電性連接至所述晶片接墊。
  19. 如請求項14所述的層疊式封裝，其中電流計及電壓計中僅一者電性連接至所述至少兩個第一測試端子，且 其中所述電流計及所述電壓計中僅一者電性連接至所述至少兩個第二測試端子。
  20. 如請求項14所述的層疊式封裝，其中所述連接結構包括以下中的一者： 模具穿孔（TMV）； 導電焊料； 導電柱；以及 導電凸塊。
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