CN117637691A - 半导体封装件和具有该半导体封装件的层叠封装件 - Google Patents

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conductive
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semiconductor package
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金载先
崔允硕
金永培
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Abstract

提供了半导体封装件和具有该半导体封装件的层叠封装件。所述半导体封装件包括：重分布层；在重分布层上的半导体芯片；附着到多个下垫的多个外部连接端子；以及多条电路径，重分布层包括多条导电线、多个导电过孔以及多个下垫，多个导电过孔均连接到多条导电线中的至少一条，多个下垫均连接到多个导电过孔中的一个，其中，多条电路径中的每条包括多条导电线中的至少一条和多个导电过孔中的至少一个。多条电路径被构造为用于测试多条导电线和多个导电过孔并且连接到外部连接测试端子之中的至少四个。

Description

半导体封装件和具有该半导体封装件的层叠封装件
本申请要求于2022年8月31日在韩国知识产权局提交的第10-2022-0110323号韩国专利申请的优先权，该韩国专利申请的本公开内容通过引用全部包含于此。
技术领域
本公开涉及半导体封装件和包括该半导体封装件的层叠封装件，并且更具体地，涉及一种扇出半导体封装件和一种包括该扇出半导体封装件的层叠封装件。
背景技术
随着电子产业的快速发展，已经开发出更小和更轻的电子设备以满足使用者的需求，因此，作为电子设备的核心组件的半导体装置必须是高度集成的。此外，随着移动产品的发展，需要小型且多功能的半导体装置。
因此，已经开发了其中具有不同功能的半导体封装件设置在彼此上的层叠封装类型的半导体封装件，以提供多功能半导体封装件。
发明内容
示例实施例提供了一种具有高电气可靠性的半导体封装件和包括该半导体封装件的层叠封装件。
此外，示例实施例提供了一种半导体封装件和一种包括半导体封装件的层叠封装件，半导体封装件的下重分布层、连接结构和上重分布层被一起电测试。
更进一步，示例实施例涉及一种半导体封装件和一种包括半导体封装件的层叠封装件，并且更具体地，涉及一种扇出半导体封装件和包括该扇出半导体封装件的层叠封装件。
根据示例实施例的一方面，一种半导体封装件包括：重分布层；设置在重分布层上的半导体芯片；附着到多个下垫的多个外部连接端子；以及多条电路径，重分布层包括多条导电线、多个导电过孔以及多个下垫，多个导电过孔中的每个连接到多条导电线中的至少一条，多个下垫中的每个连接到多个导电过孔中的一个，多条电路径被构造为用于测试多条导电线和多个导电过孔，多条电路径中的每条包括多条导电线中的至少一条和多个导电过孔中的至少一个，其中，多条电路径中的每条连接到多个外部连接端子之中的至少四个外部连接测试端子。
根据示例实施例的一方面，一种半导体封装件包括：第一重分布层；设置在第一重分布层上的半导体芯片；连接结构；附着到多个第一下垫的多个外部连接端子；以及设置在连接结构上的第二重分布层，第一重分布层包括多条第一导电线、多个第一导电过孔以及多个第一下垫，多个第一导电过孔中的每个连接到多条第一导电线中的至少一条，多个第一下垫中的每个连接到多个第一导电过孔中的一个，连接结构设置在第一重分布层上并且在水平方向上与半导体芯片间隔开，第二重分布层包括多条第二导电线、多个第二导电过孔、多个第二下垫、多个第二上垫以及多条电路径，多个第二导电过孔中的每个连接到多条第二导电线中的至少一条，多个第二下垫中的每个连接到多个第二导电过孔中的一个，多条电路径被构造为用于测试多个第一下垫、多条第一导电线以及多个第一导电过孔，或者多个第二下垫、多条第二导电线以及多个第二导电过孔，其中，多条电路径中的每条包括多条第一导电线中的至少一条和多个第一导电过孔中的至少一个，其中，多条电路径中的每条连接到多个外部连接端子之中的至少四个外部连接测试端子，并且其中，至少四个外部连接测试端子包括被构造为输入测试输入信号的至少两个第一测试端子和被构造为输出测试输出信号的至少两个第二测试端子。
根据示例实施例的一方面，一种层叠封装件包括：第一半导体封装件；以和第二半导体封装件，其中，第一半导体封装件包括第一重分布层、第一半导体芯片、连接结构、多个外部连接端子以及第二重分布层。第一重分布层包括多条第一导电线、多个第一导电过孔以及多个第一下垫，多个第一导电过孔中的每个连接到多条第一导电线中的至少一条，多个第一下垫中的每个连接到多个第一导电过孔中的一个，第一半导体芯片设置在第一重分布层上并且包括芯片垫，连接结构设置在第一重分布层上并且在水平方向上与第一半导体芯片间隔开，多个外部连接端子附着到多个第一下垫。第二重分布层包括多条第二导电线、多个第二导电过孔、多个第二下垫和多个第二上垫，多个第二导电过孔中的每个连接到多条第二导电线中的至少一条，多个第二下垫中的每个连接到多个第二导电过孔中的一个。其中，第二半导体封装件设置在第一半导体封装件上，其中，第二半导体封装件包括第二半导体芯片和封装连接端子，封装连接端子被构造为将第二半导体芯片电连接到第二重分布层，其中，层叠封装还包括多条电路径，多条电路径被构造为用于测试多个第一下垫、多条第一导电线和多个第一导电过孔，或者多个第二下垫、多条第二导电线和多个第二导电过孔，其中，多条电路径中的每个包括多条第一导电线中的至少一条以及多个第一导电过孔中的至少一个，其中，多条电路径中的每条连接到多个外部连接端子之中的至少四个外部连接测试端子，其中，外部连接测试端子包括被构造为输入测试输入信号的至少两个第一测试端子和被构造为输出测试输出信号的至少两个第二测试端子，其中，外部连接测试端子设置在分别与第一重分布层的多个顶点相邻的多个第一区域中，或者设置在与第一半导体芯片的中心相邻的第二区域中，其中，至少两个第一测试端子通过多条第一导电线中的最下面的导电线彼此电连接，并且其中，至少两个第二测试端子通过多条第一导电线中的最下面的导电线彼此电连接。
附图说明
上述和/或其它方面将通过以下结合附图对示例实施例的详细描述而被更清楚地理解，在附图中：
图1是示出根据一个或更多个示例实施例的半导体封装件的剖视图；
图2A和图2B是示出根据一个或更多个示例实施例的半导体封装件的剖视图；
图3A、图3B和图3C是示出根据一个或更多个示例实施例的外部连接端子的布置的布局图；
图4是示出根据一个或更多个示例实施例的半导体封装件的剖视图；
图5是示出根据一个或更多个示例实施例的半导体封装件的剖视图；
图6是示出根据一个或更多个示例实施例的半导体封装件的剖视图；
图7是示出根据一个或更多个示例实施例的具有半导体封装件的层叠封装件的剖视图；
图8是示出根据一个或更多个示例实施例的具有半导体封装件的层叠封装件的剖视图；
图9是示出根据一个或更多个示例实施例的具有半导体封装件的层叠封装件的剖视图；
图10是示出根据一个或更多个示例实施例的具有半导体封装件的层叠封装件的剖视图；以及
图11是示出根据一个或更多个示例实施例的具有半导体封装件的层叠封装件的剖视图。
具体实施方式
在下文中，将参照附图描述示例实施例。在附图中，同样的附图标记表示同样的元件，并且省略它们的重复描述。
图1是示出根据一个或更多个示例实施例的半导体封装件1的剖视图。在图1中，箭头EP指示半导体封装件1中的电路径(测试链)。电路径可以是测试信号沿着其在半导体封装件1内部传输的路径。
参照图1，半导体封装件1可以包括半导体芯片10、下重分布层100、延伸层160、连接结构162和上重分布层200。延伸层160可以围绕半导体芯片10。半导体芯片10、延伸层160和连接结构162设置在下重分布层100上。此外，上重分布层200设置在半导体芯片10、延伸层160和连接结构162上。尽管图1示出了半导体封装件1包括一个半导体芯片10，但这是非限制性示例。在一个或更多个示例实施例中，半导体封装件1可以包括多个半导体芯片10。
半导体封装件1可以是扇出半导体封装件，在半导体封装件1中，下重分布层100的水平宽度和水平面积分别大于半导体芯片10的足迹的水平宽度和水平面积，并且上重分布层200的水平宽度和水平面积分别大于半导体芯片10的足迹的水平宽度和水平面积。例如，当半导体封装件1包括一个半导体芯片10时，下重分布层100的水平宽度和水平面积可以分别大于半导体芯片10的水平宽度和水平面积，并且上重分布层200的水平宽度和水平面积可以分别大于半导体芯片10的水平宽度和水平面积。在一个或更多个示例实施例中，下重分布层100的水平宽度和水平面积可以分别等于上重分布层200的水平宽度和水平面积。在一个或更多个示例实施例中，下重分布层100的对应横向表面、延伸层160的对应横向表面和上重分布层200的对应横向表面可以彼此共面。
半导体芯片10可以包括半导体基底12和多个芯片垫16，半导体基底12具有形成在半导体基底12的有源表面上的半导体装置14，多个芯片垫16设置在半导体基底12的有源表面上。在一个或更多个示例实施例中，当半导体封装件1是层叠封装件(PoP)的下封装件时，半导体封装件1可以被称为第一半导体封装件和/或下半导体封装件，半导体芯片10可以被称为第一半导体芯片和/或下半导体芯片，半导体基底12可以被称为第一半导体基底和/或下半导体基底，半导体装置14可以被称为第一半导体装置和/或下半导体装置，并且芯片垫16可以被称为第一芯片垫和/或下芯片垫。
半导体基底12可以包括(但不限于)例如半导体材料(诸如硅(Si))。可选地，半导体基底12可以包括(但不限于)半导体元素(诸如锗(Ge))，或者可以包括(但不限于)化合物半导体(诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP))。半导体基底12可以包括导电区域(诸如掺杂有掺杂剂的阱)。半导体基底12可以具有各种器件隔离结构(诸如浅沟槽隔离(STI)结构)。
包括各种类型的多个单独的器件的半导体装置14可以形成在半导体基底12的有源表面上。所述单独的器件可以包括(但不限于)各种微电子器件，例如，金属氧化物半导体场效应晶体管(MOSFET)(诸如互补金属绝缘体半导体(CMOS)晶体管)、系统大规模集成(LSI)器件、图像传感器(诸如CMOS成像传感器(CIS))、微机电系统(MEMS)、有源器件、无源器件等。所述单独的器件可以电连接到半导体基底12的导电区域。半导体装置14可以包括所述单独的器件中的至少两个，或者还可以包括将所述单独的器件电连接到半导体基底12的导电区域的导电线路或导电插塞。此外，所述单独的器件中的每个可以通过绝缘层与相邻的单独的器件电隔离。
半导体芯片10可以是例如中央处理单元(CPU)芯片、图形处理单元(GPU)芯片或应用处理器(AP)芯片。在一个或更多个示例实施例中，当半导体封装件1包括多个半导体芯片10时，半导体芯片10中的一些可以是(但不限于)例如动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、闪存芯片、电可擦除且可编程只读存储器(EEPROM)芯片、相变随机存取存储器(PRAM)芯片、磁随机存取存储器(MRAM)芯片或电阻随机存取存储器(RRAM)芯片。
半导体芯片10可以通过倒装芯片方法安装在下重分布层100上。也就是说，半导体芯片10可以安装在下重分布层100上，使得半导体基底12的有源表面可以面对下重分布层100。
半导体芯片10的电连接到半导体装置14的芯片垫16可以电连接到下重分布层100。多个芯片连接端子18可以设置在芯片垫16与多个第一上垫124中的一些第一上垫124之间，以将半导体芯片10电连接到多个第一重分布图案120。例如，芯片连接端子18可以是(但不限于)焊球或焊料凸块。
下重分布层100也可被称为下布线结构、第一布线结构和/或第一重分布层。上重分布层200可以被称为上布线结构、第二布线结构和/或第二重分布层。
下重分布层100可以设置在半导体芯片10、延伸层160和连接结构162下面，并且下重分布层100可以将半导体芯片10的芯片垫16重分布到外部区域。例如，下重分布层100可以包括第一重分布绝缘层110和第一重分布图案120。
第一重分布绝缘层110可以包括绝缘材料(诸如光可成像介电(PID)树脂)并且还可以包括光敏聚酰亚胺和/或无机填充剂。第一重分布绝缘层110可以根据第一重分布图案120的多层结构而具有多层结构。然而，为了易于示出，图1示出其中第一重分布绝缘层110具有三层结构的示例实施例。当第一重分布绝缘层110具有多层结构时，第一重分布绝缘层110可以包括单一材料或不同的材料。
第一重分布图案120可以在半导体封装件1中传输电信号和/或传递热。第一重分布图案120可以包括多个第一下垫122、第一上垫124、多个第一重分布线图案126和多个第一导电过孔128。例如，第一重分布图案120可以包括(但不限于)金属(诸如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)或钌(Ru))或它们的合金。然而，第一重分布图案120不限于上述示例实施例。
第一下垫122可以设置在下重分布层100的下部中并且可以将下重分布层100电连接到外部连接端子150。第一下垫122的下表面可以与外部连接端子150直接接触，并且第一下垫122的上表面可以与第一导电过孔128的下表面直接接触。
根据一个或更多个示例实施例，第一下垫122的下表面可以指第一下垫122的在竖直方向(Z方向)上最靠近外部连接端子150中的一个的表面，并且第一下垫122的上表面可以指第一下垫122的与第一下垫122的下表面相对的表面。
第一上垫124可以设置在下重分布层100的上部中，并且可以将下重分布层100电连接到半导体芯片10和/或连接结构162。第一上垫124的下表面可以与第一导电过孔128中的一些的上表面直接接触，并且第一上垫124的上表面可以分别与芯片垫16的下表面和/或连接结构162的下表面直接接触。
光敏绝缘材料可以经受曝光工艺和显影工艺以形成第一重分布线图案126和第一导电过孔128。在一个或更多个示例实施例中，第一重分布图案120可以通过在包含钛、氮化钛和/或钛钨的种子层上沉积金属或金属合金而形成。
第一重分布线图案126可以设置在第一重分布绝缘层110的上表面和下表面中的至少一者上。第一导电过孔128可以至少穿透一个第一重分布绝缘层110并且可以分别与第一重分布线图案126中的一些接触。在一个或更多个示例实施例中，第一重分布线图案126中的至少一些可以分别与第一导电过孔128中的一些形成为一体。例如，第一重分布线图案126可以与第一导电过孔128形成为一体，第一导电过孔128与第一重分布线图案126的上表面接触。
包括第一重分布线图案126和第一导电过孔128的第一重分布图案120可以通过镀覆方法形成。例如，第一重分布图案120可以通过镀覆方法(诸如浸镀、无电镀或电镀)形成。
第一导电过孔128可以在半导体封装件1中传输电信号和/或传递热。第一导电过孔128可以包括(但不限于)金属(诸如钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)或钌(Ru))或它们的合金。然而，第一导电过孔128不限于上述一个或更多个示例实施例。光敏绝缘材料可以经受曝光工艺和显影工艺以形成第一导电过孔128。
在一个或更多个示例实施例中，第一导电过孔128可以具有以在向下方向上减小的水平宽度延伸的锥形形状。也就是说，第一导电过孔128中的每个的水平宽度可以在竖直方向(负Z方向)上随着它远离半导体芯片10而减小。
外部连接垫可以形成在第一下垫122的下表面上，并且外部连接端子150可以设置在外部连接垫上。外部连接端子150可以通过下重分布层100的第一重分布图案120电连接到半导体芯片10。外部连接端子150可以将半导体封装件1连接到其上安装有半导体封装件1的电子装置的主板。外部连接端子150可以是焊球，所述焊球包括导电材料(诸如包括(但不限于)选自于锡(Sn)、银(Ag)、铜(Cu)和铝(Al)中的至少一种的金属材料)。
外部连接端子150可以包括第一外部连接端子152和第二外部连接端子154，通过第一外部连接端子152可以施加测试输入信号，通过第二外部连接端子154可以输出测试输出信号。第一外部连接端子152和第二外部连接端子154可以统称为测试端子。例如，当半导体封装件1稍后连接到系统板时，接地信号可以被施加到测试端子，或者接地信号可以不施加到除了测试端子之外的任何外部连接端子150。也就是说，测试端子可以是虚设外部连接端子。第一外部连接端子152可以是第一测试端子，并且第二外部连接端子154可以是第二测试端子。
一条电路径可以包括两个或更多个第一外部连接端子152以及两个或更多个第二外部连接端子154。包括在一条电路径中的多个第一外部连接端子152和多个第二外部连接端子154可以彼此相邻地设置。
多个第一外部连接端子152中的每个可以仅连接到电流表和电压表中的一个。另外，多个第二外部连接端子154中的每个可以仅连接到电流表和电压表中的一个。被施加测试输入信号的多个第一外部连接端子152可以在最下面的第一重分布线图案126处彼此电连接。另外，输出测试输出信号的多个第二外部连接端子154可以在最下面的第一重分布线图案126处彼此电连接。施加到多个第一外部连接端子152的测试输入信号可以在最下面的第一重分布线图案126处彼此电连接。通过多个第二外部连接端子154输出的测试输出信号可以在最下面的第一重分布线图案126处彼此电分开。
如图1中所示，外部连接端子150可以设置在与半导体芯片10的下表面对应的部分和在第一水平方向(X方向)和第二水平方向(Y方向)上从半导体芯片10的下表面向外延伸的部分上。因此，下重分布层100可以具有将外部连接垫重分布到比半导体芯片10的下表面宽的部分的功能。
下重分布层100还可以包括设置在下重分布层100的上表面上的第一上阻焊层132。第一上阻焊层132可以覆盖至少一个第一重分布绝缘层110的上表面并且可以暴露第一上垫124。在一个或更多个示例实施例中，第一上阻焊层132可以通过以下步骤形成：通过丝网印刷法或喷墨印刷法将阻焊绝缘油墨施加到至少一个第一重分布绝缘层110的上表面和下表面，并且然后利用热、紫外(UV)光或红外(IR)光使阻焊绝缘油墨固化。在一个或更多个其它示例实施例中，第一上阻焊层132通过包括以下的操作形成：通过丝网印刷法或喷涂法将光敏阻焊层完全地施加到至少一个第一重分布绝缘层110的上表面，或者通过层压法使膜型阻焊材料接合；通过曝光工艺和显影工艺去除不必要的部分；然后用热、UV或IR使光敏阻焊剂或薄膜型阻焊剂材料固化。
延伸层160可以包括连接结构162以及围绕连接结构162和半导体芯片10的填充构件164。连接结构162可以在任何水平方向(例如，X方向和/或Y方向)上与半导体芯片10分开，并且可以设置在半导体芯片10周围。连接结构162可以穿透填充构件164以将下重分布层100电连接到上重分布层200。连接结构162中的每个的上端和下端可以分别连接到上重分布层200的多个第二导电过孔228中的一个和下重分布层100的第一上垫124中的一个，并且与上重分布层200的多个第二导电过孔228中的所述一个和下重分布层100的第一上垫124中的所述一个接触。
连接结构162中的每个可以包括穿模塑孔(TMV)、导电焊料、导电柱和导电凸块中的至少一个。在一个或更多个示例实施例中，连接结构162中的每个可以通过将附着到下重分布层100的第一上垫124中的一个的下部和附着到上重分布层200的第二导电过孔228中的一个的上部彼此焊接而形成，使得所述下部和所述上部可以通过热回流并形成一个主体。填充构件164可以包括(但不限于)例如环氧树脂模塑料(EMC)。
上重分布层200可以包括第二重分布绝缘层210和第二重分布图案220。另外，第二重分布图案220中的每个可以包括第二上垫222中的一个、第二重分布线图案226中的一个和第二导电过孔228中的一个。第二重分布绝缘层210、第二重分布线图案226和第二导电过孔228分别类似于第一重分布绝缘层110、第一重分布线图案126和第一导电过孔128，因此，省略它们的重复描述。
第二上垫222可以包括连接到连接结构162的第一连接垫222-1。第一连接垫222-1可以通过将多个第二上垫222彼此连接而形成。尽管图1示出了其中第一连接垫222-1在第一水平方向(X方向)上延伸的示例实施例，但是第一连接垫222-1可以在任何水平方向(例如，X方向和/或Y方向)上延伸。
上重分布层200还可以包括设置在上重分布层200的上表面上的第二上阻焊层232。第二上阻焊层232可以基本上类似于第一上阻焊层132。
测试单元190可以测试下重分布层100、连接结构162和上重分布层200的电特性。测试单元190可以包括第一尖端192、第二尖端194和测试探头196。第一尖端192可以电连接到第一外部连接端子152，以将测试单元190的测试输入信号施加到第一外部连接端子152。第二尖端194可以电连接到第二外部连接端子154，以将测试输出信号传输到测试单元190。测试探头196可以将测试输入信号施加到第一尖端192。测试探头196可以从第二尖端194接收测试输出信号。
测试单元190可以执行测试工艺以测量电路径的电参数。例如，测试单元190可以包括安培表和/或伏特表。电路径可以包括(但不限于)第一外部连接端子152、第一重分布图案120、连接结构162和第二重分布图案220。电路径可以包括(但不限于)第一外部连接端子152、第一重分布线图案126、第一导电过孔128、连接结构162、第二上垫222、第二重分布线图案226、第二导电过孔228和第二外部连接端子154。测试单元190可以测量下重分布层100、连接结构162和上重分布层200中的每个的电参数。
一个第一外部连接端子和一个第二外部连接端子可能设置在一条电路径中，因此电参数测试灵敏度相对低。另外，半导体封装件不会提供用于全部一起测试下重分布层、连接结构和上重分布层的电路径。
然而，在一个或更多个示例实施例的半导体封装件1中，多个第一外部连接端子152和多个第二外部连接端子154设置在一条电路径中，因此电参数测试灵敏度可以更高。另外，一个或更多个示例实施例的半导体封装件1可以包括第一连接垫222-1，并且因此可以提供用于测试下重分布层100、连接结构162和上重分布层200中的全部的电路径。
图2A和图2B是示出根据一个或更多个示例实施例的半导体封装件1a和1b的剖视图。在图2A和图2B中，箭头EP2a和EP2b分别表示在半导体封装件1a和1b内的电路径。
图2A中的半导体封装件1a可以包括下重分布层100、延伸层160、连接结构162和上重分布层200a。图2A中示出的半导体封装件1a的下重分布层100、延伸层160和连接结构162基本上类似于图1中示出的半导体封装件1的下重分布层100、延伸层160和连接结构162，因此下面描述上重分布层200a。
参照图2A中示出的示例实施例，上重分布层200a包括第二上垫222a、第二重分布线图案226和第二导电过孔228。第二上垫222a可以包括第一连接垫222-1a。尽管图2A示出了其中第一连接垫222-1a在第一水平方向(X方向)上延伸的示例实施例，但是第一连接垫222-1a可以在任何水平方向(例如，X方向和/或Y方向)上延伸。
多个第一外部连接端子152和多个第二外部连接端子154可以在第一连接垫222-1a的延伸方向上彼此远离地设置。也就是说，在平面图中，测试端子可以在半导体封装件1a的相对侧上在任何水平方向(例如，X方向和/或Y方向)上彼此分开地设置。
如图2B中示出的，根据一个或更多个示例实施例的半导体封装件1b可以包括下重分布层100a、延伸层160、连接结构162和上重分布层200b。图2B中示出的半导体封装件1b的延伸层160和连接结构162基本上类似于如图1中示出的根据一个或更多个示例实施例的半导体封装件1的延伸层160和连接结构162，因此下文描述下重分布层100a和上重分布层200b。
参照如图2B中示出的示例实施例，下重分布层100a可以包括第一重分布绝缘层110、第一下垫122、第一上垫124a、第一重分布线图案126和第一导电过孔128。第一上垫124a可以包括第二连接垫124-1，其中第一上垫124a中的一些彼此物理连接和电连接。第二连接垫124-1可以设置在与第一上垫124a中的其它第一上垫124a的竖直水平相同的竖直水平处。尽管图2B示出了其中第二连接垫124-1在第一水平方向(X方向)上延伸的示例实施例，但是第二连接垫124-1可以在任何水平方向(例如，X方向和/或Y方向)上延伸。
第二连接垫124-1可以不电连接到半导体芯片10。也就是说，第二连接垫124-1可以不电连接到半导体芯片10的芯片垫16。
测试单元190可以执行测试工艺以测量电路径的电参数。电路径可以包括第一外部连接端子152、第一下垫122、第一重分布线图案126、第一导电过孔128和第二连接垫124-1。测试单元190可以测量下重分布层100a的电参数。
第一外部连接端子152和第二外部连接端子154可以彼此相邻地设置。另外，上重分布层200b的第二上垫222b可以不包括形成电路径的第一连接垫(参照根据图1中示出的示例实施例的第一连接垫122-1)。
图3A、图3B和图3C是示出根据一个或更多个示例实施例的外部连接端子的布置的布局图。
参照图1、图2A、图2B、图3A、图3B和图3C，多个外部连接端子150和多个无源器件180可以设置在下重分布层100的下表面上。无源器件180可以包括高压晶体管和/或低压晶体管以及电阻器和/或电容器。
下重分布层100可以根据如图3A中示出的示例实施例，包括与下重分布层100的顶点相邻的多个第一区域A1，并且根据图3B中示出的示例实施例，包括与下重分布层100的中心相邻的第二区域A2。根据一个或更多个示例实施例，第二区域A2可以是与半导体芯片10的中心相邻的区域。
包括在一条电路径中的多个第一外部连接端子152和多个第二外部连接端子154可以设置在第一区域A1中的任何一个中。当多个第一外部连接端子152和多个第二外部连接端子154设置在第一区域A1中时，可以测量下重分布层100的电参数、连接结构162的电参数和上重分布层200的电参数。当包括在一条电路径中的多个第一外部连接端子152和多个第二外部连接端子154设置在相同的第一区域A1中时，可以测量根据如图1中示出的示例实施例的半导体封装件1的下重分布层100的电参数、连接结构162的电参数和上重分布层200的电参数。
在一个或更多个示例实施例中，包括在一条电路径中的多个第一外部连接端子152和多个第二外部连接端子154可以设置在不同的第一区域A1中。当包括在一条电路径中的多个第一外部连接端子152和多个第二外部连接端子154设置在不同的第一区域A1中时，可以测量根据如图2A中示出的示例实施例的半导体封装件1a的下重分布层100的电参数、连接结构162的电参数和上重分布层200a的电参数。
在一个或更多个示例实施例中，包括在一条电路径中的多个第一外部连接端子152和多个第二外部连接端子154可以设置在第二区域A2中。当多个第一外部连接端子152和多个第二外部连接端子154设置在第二区域A2中时，可以测量根据如图2B中的示例实施例示出的下重分布层100a的电参数。
图4是示出根据一个或更多个示例实施例的半导体封装件2的剖视图。
参照图4，半导体封装件2可以包括下重分布层100b、连接结构162和上重分布层200c。
半导体封装件2可以包括第一上阻焊层132和第一下阻焊层134，它们分别设置在下重分布层100b的上表面和下表面上。另外，半导体封装件2可以包括第二上阻焊层232和第二下阻焊层234，它们分别设置在上重分布层200c的上表面和下表面上。
第一上阻焊层132可以围绕并保护第一上垫124，并且第一下阻焊层134可以围绕并保护第一下垫122。第一上阻焊层132和第一下阻焊层134可以形成第一阻焊层130。
第二上阻焊层232可以围绕并保护第二上垫222，并且第二下阻焊层234可以围绕并保护第二下垫224。第二上阻焊层232和第二下阻焊层234可以形成第二阻焊层230。
另外，底部填充层50可以设置在半导体芯片10与下重分布层100b之间以围绕芯片连接端子18。底部填充层50可以包括(但不限于)例如环氧树脂，并且可以通过毛细管底部填充法形成。在一个或更多个示例实施例中，底部填充层50可以覆盖半导体芯片10的侧表面的至少一部分。
例如，连接结构162中的每个可以包括导电焊料。另外，上重分布层200c可以包括第二上垫222、第二下垫224、第二重分布线图案226和第二导电过孔228。
第二下垫224的上表面可以与第二导电过孔228中的一些的下表面接触，并且第二下垫224的下表面可以与连接结构162中的一些的上表面接触。
图5是示出根据一个或更多个示例实施例的半导体封装件3的剖视图。
参照图5，半导体封装件3可以包括下重分布层100c、连接结构162和上重分布层200d。
下重分布层100c可以包括多个第一下垫122、多个第一重分布线图案126和多个第一导电过孔128。
例如，连接结构162中的每个可以是内埋式线路载板(ETS)的铜箔。尽管图5示出了其中连接结构162中的每个具有三层的示例实施例，但是一个或更多个示例实施例不限于此。根据一个或更多个示例实施例，可以使用具有一层、两层、四层或更多层的ETS。
当选择ETS的铜箔作为连接结构162时，半导体封装件3可以另外地包括模制层170。上重分布层200d可以形成在模制层170的上表面上。上重分布层200d可以包括用于与ETS的铜箔电连接的多层的铜线。上重分布层200d可以包括第二上垫222和第二导电过孔228。
半导体芯片10的芯片垫16和连接结构162可以连接到下重分布层100c的部分，同时与下重分布层100c的所述部分直接接触。例如，半导体芯片10的芯片垫16和连接结构162可以通过它们与第一导电过孔128之间的直接接触而连接到第一导电过孔128中的一些。
图6是示出根据一个或更多个示例实施例的半导体封装件4的剖视图。
参照图6，半导体封装件4可以包括下重分布层100c、连接结构162和上重分布层200。
下重分布层100c可以包括多个第一下垫122、多个第一重分布线图案126和多个第一导电过孔128。
半导体芯片10的芯片垫16和连接结构162可以连接到下重分布层100c的部分，同时与下重分布层100c的该部分直接接触。例如，半导体芯片10的芯片垫16和连接结构162可以通过它们与第一导电过孔128之间的直接接触而连接到第一导电过孔128中的一些。
图7、图8、图9、图10和图11是示出根据一个或更多个示例实施例的具有半导体封装件的层叠封装件1000、1000a、1000b、1000c和1000d的剖视图。
参照图7，层叠封装件1000包括设置在第一半导体封装件1上的第二半导体封装件400。第一半导体封装件1可以是下半导体封装件，并且第二半导体封装件400可以是上半导体封装件。参照图7中示出的示例实施例描述的第一半导体封装件1、第一半导体芯片10、第一半导体基底12、第一半导体装置14、第一芯片垫16和第一芯片连接端子18基本类似于参照图1中示出的示例实施例描述的半导体封装件1、半导体芯片10、半导体基底12、半导体装置14、芯片垫16和芯片连接端子18，因此，省略它们的重复描述。
第二半导体封装件400可以包括至少一个第二半导体芯片40。第二半导体封装件400可以通过附着到第一半导体封装件1的多个第二上垫222的多个封装件连接端子550电连接到第一半导体封装件1，所述多个第二上垫222被暴露而未被第二上阻焊层232覆盖。另外，封装件连接端子550可以通过与第一连接垫222-1直接接触而电连接到第一连接垫222-1。
至少一个第二半导体芯片40可以包括第二半导体基底42和多个第二芯片垫46，第二半导体基底42具有形成在第二半导体基底42的有源表面上的第二半导体装置44，多个第二芯片垫46设置在第二半导体基底42的有源表面上。根据图7中示出的示例实施例的第二半导体基底42、第二半导体装置44和第二芯片垫46基本类似于参照图1中示出的示例实施例描述的半导体基底12、半导体装置14和芯片垫16，因此，省略它们的重复描述。
至少一个第二半导体芯片40可以是存储器半导体芯片。至少一个第二半导体芯片40可以是(但不限于)例如DRAM芯片、SRAM芯片、闪存芯片、EEPROM芯片、PRAM芯片、MRAM芯片或RRAM芯片。
尽管图7示出了其中第二半导体封装件400的至少一个第二半导体芯片40通过倒装芯片方法安装在封装基体基底500上的示例实施例，但这是非限制性示例。只要半导体封装件包括至少一个第二半导体芯片40，并且封装件连接端子550可附着到半导体封装件的下侧以与第一半导体封装件1电连接，层叠封装件1000可以包括任何类型的半导体封装件作为上部半导体封装件。
封装基体基底500可以包括基板层510和设置在基板层510的上表面和下表面上的多个板垫520。板垫520可以包括设置在基板层510的上表面上的多个上板垫522和设置在基板层510的下表面上的多个下板垫524。在一个或更多个示例实施例中，封装基体基底500可以是印刷电路板。例如封装基体基底500可以是多层印刷电路板。基板层510可以包括(但不限于)选自于酚醛树脂、环氧树脂和聚酰亚胺中的至少一种材料。
包括板垫520的板阻焊层530可以形成在基板层510的上表面和下表面上。板阻焊层530可以包括上板阻焊层532和下板阻焊层534，上板阻焊层532覆盖基板层510的上表面并且围绕上板垫522，下板阻焊层534覆盖基板层510的下表面并且围绕下板垫524。
封装基体基底500可以包括将上板垫522和下板垫524彼此电连接的板布线540。板布线540可以包括板布线线路和板布线过孔。板布线540可以包括(但不限于)镍、不锈钢或铍铜。在一个或更多个示例实施例中，板布线540可以设置在基板层510的上表面与上板阻焊层532之间，和/或在基板层510的下表面与下板阻焊层534之间。
上板垫522可以电连接到第二半导体芯片40。例如，多个第二芯片连接端子48可以设置在第二半导体芯片40的第二芯片垫46与封装基体基底500的上板垫522之间，以将第二半导体芯片40和封装基体基底500彼此电连接。在一个或更多个示例实施例中，围绕第二芯片连接端子48的第二底部填充层450可以设置在第二半导体芯片40与封装基体基底500之间。例如，第二底部填充层450可以包括(但不限于)环氧树脂，并且可以通过毛细管底部填充方法形成。在一个或更多个示例实施例中，第二底部填充层450可以是非导电膜。
围绕第二半导体芯片40的上模制层490可以被设置在封装基体基底500上。上模制层490可以包括(但不限于)例如环氧树脂模塑料(EMC)。在一个或更多个示例实施例中，上模制层490可以覆盖第二半导体芯片40的无源表面。在一个或更多个其它示例实施例中，上模制层490可以覆盖第二半导体芯片40的侧表面，但是可以不覆盖第二半导体芯片40的无源表面，并且散热构件可以附着到第二半导体芯片40的无源表面。
参照图8中示出的示例实施例，层叠封装件1000a包括设置在第一半导体封装件2上的第二半导体封装件400。第一半导体封装件2可以是下半导体封装件，并且第二半导体封装件400可以是上半导体封装件。第一半导体封装件2可以基本上类似于参照图4中示出的示例实施例描述的半导体封装件2，并且第二半导体封装件400可以基本上类似于参照图7中示出的示例实施例描述的第二半导体封装件400。因此，省略它们的重复描述。
参照图9中示出的示例实施例，层叠封装件1000b包括设置在第一半导体封装件3上的第二半导体封装件400。第一半导体封装件3可以是下半导体封装件，并且第二半导体封装件400可以是上半导体封装件。第一半导体封装件3可以基本上类似于参照图5中示出的示例实施例描述的半导体封装件3，并且第二半导体封装件400可以基本上类似于参照图7中示出的示例实施例描述的第二半导体封装件400。因此，省略它们的重复描述。
参照图10中示出的示例实施例，层叠封装件1000c包括设置在第一半导体封装件4上的第二半导体封装件400。第一半导体封装件4可以是下半导体封装件，并且第二半导体封装件400可以是上半导体封装件。第一半导体封装件4可以基本上类似于参照图6中示出的示例实施例描述的半导体封装件4，并且第二半导体封装件400可以基本上类似于参照图7中示出的示例实施例描述的第二半导体封装件400。因此，省略它们的重复描述。
参照图11中示出的示例实施例，层叠封装件1000d包括设置在第一半导体封装件5上的第二半导体封装件400。第一半导体封装件5可以是下半导体封装件，并且第二半导体封装件400可以是上半导体封装件。第一半导体封装件5可以基本上类似于参照图2B中示出的示例实施例描述的半导体封装件1b，并且第二半导体封装件400可以基本上类似于参照图7中示出的示例实施例描述的第二半导体封装件400。因此，省略它们的重复描述。另外，多个封装件连接端子550可以通过它们之间的直接接触而电连接到第二上垫222b。
虽然已经具体示出和描述了一个或更多个示例实施例，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
重分布层，包括多条导电线、多个导电过孔以及多个下垫，所述多个导电过孔中的每个连接到所述多条导电线中的至少一条，所述多个下垫中的每个连接到所述多个导电过孔中的一个；
半导体芯片，设置在重分布层上；
多个外部连接端子，附着到所述多个下垫；以及
多条电路径，被构造为用于测试所述多条导电线和所述多个导电过孔，所述多条电路径中的每条包括所述多条导电线中的至少一条和所述多个导电过孔中的至少一个，并且
其中，所述多条电路径中的每条连接到所述多个外部连接端子之中的至少四个外部连接测试端子。
2.根据权利要求1所述的半导体封装件，其中，外部连接测试端子包括：
至少两个第一测试端子，被构造为输入测试输入信号；以及
至少两个第二测试端子，被构造为输出测试输出信号。
3.根据权利要求2所述的半导体封装件，其中，所述至少两个第一测试端子通过所述多条导电线中的最下面的导电线彼此电连接，并且
其中，所述至少两个第二测试端子通过所述多条导电线中的最下面的导电线彼此电连接。
4.根据权利要求1所述的半导体封装件，其中，外部连接测试端子中的每个是虚设外部连接端子。
5.根据权利要求1所述的半导体封装件，其中，外部连接测试端子设置在多个第一区域中，并且
其中，所述多个第一区域中的每个与重分布层的多个顶点中的一个相邻。
6.根据权利要求1所述的半导体封装件，其中，外部连接测试端子设置在与重分布层的中心相邻的第二区域中。
7.一种半导体封装件，所述半导体封装件包括：
第一重分布层，包括：多条第一导电线、多个第一导电过孔以及多个第一下垫，所述多个第一导电过孔中的每个连接到所述多条第一导电线中的至少一条，所述多个第一下垫中的每个连接到所述多个第一导电过孔中的一个；
半导体芯片，设置在第一重分布层上；
连接结构，设置在第一重分布层上并且在水平方向上与半导体芯片间隔开；
多个外部连接端子，附着到所述多个第一下垫；以及
第二重分布层，设置在连接结构上，第二重分布层包括多条第二导电线、多个第二导电过孔、多个第二下垫、多个第二上垫以及多条电路径，所述多个第二导电过孔中的每个连接到所述多条第二导电线中的至少一条，所述多个第二下垫中的每个连接到所述多个第二导电过孔中的一个，所述多条电路径被构造为用于测试所述多个第一下垫、所述多条第一导电线和所述多个第一导电过孔，或者所述多个第二下垫、所述多条第二导电线和所述多个第二导电过孔，
其中，所述多条电路径中的每条包括所述多条第一导电线中的至少一条和所述多个第一导电过孔中的至少一个，
其中，所述多条电路径中的每条连接到所述多个外部连接端子之中的至少四个外部连接测试端子，并且
其中，所述至少四个外部连接测试端子包括被构造为输入测试输入信号的至少两个第一测试端子和被构造为输出测试输出信号的至少两个第二测试端子。
8.根据权利要求7所述的半导体封装件，其中，所述多条电路径不电连接到除了外部连接测试端子之外的外部连接端子。
9.根据权利要求7所述的半导体封装件，其中，半导体封装件被构造为通过以下结构将测试输入信号输出到所述至少两个第二测试端子：
所述多个第一下垫、所述多条第一导电线和所述多个第一导电过孔；
连接结构；以及
所述多个第二上垫中的至少一个、所述多条第二导电线和所述多个第二导电过孔。
10.根据权利要求7所述的半导体封装件，其中，半导体封装件被构造为通过所述多个第一下垫、所述多条第一导电线和所述多个第一导电过孔将测试输入信号输出到所述至少两个第二测试端子。
11.根据权利要求7所述的半导体封装件，其中，外部连接测试端子设置在分别与第一重分布层的多个顶点相邻的多个第一区域中，或者设置在与半导体芯片的中心相邻的第二区域中。
12.根据权利要求11所述的半导体封装件，其中，彼此电连接的所述至少两个第一测试端子和所述至少两个第二测试端子设置在所述多个第一区域中的一个中。
13.根据权利要求7所述的半导体封装件，其中，所述多个第二上垫中的至少一个电连接到连接结构中的至少两个。
14.一种层叠封装件，包括：
第一半导体封装件；以及
第二半导体封装件，
其中，所述第一半导体封装件包括：第一重分布层，第一重分布层包括多条第一导电线、多个第一导电过孔以及多个第一下垫，所述多个第一导电过孔中的每个连接到所述多条第一导电线中的至少一条，所述多个第一下垫中的每个连接到所述多个第一导电过孔中的一个；
第一半导体芯片，设置在第一重分布层上并且包括芯片垫；
连接结构，设置在第一重分布层上并且在水平方向上与第一半导体芯片间隔开；
多个外部连接端子，附着到所述多个第一下垫；以及
第二重分布层，设置在连接结构上，第二重分布层包括：多条第二导电线、多个第二导电过孔、多个第二下垫以及多个第二上垫，所述多个第二导电过孔中的每个连接到所述多条第二导电线中的至少一条，所述多个第二下垫中的每个连接到所述多个第二导电过孔中的一个，
其中，第二半导体封装件设置在第一半导体封装件上，
其中，第二半导体封装件包括第二半导体芯片和封装连接端子，封装连接端子被构造为将第二半导体芯片电连接到第二重分布层；
其中，层叠封装件还包括多条电路径，所述多条电路径被构造为用于测试所述多个第一下垫、所述多条第一导电线和所述多个第一导电过孔，或者用于测试所述多个第二下垫、所述多条第二导电线和所述多个第二导电过孔，
其中，所述多条电路径中的每条包括所述多条第一导电线中的至少一条以及所述多个第一导电过孔中的至少一个，
其中，所述多条电路径中的每条连接到所述多个外部连接端子之中的至少四个外部连接测试端子，
其中，外部连接测试端子包括被构造为输入测试输入信号的至少两个第一测试端子和被构造为输出测试输出信号的至少两个第二测试端子，
其中，外部连接测试端子设置在分别与第一重分布层的多个顶点相邻的多个第一区域中，或者设置在与第一半导体芯片的中心相邻的第二区域中，
其中，所述至少两个第一测试端子通过所述多条第一导电线中的最下面的导电线彼此电连接，并且
其中，所述至少两个第二测试端子通过所述多条第一导电线中的最下面的导电线彼此电连接。
15.根据权利要求14所述的层叠封装件，其中，所述至少两个第一测试端子和所述至少两个第二测试端子设置在第一区域中，并且测试输入信号通过以下结构输出到所述至少两个第二测试端子：所述多个第一下垫、所述多条第一导电线、所述多个第一导电过孔、连接结构、所述多条第二导电线、所述多个第二导电过孔以及所述多个第二上垫。
16.根据权利要求15所述的层叠封装件，其中，测试输入信号被输入到的所述多个第二上垫电连接到连接结构并且与封装连接端子直接接触。
17.根据权利要求14所述的层叠封装件，其中，所述至少两个第一测试端子和所述至少两个第二测试端子设置在第二区域中，并且测试输入信号通过以下结构输出到所述至少两个第二测试端子：所述多个第一下垫、所述多条第一导电线以及所述多个第一导电过孔。
18.根据权利要求17所述的层叠封装件，其中，所述多条第一导电线不电连接到芯片垫。
19.根据权利要求14所述的层叠封装件，其中，电流表和电压表中的仅一个电连接到所述至少两个第一测试端子，并且
其中，电流表和电压表中的仅一个电连接到所述至少两个第二测试端子。
20.根据权利要求14所述的层叠封装件，其中，连接结构包括穿模塑孔、导电焊料、导电柱和导电凸块中的一个。
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