KR20100030151A - 전자소자 내장 인쇄회로기판 - Google Patents

전자소자 내장 인쇄회로기판 Download PDF

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Abstract

전자소자 내장 인쇄회로기판 이 개시된다. 관통비아(TSV: Through Silicon Via)가 형성된 전자소자; 전자소자가 삽입된 코어기판; 코어기판의 일면에 형성되고, 전자소자의 관통비아와 연결된 제1 파워전달 네트워크를 포함하는 제1 기판부; 코어기판의 타면에 형성되고, 전자소자의 관통비아와 연결된 제2 파워전달 네트워크를 포함하는 제2 기판부; 제1 기판부의 표면에 형성되고, 제1 파워전달 네트워크와 연결된 캐패시터; 및 제2 기판부의 표면에 형성되고, 제2 파워전달 네트워크와 연결된 I/O 단자를 포함하는 전자소자 내장 인쇄회로기판은 관통비아(TSV: Through Silicon Via)를 포함한 전자소자의 상하에 파워전달 네트워크를 배치하여 패키지의 I/O 카운트(count)를 늘릴 수 있고, 캐패시터 또는 정전압모듈(VRM: Voltage Regulator Module)을 전자소자 위로 배치하여 파워 임피던스를 감소시키고 대칭구조로 인해 패키지 전체의 휨을 감소시킬 수 있다.
전자소자 내장, 관통비아(TSV: Through Silicon Via), 임피던스

Description

전자소자 내장 인쇄회로기판{electronic chip embedded PCB}
본 발명은 전자소자 내장 인쇄회로기판 에 관한 것이다.
전자산업의 다기능성, 소형화, 고성능화의 요구에 SiP 또는 SOC 등의 여러 가지 반도체를 가까이에 묶으려는 시도가 이루어지고 있다. 시장성, 개발 납기 측면에서 SiP의 유용성이 돋보이고 있는데, 거기에서 성능을 극대화하기 위해 전자소자를 내장한 인쇄회로기판의 개발이 이루어지고 있다.
　또, 반도체 성능의 고성능화, 고속화의 요구에 따라 많은 트랜지스터가 반도체에 집적되고 동작속도가 빨라짐에 따라 반도체의 파워 안정성에 문제가 발생하고 있다. 이러한 파워 안정성을 해결하기 위해 기판의 배선, 비아의 길이를 줄여서 전류경로에 대한 인덕턴스를 줄일 수 있고 특히, 인쇄회로기판의 표면에 캐패시터를 배치하여 파워 네트워크의 임피던스를 줄일 수 있다. 이때, 캐패시터는 이상적으로는 저항과 인덕턴스가 "0"이 되는 순수한 캐패시턴스 성분만을 가져야하나, 실제로 반도체 소자에서는 전자소자에서 캐패시터까지 연결되는 경로의 인덕턴스가 존재하는바, 캐패시터는 반도체 가까이에 배치시킬수록 임피던스를 줄이는데 유리하다.
일반적인　전자소자를 내장한 인쇄회로기판은 도 1과 같은 형태를 가지고 있다. 가운데 전자소자(1)가 위치하고 양쪽으로 대칭 구조로 절연층(3)을 가지고 있어서 휨 현상이 감소되고, 전자소자(1) 내장공정이 간편해지며, 이종 자재 사용이 최소화 됨으로써 양산성이 향상될 수 있다. 그러나, 이러한 구조는 전자소자의 사이즈가 작아 I/O단자(5)의 개수가 제한되며 반도체의 증가하는 I/O 카운트(count)에 대응하는데 한계가 있고, 그에 따라 파워 임피던스를 낮추는데 한계가 있다.
또, 기존의 플립칩 패키지 기술을 이용한 신호전달 및 파워전달 네트워크는 도 2와 같은데, 이것 역시 캐패시터(7)와 전자소자(1)간의 거리를 줄이기 어려워 고속으로 동작하는 트랜지스터에 전류를 공급하는 전류경로에 대한 인덕턴스를 줄이는 데 한계가 있다. 도 3과 같이 캐패시터(7)를 기판의 아래에 배치하여 전자소자와 캐패시터(7)간의 거리를 줄임으로서 인덕턴스를 줄일 수 있으나, 캐패시터(7)가 배치되는 만큼 패키지의 I/O단자(5)의 수가 줄어들게 되어 신호전달이나 파워전달에 필요한 I/O를 더 배치할 수 없게 된다.
본 발명은 전자소자에 관통비아가 형성된 전자소자의 위 아래 파워전달 네트워크를 배치하여 파워 임피던스를 감소시킬 수 있는 전자소자 내장을 제공하는 것이다.
본 발명의 일 측면에 따르면, 관통비아(TSV: Through Silicon Via)가 형성된 전자소자; 전자소자가 삽입된 코어기판; 코어기판의 일면에 형성되고, 전자소자의 관통비아와 연결된 제1 파워전달 네트워크를 포함하는 제1 기판부; 코어기판의 타면에 형성되고, 전자소자의 관통비아와 연결된 제2 파워전달 네트워크를 포함하는 제2 기판부; 제1 기판부의 표면에 형성되고, 제1 파워전달 네트워크와 연결된 캐패시터; 및 제2 기판부의 표면에 형성되고, 제2 파워전달 네트워크와 연결된 I/O 단자를 포함하는 전자소자 내장 인쇄회로기판이 제공된다.
제1 파워전달 네트워크는 파워 레이어(Power layer)와 그라운드 레이어(Ground layer)를 포함하고, 파워 레이어와 그라운드 레이어는 비아(Via)를 통해 전자소자의 관통비아 및 캐패시터와 연결될 수 있고, 제2 파워전달 네트워크는 파워 레이어와 그라운드 레이어를 포함하고, 파워 레이어와 그라운드 레이어는 비아(Via)를 통해 전자소자의 관통비아 및 I/O단자와 연결될 수 있다. 또한 제1 파워전달 네트워크와 제2 파워전달 네트워크는 비아(Via)로 연결될 수 있다.
제1 기판부 또는 제2 기판부 중 적어도 하나는 시그널 레이어(Signal layer)를 포함하며, 시그널 레이어는 전자소자와 비아를 통해 연결되고, I/O단자와 비아를 통해 연결될 수 있다.
I/O단자에 형성된 솔더볼을 더 포함할 수 있고, 제1 기판부의 표면에 형성되고 제1 파워전달 네트워크와 연결되는 정전압모듈(VRM: Voltage Regulator Module) 을 더 포함할 수 있다.
본 발명의 바람직한 실시예에 따르면, 관통비아(TSV: Through Silicon Via)를 포함한 전자소자의 상하에 파워전달 네트워크를 배치하여 패키지의 I/O 카운트(count)를 늘릴 수 있고, 캐패시터 또는 정전압모듈(VRM: Voltage Regulator Module)을 전자소자 위로 배치하여 파워 임피던스를 감소시키고 대칭구조로 인해 패키지 전체의 휨을 감소시킬 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 전자소자 내장 인쇄회로기판의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 4는 본 발명의 일 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도이고, 도 4를 참조하면, 코어기판(10), 제1 기판부(20), 제2 기판부(30), 제1 파워전달 네트워크(28), 제2 파워전달 네트워크(38), 파워 레이어(22,32), 그라운드 레이어(24,34), 시그널 레이어(26,36), I/O단자(40), 솔더볼(42), 비아(45), 전자소자(50), 관통비아(TSV: Through Silicon Via, 54), 캐패시터(60) 및 정전압모듈(VRM: Voltage Regulator Module, 65)이 도시되어 있다.
전자소자(50)는 전자의 전도를 이용한 전자 부품으로, 트랜지스터, 다이오드 반도체 소자 등을 포함하는 개념이다. 본 실시예에 이용되는 전자소자(50)는 관통비아(TSV: Through Silicon Via, 54)가 형성되어 있으며, 이러한 구조에 의해 기존 에 일 면에만 단자가 형성되어 있는 것과 달리 전자소자의 양면에서 전원 및 신호를 입출력 받을 수 있어 I/O 카운트(count)의 수를 증가시킬 수 있다. 이러한 전자소자를 이용한 패키지의 디자인은 다양하게 변형할 수 있다.
본 실시예에 따르면, 코어기판(10)에 형성된 캐비티에 전자소자(50)가 내장되며, 코어기판(10)을 중심으로 대칭적인 구조를 갖춤으로써 인쇄회로기판이 휘는 현상을 감소시키는 효과를 나타낼 수 있게 된다. 코어기판(10)의 일 면에 제1 파워전달 네트워크(28)를 포함하는 제1 기판부(20)를 형성할 수 있고, 제1 기판부(20)에는 캐패시터(60)를 실장할 수 있다.
캐패시터(60)는 교류에 의한 임피던스를 낮추기 위한 목적으로 인쇄회로기판에 실장하는 것으로, 캐패시터(60) 실장 시 캐패시터(60)가 파워를 공급받을 수 있으면서 전자소자(50)의 연결거리를 줄이기 위해 제1 기판부(20)를 코어기판(10)의 일 면에 형성할 수 있다. 도 4에 도시된 바와 같이 제1 기판부(20)의 일면에 형성된 캐패시터(60)는 도 2에 도시된 인쇄회로기판의 캐패시터(7)와 비교했을 때, 전자소자(50)와의 거리가 짧다. 또한, 도 3에 도시된 인쇄회로기판의 캐패시터(7)처럼 I/O단자의 개수에 영향을 줄일 수 있는 효과를 나타낼 수 있게 된다.
제1 기판부(20)에는 캐패시터(60)외에 정전압모듈(VRM: Voltage Regulator Module, 65)를 더 형성하여 파워 임피던스를 더 낮출 수 있다. 정전압모듈(VRM: Voltage Regulator Module, 65)이란 쉽게 말해 전압을 안정되고, 일정하게 만들어 주는 장치또는 소자로, 전자소자에 요구되는 전압보다 높거나, 낮은 전압이 인가되는 경우 제품의 수명을 단축시키고, 때로는 고장을 낼수 있는데 이러한 전압을 안 정되게 일정하게 해주는 역할을 한다.
코어기판(10)의 타면에는 제2 파워전달 네트워크(38)를 포함하는 제2 기판부(30)가 적층되어 형성될 수 있고, 제2 기판부에는 I/O단자(40)가 형성될 수 있다. I/O단자(40)는 전자소자(50)에 전원 및 신호를 전달하는 출입구역할을 하며, I/O단자(40)에서 받아들인 전원을 제2 파워전달 네트워크(38)를 통해 전자소자(50)에 전달한다. I/O단자에 솔더볼(11, 13, 15)을 형성하여, 다른 전자제품과 접속시킬 수 있다.
제1 파워전달 네트워크(28) 및 제2 파워전달 네트워크(38)는 파워 레이어(22,32) 및 그라운드 레이어(24,34)를 포함할 수 있다. 제1 기판부의 파워 레이어(22)와 제2 기판부의 파워 레이어(32)는 비아(45)를 통해 연결될 수 있고, 제1 기판부의 그라운드 레이어(24)와 제2 기판부의 그라운드 레이어(34)도 비아(45)를 통해 연결될 수 있다.
파워 레이어(22,32) 및 그라운드 레이어(24,34)는 전자소자의 관통비아(TSV: Through Silicon Via, 54)와 연결되어 전력을 공급하고, 캐패시터(60) 및 정전압모듈(VRM: Voltage Regulator Module, 65)에도 필요한 전력을 공급한다.
제1 기판부(20) 또는 제2 기판부(30)에는 상술한 제1 파워전달 네트워크 및 제2 파워전달 네트워크뿐만 아니라 시그널 레이어(26,36)가 더 형성될 수 있으며, 이러한 시그널 레이어(26,36)는 I/O단자(40) 및 전자소자(50)와 연결되어, 전자소자(50)에 I/O단자(40)로부터 신호를 입력받아 전달하는 역할을 수행할 수 있게 된다.
이상에서 살펴본 전자소자 내장 인쇄회로기판은 관통비아(TSV: Through Silicon Via)를 포함한 전자소자의 상하에 파워전달 네트워크를 배치하여 패키지의 I/O 카운트(count)를 늘릴 수 있고, 캐패시터 또는 정전압모듈(VRM: Voltage Regulator Module)을 전자소자 위로 배치하여 파워 임피던스를 감소시키고 대칭구조로 인해 패키지 전체의 휨을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1 내지 도 3은 종래의 전자소자가 실장 된 인쇄회로기판을 나타낸 단면도.
도 4는 본 발명의 일 실시예에 따른 전자소자 내장 인쇄회로기판을 나타낸 단면도.
<도면의 주요부분에 대한 부호의 설명>
10: 코어기판 22,32: 파워 레이어
24,34: 그라운드 레이어 26,36: 시그널 레이어
20: 제1 기판부 28: 제1 파워전달 네트워크
30: 제2 기판부 38: 제2 파워전달 네트워크
40: I/O단자 42: 솔더볼
45: 비아 50: 전자소자
54: 관통비아 60: 캐패시터
65: 정전압모듈

Claims (7)

  1. 관통비아(TSV: Through Silicon Via)가 형성된 전자소자;
    상기 전자소자가 삽입된 코어기판;
    상기 코어기판의 일면에 형성되고, 상기 전자소자의 관통비아와 연결된 제1 파워전달 네트워크를 포함하는 제1 기판부;
    상기 코어기판의 타면에 형성되고, 상기 전자소자의 관통비아와 연결된 제2 파워전달 네트워크를 포함하는 제2 기판부;
    상기 제1 기판부의 표면에 형성되고, 상기 제1 파워전달 네트워크와 연결된 캐패시터; 및
    상기 제2 기판부의 표면에 형성되고, 상기 제2 파워전달 네트워크와 연결된 I/O 단자를 포함하는 전자소자 내장 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 파워전달 네트워크는
    파워 레이어(Power layer)와 그라운드 레이어(Ground layer)를 포함하고,
    상기 파워 레이어와 상기 그라운드 레이어는 비아(Via)를 통해 상기 전자소자의 관통비아 및 상기 캐패시터와 연결되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  3. 제1항에 있어서,
    상기 제2 파워전달 네트워크는
    파워 레이어와 그라운드 레이어를 포함하고,
    상기 파워 레이어와 상기 그라운드 레이어는 비아(Via)를 통해 상기 전자소자의 관통비아 및 상기 I/O단자와 연결되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  4. 제1항에 있어서,
    상기 제1 파워전달 네트워크와 상기 제2 파워전달 네트워크는 비아(Via)로 연결되어 있는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  5. 제1항에 있어서,
    상기 제1 기판부 또는 상기 제2 기판부 중 적어도 하나는 시그널 레이어(Signal layer)를 포함하며,
    상기 시그널 레이어는
    상기 전자소자와 비아를 통해 연결되고,
    상기 I/O단자와 비아를 통해 연결되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  6. 제1항에 있어서,
    상기 I/O단자에 형성된 솔더볼(Solder ball)을 더 포함하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  7. 제1항에 있어서,
    상기 제1 기판부의 표면에 형성되고, 상기 제1 파워전달 네트워크와 연결되는 정전압모듈(VRM: Voltage Regulator Module)을 더 포함하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
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