TWI808451B - 半導體裝置 - Google Patents

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Abstract

實施形態之半導體裝置，係具有：佈線基板，其具有第一表面和在第一表面之相反一側的第二表面；在佈線基板之第一表面上的第一半導體元件；在佈線基板之第一表面上的第二半導體元件；及密封至少第二半導體元件的第一密封材料；在第一半導體元件與第二半導體之間的第一密封材料形成有狹縫，當第一半導體元件上之第一密封材料之厚度為t1、第二半導體元件上之第一密封材料之厚度為t2時，t1與t2的關係滿足0≦t1＜t2。

Description

半導體裝置
[關連申請之引用]
本申請主張2021年03月09日申請在先的日本專利申請第2021-36816號的優先權，並且其全部內容藉由引用被包含在本申請中。 本發明之實施形態關於半導體裝置。
在包含有半導體晶片的半導體裝置中，半導體晶片由於發熱而溫度變高。當溫度變高時，可以降低半導體晶片之動作速度以保護半導體晶片。
本發明之實施形態在於提供提升了穩定性的半導體裝置。
實施形態之半導體裝置，係具有：佈線基板，其具有第一表面和第一表面之相反一側的第二表面；佈線基板之第一表面上的第一半導體元件；佈線基板之第一表面上的第二半導體元件；及密封至少第二半導體元件的第一密封材料；在第一半導體元件與第二半導體之間的第一密封材料形成有狹縫，當第一半導體元件上之第一密封材料之厚度為t1，第二半導體元件上之第一密封材料之厚度為t2時，t1與t2的關係滿足0≦t1＜t2。
根據上述構成，可以提供提升了穩定性的半導體裝置。
以下，參照圖面說明多個實施形態。
在本說明書中，一些要素被給出了多個表達的示例。但是這些表達的示例僅為示例，並不否認上述要素可以用其他表達方式來表達。此外，沒有附加多個表達的要素，亦可以由另一個表達來表達。
此外，圖面為示意圖，厚度與平面尺寸的關係或各層之厚度比例等可能與實際存在差異。此外，圖面彼此間可能包含尺寸關係和比例彼此不同的部分。此外，圖面中省略了一部分符號。
(第一實施形態) 圖1和圖2係表示半導體裝置100之截面概念圖。圖1係沿圖2之B-B’線切斷半導體裝置100的截面概念圖。圖2係沿圖1之A-A’線切斷半導體裝置100的截面概念圖。更具體而言，半導體裝置100係搭載有NAND快閃記憶體晶片等半導體元件的半導體裝置。搭載於半導體裝置中的半導體元件可以是NAND快閃記憶體或DRAM等記憶體晶片、CPU等控制器晶片等這樣的晶片。半導體裝置100以具有半導體記憶體晶片的半導體記憶裝置為較佳。
圖1之半導體裝置100為記憶裝置的一例。半導體裝置100具有：佈線基板40；第一半導體元件10；第二半導體元件20；第三半導體元件30；及第一密封材料50。在圖1中，包含第三半導體元件30，是第一半導體元件10夾在第二半導體元件20與第三半導體元件30之間的結構，但是亦可以採用省略第三半導體元件30的結構。
佈線基板40是第一半導體元件10、第二半導體元件20和第三半導體元件30之支撐基板。更具體而言，佈線基板40是多層之佈線基板。佈線基板40具有第一表面，及與其相反一側之第二表面。在佈線基板40之第一表面側設置有第一半導體元件10、第二半導體元件20和第三半導體元件30。在佈線基板40之第二表面側設置有大致柱狀或半球狀之電極41。在佈線基板40之第一表面設置有與第一半導體元件10、第二半導體元件20和第三半導體元件30電性連接的未圖示的電極(焊墊)。於此，X方向(第1方向)及Y方向(第2方向)係在佈線基板40之第一表面內並且彼此正交的方向。Z方向(第3方向)係與X方向及Y方向正交的方向。以佈線基板40之第二表面至第一表面的方向為向上方向，並以其相反方向為向下方向。
第一半導體元件10係設置於佈線基板40之第一表面。第一半導體元件10係在Z方向上的高度較高於第二半導體元件20和第三半導體元件30之高度的半導體元件。第三半導體元件30、第一半導體元件10和第二半導體元件20係沿著X方向並列配置。相比第二半導體元件20和第三半導體元件30，第一半導體元件10為消費電力較大且發熱量較大的半導體元件。第一半導體元件10例如是控制第二半導體元件20、第三半導體元件30的控制器晶片。第一半導體元件10例如是藉由覆晶連接(Flip chip connection)連接到佈線基板40。設置在第一半導體元件10的面向第一表面的表面上的電極，係電連接到設置於佈線基板40之第一表面的電極。第一半導體元件10可以是裸晶片。或者，第一半導體元件10可以是藉由第二密封材料密封的半導體封裝。第二密封材料可以是模鑄樹脂，且包含絕緣性樹脂和填料。此外，第一半導體元件10可以是在第二半導體元件20和第三半導體元件30與外部機器的中間的界面晶片。
第二半導體元件20係設置於佈線基板40之第一表面。第二半導體元件20包含例如進行資料之讀出･寫入･抹除的1個以上之半導體記憶體晶片。在第二半導體元件20中，作為裸晶片的半導體記憶體晶片於其間夾著黏著層並沿著Z方向層疊。這些半導體記憶體晶片被第一密封材料50密封。作為半導體記憶體晶片可以使用非揮發性記憶體晶片或揮發性記憶體晶片。作為非揮發性記憶體晶片可以使用NAND記憶體晶片、相變化記憶體晶片、電阻變化記憶體晶片、鐵電體記憶體晶片(Ferroelectric memory chip)、磁性記憶體晶片等。作為揮發性記憶體晶片可以使用DRAM(Dynamic Random Access Memory)等。藉由第一半導體元件10控制半導體記憶體晶片的資料之讀出･寫入･抹除。
在半導體裝置100中層疊有半導體記憶體晶片21A與半導體記憶體晶片21B。多個半導體記憶體晶片21A、21B除了個體差異以外是具有相同電路且相同構造之半導體晶片，例如沿著Z方向被層疊。多個半導體記憶體晶片21A、21B可以在X方向及/或Y方向錯開並且沿著Z方向層疊。半導體記憶體晶片21A、21B係經由接合導線23A、23B電連接到佈線基板40。在圖1中，半導體記憶體晶片21A與21B之間未被連接，但是作為另一佈線性態，可以藉由未圖示的接合導線將半導體記憶體晶片21A與21B之間電性連接，進一步藉由接合導線將最下段之半導體記憶體晶片21A與佈線基板40連接。
在半導體記憶體晶片21A與佈線基板40之間設置有晶粒黏結薄膜((Die Attach Film)DAF)等之黏著層22A，半導體記憶體晶片21A被固定在佈線基板40上。此外，在半導體記憶體晶片21A與半導體記憶體晶片21B之間設置有晶粒黏結薄膜22B等之黏著層，半導體記憶體晶片21B被固定在半導體記憶體晶片21A上。
第三半導體元件30係設置於佈線基板40之第一表面。第三半導體元件30包含例如進行資料之讀出･寫入･抹除的1個以上之半導體記憶體晶片。在第三半導體元件30中，作為裸晶片的半導體記憶體晶片以其間夾著黏著層並沿著Z方向層疊。這些半導體記憶體晶片被第一密封材料50密封。作為半導體記憶體晶片可以使用非揮發性記憶體晶片或揮發性記憶體晶片。作為非揮發性記憶體晶片可以使用NAND記憶體晶片、相變化記憶體晶片、電阻變化記憶體晶片、鐵電體記憶體晶片、磁性記憶體晶片等。作為揮發性記憶體晶片可以使用DRAM(Dynamic Random Access Memory)等。藉由第一半導體元件10控制半導體記憶體晶片的資料之讀出･寫入･抹除。
在半導體裝置100中，半導體記憶體晶片31A與半導體記憶體晶片31B被層疊。多個半導體記憶體晶片31A、31B除了個體差異以外是具有相同電路且相同構造之半導體晶片，例如沿著Z方向被層疊。多個半導體記憶體晶片31A、31B可以在X方向及/或Y方向錯開並且沿著Z方向層疊。半導體記憶體晶片31A、31B係經由接合導線33A、33B電性連接到佈線基板40。在圖1中，半導體記憶體晶片31A與31B之間未被連接，但是在另一佈線形態中，藉由未圖示的接合導線電性連接半導體記憶體晶片31A與31B之間，此外，藉由接合導線將最下段之半導體記憶體晶片31A連接到佈線基板40亦可。
在半導體記憶體晶片31A與佈線基板40之間設置有晶粒黏結薄膜等黏著層32A，半導體記憶體晶片31A被固定在佈線基板40上。此外，在半導體記憶體晶片31A與半導體記憶體晶片31B之間設置有晶粒黏結薄膜32B等黏著層，半導體記憶體晶片31B被固定在半導體記憶體晶片31A上。
第二半導體元件20與第三半導體元件30係以第一半導體元件10為中心對向配置，可以是除了個體差異以外具有相同的電路及佈線的半導體。第二半導體元件20與第三半導體元件30可以是具有除了個體差異以外具有相同電路的相同構造的半導體記憶體晶片。第二半導體元件20內之佈線與第三半導體元件30內之佈線實質上相同亦可。第二半導體元件20與佈線基板40之間的佈線，可以和第三半導體元件30與佈線基板40之間的佈線實質上相同。
第一密封材料50覆蓋第二半導體元件20。第一密封材料50為模鑄樹脂，且包含絕緣性樹脂和填料。當第三半導體元件30包含於半導體裝置100之情況下，第一密封材料50覆蓋第三半導體元件30。第一密封材料50之上表面與第一半導體元件10之上表面形成為大致相同的表面。在形成第一密封材料50之後，藉由拋光和研磨第一密封材料50可以獲得相同的表面。
在第一半導體元件10與第二半導體元件20之間和第一半導體元件10與第三半導體元件30之間的第一密封材料50設置有狹縫51A、51B。狹縫51A、51B係沿著Y方向延伸。狹縫51A、51B係設置成為從第一密封材料50之與佈線基板40側相反的一側之表面朝向佈線基板40側。狹縫51A、51B係藉由刀片切割、雷射加工形成。此外，藉由採用在形成第一密封材料50時使用的模具中形成狹縫51A、51B的形狀等，可以藉由加工來形成。
隨著半導體裝置100之高性能化半導體裝置100內之元件密度變高，因此半導體裝置100之發熱對半導體裝置100之動作之影響容易變得明顯。在沒有狹縫51A、51B之情況下，第一半導體元件10產生的熱經由第一密封材料50傳遞至第二半導體元件20和第三半導體元件30，第二半導體元件20和第三半導體元件30之溫度上升。第二半導體元件20和第三半導體元件30之溫度上升，有可能成為第二半導體元件20和第三半導體元件30之動作速度降低或故障之原因。但是，藉由狹縫51A、51B可以防止第一半導體元件10產生的熱經由第一密封材料50傳遞至周邊。傳遞至第二半導體元件20和第三半導體元件30的熱變少，可以緩和第二半導體元件20和第三半導體元件30之溫度上升。
在圖2之截面概念圖中示出了Y方向中的第一半導體元件10之長度L1、第二半導體元件20之長度(第三半導體元件30之長度)L2、狹縫51A、51B之長度L3和半導體裝置100之長度(第一密封材料50之長度)L4。從藉由狹縫51A、51B減低第一半導體元件10與第二半導體元件20(第三半導體元件30)間的熱傳導的觀點來看，滿足L1＜L3及L2＜L3為較佳，滿足1.1×L1＜L3，且1.1×L2＜L3為更佳，如果狹縫51A、51B之長度L3短於第一半導體元件10之長度L1及第二半導體元件20(第三半導體元件30)之長度L2時，狹縫51A、51B減低熱傳導的效果變少。狹縫51A、51B長度L3越長，半導體裝置100之機械強度越容易降低，狹縫51A、51B之長度L3只要在半導體裝置100之長度L4以下即可。此外Y方向中的第一半導體元件10之長度L1、第二半導體元件20之長度(第三半導體元件30之長度)L2以滿足L1＜L2為較佳。從更有效地達成狹縫51A、51B減低熱傳導之效果之觀點來看，除了L1＜L3及L2＜L3以外，滿足L1＜L2為更佳。
於此，參照圖3～圖11進一步說明狹縫。
圖3係半導體裝置101之截面概念圖。在半導體裝置101中設置有圍繞第一半導體元件10的狹縫51C。在狹縫51C之外側配置有第二半導體元件20和第三半導體元件30。第三半導體元件30、第一半導體元件10、第二半導體元件20沿著X方向排列。在半導體裝置101中，第一半導體元件10被狹縫51C圍繞，因此第一半導體元件10產生的熱不容易從Y方向傳導至第二半導體元件20或第三半導體元件30。
圖4與圖5是半導體裝置102之截面概念圖。圖4係沿著圖5之D-D’線切斷半導體裝置102的截面概念圖。圖5係沿著圖4之C-C’線切斷半導體裝置102的截面概念圖。在半導體裝置102中，半導體記憶體晶片21A、21B係藉由貫穿半導體記憶體晶片21A、21B的矽貫穿孔(TSV)24連接，因此省略接合導線23。半導體記憶體晶片31A、31B亦藉由矽貫穿孔34連接。矽貫穿孔24、34係電性連接到佈線基板40。在圍繞第一半導體元件10的狹縫51D之內側不存在第一密封材料50。因此，可以使狹縫51D沿X方向和Y方向的寬度大於狹縫51C的寬度。因此，和使用狹縫51C的情況比較，第一半導體元件10產生的熱更難傳遞至第二半導體元件20或第三半導體元件30。
圖6與圖7是半導體裝置103之截面概念圖。圖6係沿著圖7之F-F’線切斷半導體裝置103的截面概念圖。圖7係沿著圖6之E-E’線切斷半導體裝置103的截面概念圖。此外，半導體裝置103之狹縫51E、51F的Y方向之長度L3與半導體裝置103的Y方向之長度L4相同。半導體裝置103在Y方向上之側表面以狹縫51E、51F之形狀開口。半導體裝置103在第一半導體元件10之上表面設置有第一密封材料50。
圖6中示出第一半導體元件10上之第一密封材料50之厚度t1和第二半導體元件20上之第一密封材料50之厚度(第三半導體元件30上之第一密封材料50之厚度)t2。第一半導體元件10之高度高於第二半導體元件20之高度，第二半導體元件20被第一密封材料50密封，因此滿足t1＜t2為較佳。此外，亦存在在第一半導體元件10上沒有設置第一密封材料50的形態。因此，t1為0以上。因此，t1、t2以滿足0≦t1＜t2之關係為較佳。此外，就減低半導體裝置103之高度，並且保護第二半導體元件20的觀點來看t1與t2以滿足t1＜0.5×t2為較佳。藉由變化形成第一密封材料50時使用的模具之形狀，或者調整拋光第一密封材料50之上表面側而被除去的厚度，可以變化第一半導體元件10上之第一密封材料50之厚度。
此外，在第二半導體元件20之側表面設置有第一密封材料50，因此狹縫51E之寬度w1窄於第一半導體元件10與第二半導體元件20之間的距離。如果擴大狹縫51E之寬度w1雖可以提高減低熱傳導的效果，但半導體裝置103之機械強度會降低。此外，如果狹縫51E之寬度w1太窄則狹縫51E之加工變為困難，此外，狹縫51E減低熱傳導的效果變少。因此，根據設計適當地選擇狹縫51E之寬度w1。關於狹縫51F亦同樣。
圖8是半導體裝置104之截面概念圖。在半導體裝置104中，在狹縫51G、51H填埋有熱傳導率比第一密封材料50之熱傳導率低的構件52。構件52的熱傳導率比第一密封材料50之熱傳導率低為較佳。具體而言，構件52之熱傳導率[W/(m･K)]是第一密封材料50之熱傳導率之1/2～1/5為較佳。1/5～1/10為更佳，1/10以下為再更佳。作為構件例如可以使用酚醛樹脂。為了防止意外的電氣導通，構件52以使用絕緣體為較佳。構件52可以從狹縫51G、51H之上表面填埋到下表面，或者填埋在狹縫51G、51H之至少一部分亦可。藉由在狹縫51G、51H填埋構件52，可以提升半導體裝置104的機械強度。
圖9是半導體裝置105之截面概念圖。在半導體裝置105中，狹縫51L、51M之底部位於佈線基板40之第一表面。狹縫51L、51M之XY方向之形狀係和圖2中的狹縫51A、52B同樣。如果第一半導體元件10之高度(沿著Z方向之長度)設為H時，狹縫51L、51M之底部之位置距離佈線基板40之第一表面為0.5×H以下為較佳，0.2×H以下為更佳。
半導體裝置105之第一密封材料50之上表面比第一半導體元件10之上表面更靠近佈線基板40側。因此，第一半導體元件10之上側表面之一部分從第一密封材料50露出。當使用模具成形第一密封材料50時，在半導體裝置105與模具之間設置薄膜。第一半導體元件10之上部的一部分咬入到薄膜中，第一密封材料50未形成在該咬入部分中。該咬入部分是第一半導體元件10從第一密封材料50露出的部分。當使用薄膜成形第一密封材料50時，第一密封材料50之表面容易成為凹凸形狀。在第一密封材料50上設置具有比第一密封材料50更高熱傳導率的材料例如吸收凹凸的熱介面材料(TIM)，進一步設置散熱器。因此，第一密封材料50之表面可以是凹凸也可以是平坦的表面。
圖10是半導體裝置106之截面概念圖。在半導體裝置106中，狹縫在Y方向分開。在半導體裝置106中，圖2之狹縫51A可以分開為狹縫51N與狹縫51P。圖2之狹縫51B可以分開為狹縫51Q與狹縫51R。藉由使狹縫分開，熱容易從第一半導體元件10傳遞至第二半導體元件20或第三半導體元件30，但在狹縫51分開部分殘留有第一密封材料50，因此機械強度得以提升。在半導體裝置106中，圖2之狹縫51A、51B可以分開為3個以上。或者，使圖3之狹縫51C之沿著X方向延伸的部分分開亦可。這樣地使狹縫分離的形態並不限定於圖示的形式。當狹縫如圖10之截面概念圖所示分開之情況下，狹縫51N之Y方向之長度與狹縫51P之Y方向之長度之和成為狹縫51A之長度L3。
圖11是半導體裝置107之截面圖。圖11係沿著圖2之G-G’線切斷半導體裝置107的截面概念圖。在圖11中，除了狹縫51B(一點長點劃線)以外亦示出從G-G’之面看到的第一半導體元件10(實線)、第二半導體元件20(點線)、及第一密封材料50(虛線)。在圖11中狹縫51B之形狀為半圓狀。狹縫51B之形狀可以舉出矩形、半圓形等的部分圓形形狀、佈線基板40側具有圓角的矩形等。半圓形等的部分圓形形狀、佈線基板40側具有圓角的矩形係根據刀刃之形狀來形成。
圖11中示出了第一半導體元件10之面積S1、第二半導體元件20之面積S2與狹縫51B之面積S3。第一半導體元件10之面積S1係第一半導體元件10面向第二半導體元件20側的面之面積。第二半導體元件20之面積S2係第二半導體元件20面向第一半導體元件10側的面之面積。狹縫51B之面積S3係面向第一半導體元件10側的面之面積。即使當狹縫51B圍繞第一半導體元件10時狹縫51B之面積S3也是面向第一半導體元件10側的面之面積(當第一半導體元件10為長方體之情況下，狹縫51B面對第一半導體元件10的4個面的面積之和)。從藉由狹縫51B抑制熱傳導之觀點來看，S1、S2、S3較佳為滿足0.5×S1＜S3和0.5×S2＜S3，更佳為滿足0.8×S1＜S3和0.8×S2＜S3，再更佳為滿足S1＜S3和S2＜S3。關於狹縫51A亦同樣。
例如在半導體裝置100中，可以原樣保留狹縫51A，並且使用狹縫51F等來取代狹縫51B。這樣的話，在半導體裝置100～107中，可以任何方式組合各個狹縫。
圖12係表示記憶體系統108之方塊圖。圖12之記憶體系統108包含半導體裝置100和主機60。主機60包含CPU或主機介面等。主機60與第一半導體元件10連接，根據來自主機60之指示，第一半導體元件10進行對第二半導體元件20或第三半導體元件30之半導體記憶體晶片21、31的讀出･寫入･抹除。即使第一半導體元件10之溫度由於半導體裝置100高速動作而上升之情況下，實施形態之半導體裝置100因為具有狹縫51A、51B，而可以抑制第二半導體元件20和第三半導體元件30之溫度上升，可以實現穩定且高速動作。使用半導體裝置101～107來替代半導體裝置100時亦可以獲得同樣效果。
(第二實施形態) 圖13係表示裝置200之截面概念圖。半導體裝置100較佳為具有半導體記憶體晶片的半導體記憶裝置。裝置200具有：多個半導體裝置100、熱介面材料71、傳熱板72及安裝基板73。裝置200中使用的半導體裝置100之個數可以是1個，也可以是多個。
半導體裝置100載置於安裝基板73。裝置200為固態硬碟(SSD)之情況下，在安裝基板73上亦可以載置例如主機介面、SSD控制器、DRAM快取(cache)等未圖示的主動元件或被動元件。安裝基板73例如為多層基板。
熱介面材料71可以是選自由包含有機樹脂且具有高熱傳導率的黏著劑、油脂、導熱矽墊或液體金屬等組成的組中的一種或多種，熱介面材料71略微插入狹縫51A、51B中。
傳熱板72是具有高熱傳導率的構件，例如是裝置200之筐體之金屬、散熱片(Heat spreader)、外殼或散熱器等。傳熱板係經由熱介面材料71與半導體裝置100熱連接，可以將半導體裝置100產生的熱有效地散熱到外部。在半導體裝置100中設置有使第一半導體元件10產生的熱難以傳遞至第二半導體元件20和第三半導體元件30的狹縫51A、51B，因此在裝置200之動作時，可以抑制第二半導體元件20和第三半導體元件30之溫度上升，可以穩定地高速動作。使用半導體裝置101～107來替換半導體裝置100時亦可以獲得同樣效果。當第一半導體元件10之上表面存在矽之情況下，矽與熱介面材料71直接接觸，可以有效地散熱。
(第三實施形態) 圖14中示出半導體封裝300之截面概念圖。圖14之半導體封裝300具有：半導體裝置100、熱介面材料71、傳熱板72、安裝基板73、電極74、運算裝置81及主機介面82。半導體封裝300為單晶片系統(System on Chip (SoC))。
半導體裝置100、運算裝置81及主機介面82被載置於安裝基板73上。半導體封裝300亦可以具有圖示以外之被動元件及主動元件。
運算裝置81例如可以舉出CPU、GPU或FPGA等。在半導體封裝300中，可以藉由運算裝置81處理保存在半導體記憶裝置即半導體裝置100的資訊。
在半導體封裝300中例如可以將第二半導體元件20和第三半導體元件30之溫度上升抑制到熱節流起作用的程度，並且可以使半導體裝置100穩定地高速動作。使用半導體裝置101～107來替換半導體裝置100時亦可以獲得同樣效果。
以上，說明了本發明一些實施形態，但是這些實施形態僅是提示的例子，並非用來限定發明之範圍。這些新穎的實施形態可以用其他各種形態來實施，在不脫離發明要旨的範圍內，可以進行各種省略、替換、變更。這些實施形態或其變形例亦包含在發明之範圍或要旨，並且包含在與申請專利範圍記載的發明為均等的範圍內。
100:半導體裝置 10:第一半導體元件 20:第二半導體元件 21A:半導體記憶體晶片 21B:半導體記憶體晶片 22A:黏著層 22B:晶粒黏結薄膜 23A,23B:接合導線 30:第三半導體元件 31A,31B:半導體記憶體晶片 32A:黏著層 32B:晶粒黏結薄膜 33A,33B:接合導線 40:佈線基板 41:電極 50:第一密封材料 51A,51B:狹縫
[圖1]第一實施形態的半導體裝置的截面概念圖。 [圖2]第一實施形態的半導體裝置的截面概念圖。 [圖3]第一實施形態的半導體裝置的截面概念圖。 [圖4]第一實施形態的半導體裝置的截面概念圖。 [圖5]第一實施形態的半導體裝置的截面概念圖。 [圖6]第一實施形態的半導體裝置的截面概念圖。 [圖7]第一實施形態的半導體裝置的截面概念圖。 [圖8]第一實施形態的半導體裝置的截面概念圖。 [圖9]第一實施形態的半導體裝置的截面概念圖。 [圖10]第一實施形態的半導體裝置的截面概念圖。 [圖11]第一實施形態的半導體裝置的截面概念圖。 [圖12]第一實施形態的記憶體系統之方塊圖。 [圖13]第二實施形態的裝置的截面概念圖。 [圖14]第三實施形態的半導體封裝之截面概念圖。
10:第一半導體元件
20:第二半導體元件
21A:半導體記憶體晶片
21B:半導體記憶體晶片
22A:黏著層
22B:晶粒黏結薄膜
23A,23B:接合導線
30:第三半導體元件
31A,31B:半導體記憶體晶片
32A:黏著層
32B:晶粒黏結薄膜
33A,33B:接合導線
40:佈線基板
41:電極
50:第一密封材料
51A,51B:狹縫
100:半導體裝置

Claims (17)

  1. 一種半導體裝置，係具備：佈線基板，其具有第一表面和前述第一表面之相反一側的第二表面；第一半導體元件，其設置在前述佈線基板之第一表面上；第一層疊體，其設置在前述佈線基板之第一表面上，並且將多個第二半導體元件層疊而成；及第一密封材料，其密封至少前述第一層疊體；在前述第一半導體元件與前述第一層疊體之間的前述第一密封材料形成有狹縫，當前述第一半導體元件上之前述第一密封材料之厚度為t1，前述第一層疊體上之前述第一密封材料之厚度為t2時，t1與t2的關係滿足0≦t1<t2，將前述佈線基板之面內方向設為第一方向，將與前述第一方向正交的前述佈線基板之面內方向設為第二方向時，前述狹縫向前述第二方向延伸，將前述第一半導體元件之前述第二方向之長度設為L1，將前述第一層疊體之前述第二方向之長度設為L2時，滿足L1<L2的關係。
  2. 一種半導體裝置，係具備：佈線基板，其具有第一表面和前述第一表面之相反一 側的第二表面；第一半導體元件，其設置在前述佈線基板之第一表面上；第一層疊體，其設置在前述佈線基板之第一表面上，並且將多個第二半導體元件層疊而成；及第一密封材料，其密封至少前述第一層疊體；在前述第一半導體元件與前述第一層疊體之間的前述第一密封材料形成有狹縫，當前述第一半導體元件上之前述第一密封材料之厚度為t1，前述第一層疊體上之前述第一密封材料之厚度為t2時，t1與t2的關係滿足0≦t1<t2，將前述佈線基板之面內方向設為第一方向，將與前述第一方向正交的前述佈線基板之面內方向設為第二方向，將與前述第一方向及前述第二方向正交的方向設為第3方向，將前述第一半導體元件之前述第3方向之長度設為H時，前述狹縫之底部之位置距離前述佈線基板之前述第一表面為0.5×H以下。
  3. 一種半導體裝置，係具備：佈線基板，其具有第一表面和前述第一表面之相反一側的第二表面；第一半導體元件，其設置在前述佈線基板之第一表面 上；第一層疊體，其設置在前述佈線基板之第一表面上，並且將多個第二半導體元件層疊而成；及第一密封材料，其密封至少前述第一層疊體；在前述第一半導體元件與前述第一層疊體之間的前述第一密封材料形成有狹縫，當前述第一半導體元件上之前述第一密封材料之厚度為t1，前述第一層疊體上之前述第一密封材料之厚度為t2時，t1與t2的關係滿足0≦t1<t2，將前述第一半導體元件面向前述第一層疊體側的面之面積設為S1，將前述第一層疊體面向前述第一半導體元件側的面之面積設為S2，將前述狹縫面向前述第一半導體元件側的面之面積設為S3時，S1、S2和S3的關係滿足S1<S3且S2<S3。
  4. 一種半導體裝置，係具備：佈線基板，其具有第一表面和在前述第一表面之相反一側的第二表面；第一半導體元件，其設置在前述佈線基板之第一表面上，且在面對前述第一表面的第三表面上形成有電連接到前述佈線基板的電極；第一層疊體，其設置在前述佈線基板之第一表面上，且層疊有多個第二半導體元件； 第二層疊體，其設置在前述佈線基板之第一表面上，且層疊有多個第三導體元件，並且隔著前述第一半導體元件位於前述第一層疊體的相反方向；第一密封材料，其密封至少前述第一層疊體和前述第二層疊體；在前述第一半導體元件與前述第一層疊體之間的前述第一密封材料形成有狹縫，在前述第一半導體元件與前述第二層疊體之間的前述第一密封材料形成有狹縫，假設前述第一半導體元件上之前述第一密封材料之厚度為t1，前述第一層疊體上之前述第一密封材料之厚度為t2時，t1與t2的關係滿足0≦t1<t2，假設前述第二層疊體上之前述第一密封材料之厚度為t3時，t1與t3的關係滿足0≦t1<t3，在沿著與前述基板之面內方向垂直的方向上，前述佈線基板之表面與前述第一半導體元件之間分離最遠部分的距離Z1，係比前述佈線基板之表面與前述第一層疊體之間分離最遠部分的距離Z2還長。
  5. 如請求項1至3之中任一項之半導體裝置，其中在沿著與前述基板之面內方向垂直的方向上，前述佈線基板之表面與前述第一半導體元件之間分離最遠部分的距離Z1，係比前述佈線基板之表面與前述第一層疊體之間分離最遠部分的距離Z2還長。
  6. 如請求項1至3之中任一項之半導體裝置，其中在前述第一半導體元件中，在面對前述佈線基板之前述第一表面的第三表面上形成有與前述佈線基板電性連接的電極。
  7. 如請求項1至3之中任一項之半導體裝置，其中，還具備：第二層疊體，其設置在前述佈線基板之第一表面上，且層疊有多個第三導體元件，並且隔著前述第一半導體元件位於前述第一層疊體的相反方向，前述第一密封材料將前述第二層疊體密封，在前述第一半導體元件與前述第二層疊體之間的前述第一密封材料中形成有狹縫，如果前述第二層疊體上的前述第一密封材料之厚度為t3時，t1與t3之關係滿足0≦t1<t3。
  8. 如請求項1至3之中任一項之半導體裝置，其中，還具備：將前述第一半導體元件與前述佈線基板電性連接的第一導線，前述導線被前述第一密封材料密封。
  9. 如請求項1之半導體裝置，其中將前述狹縫之前述第二方向之長度設為L3時，滿足L1<L3且L2<L3的關係。
  10. 如請求項9之半導體裝置，其中 將前述狹縫之前述第二方向之長度設為L3時，滿足1.1×L1<L3且1.1×L2<L3的關係。
  11. 如請求項1至4之中任一項之半導體裝置，其中前述t1與t2的關係滿足t1<0.5×t2。
  12. 如請求項1至4之中任一項之半導體裝置，其中前述第一半導體元件之側表面之一部分從前述第一密封材料露出。
  13. 如請求項1至4之中任一項之半導體裝置，其中前述狹縫圍繞前述第一半導體元件。
  14. 如請求項1至4之中任一項之半導體裝置，其中在前述狹縫中填埋有熱傳導率比前述第一密封材料低的構件。
  15. 如請求項2之半導體裝置，其中前述狹縫之底部之位置距離前述佈線基板之前述第一表面為0.2×H以下。
  16. 如請求項1至4之中任一項之半導體裝置，其中在前述狹縫之底部之至少一部分沒有設置前述第一密封材料。
  17. 如請求項1至4之中任一項之半導體裝 置，其中前述第一半導體元件為控制器晶片，前述第二半導體元件為半導體記憶體晶片。
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