KR20240001015A - 반도체 구조 및 제조 방법, 메모리 칩, 전자 기기 - Google Patents

반도체 구조 및 제조 방법, 메모리 칩, 전자 기기 Download PDF

Info

Publication number
KR20240001015A
KR20240001015A KR1020227039105A KR20227039105A KR20240001015A KR 20240001015 A KR20240001015 A KR 20240001015A KR 1020227039105 A KR1020227039105 A KR 1020227039105A KR 20227039105 A KR20227039105 A KR 20227039105A KR 20240001015 A KR20240001015 A KR 20240001015A
Authority
KR
South Korea
Prior art keywords
storage unit
semiconductor structure
lead
layer
drain doped
Prior art date
Application number
KR1020227039105A
Other languages
English (en)
Inventor
홍 왕
샤오지에 리
Original Assignee
창신 메모리 테크놀로지즈 아이엔씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 창신 메모리 테크놀로지즈 아이엔씨 filed Critical 창신 메모리 테크놀로지즈 아이엔씨
Publication of KR20240001015A publication Critical patent/KR20240001015A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 실시예는 반도체 분야에 관한 것으로, 반도체 구조 및 제조 방법, 메모리 칩, 전자 기기를 제공하고, 반도체 구조는, 기판; 및 복수 개의 리드 포스트를 포함하고, 상기 기판에는 적층 구조가 구비되고, 상기 적층 구조는 제1 방향으로 배열된 복수 개의 저장 유닛 그룹을 포함하고, 상기 저장 유닛 그룹은 제2 방향으로 배열된 다층 저장 유닛을 포함하며, 적어도 두 개의 상기 리드 포스트는 각각 상이한 저장 유닛 그룹에서의 상이한 층의 상기 저장 유닛에 연결된다. 본 발명의 실시예는 적어도 반도체 구조의 집적도를 향상시킬 수 있다.

Description

반도체 구조 및 제조 방법, 메모리 칩, 전자 기기
본 출원은 2022년 6월21일에 제출한 출원 명칭이 “반도체 구조 및 제조 방법, 메모리 칩, 전자 기기”이고 출원 번호가 202210723121.3인 중국 특허 출원을 인용하며, 인용을 통해 모두 본 출원에 병합된다.
본 발명의 실시예는 반도체 분야에 속하고, 구체적으로 반도체 구조 및 제조 방법, 메모리 칩, 전자 기기에 관한 것이다.
반도체 구조는 복수 개의 저장 유닛을 포함하고, 저장 유닛은 저장 기능을 수행하기 위해 주변 회로와 연결되어야 한다. 반도체 구조의 집적도가 높을 수록, 수용할 수 있는 저장 유닛의 개수가 더욱 많고, 반도체 구조의 성능이 더욱 좋다. 그러나, 현재의 반도체 구조는 낭비되는 공간이 비교적 많고; 또한, 물리적 특성으로 인해, 저장 유닛의 부피는 스케일링 한계에 도달하였으며; 공정 요인으로 인해, 저장 유닛의 적층 층수도 향상되기 어렵다.
따라서, 반도체 구조의 집적도를 향상시키기 위해, 새로운 아키텍처의 반도체 구조가 시급히 요구되고 있다.
본 발명의 실시예는 반도체 구조 및 제조 방법, 메모리 칩, 전자 기기를 제공하고, 적어도 반도체 구조의 집적도를 향상시키는데 유리하다.
본 발명의 일 실시예에 따르면, 본 발명의 실시예의 일 측면에서는 반도체 구조를 제공하고, 반도체 구조는, 기판; 및 복수 개의 리드 포스트를 포함하고, 상기 기판에는 적층 구조가 구비되고, 상기 적층 구조는 제1 방향으로 배열된 복수 개의 저장 유닛 그룹을 포함하고, 상기 저장 유닛 그룹은 제2 방향으로 배열된 다층 저장 유닛을 포함하며, 적어도 두 개의 상기 리드 포스트는 각각 상이한 저장 유닛 그룹에서의 상이한 층의 상기 저장 유닛에 연결된다.
본 발명의 일 실시예에 따르면, 본 발명의 실시예의 다른 일 측면에서는 반도체 구조의 제조 방법을 제공하고, 제조 방법은, 기판을 제공하고, 상기 기판에 적층 구조를 형성하는 단계; 및 복수 개의 리드 포스트를 형성하는 단계를 포함하고, 상기 적층 구조는 제1 방향으로 배열된 복수 개의 저장 유닛 그룹을 포함하고, 상기 저장 유닛 그룹은 제2 방향으로 배열된 다층 저장 유닛을 포함하며, 적어도 두 개의 상기 리드 포스트는 각각 상이한 저장 유닛 그룹에서의 상이한 층의 상기 저장 유닛에 연결된다.
본 발명의 일 실시예에 따르면, 본 발명의 실시예의 다른 일 측면에서는 반도체 구조를 더 제공하고, 반도체 구조는, 기판; 및 복수 개의 리드 포스트를 포함하고, 상기 기판에는 적층 구조가 구비되고, 상기 적층 구조는 제1 방향으로 배열된 복수 개의 저장 유닛 그룹을 포함하고, 상기 저장 유닛 그룹은 제2 방향으로 배열된 다층 저장 유닛을 포함하며, 적어도 두 개의 상기 리드 포스트는 동일한 상기 저장 유닛 그룹에서의 상이한 저장 유닛에 연결된다.
본 발명의 일 실시예에 따르면, 본 발명의 실시예의 다른 일 측면에서는 메모리 칩을 더 제공하고, 메모리 칩은 전술한 반도체 구조를 포함한다.
본 발명의 일 실시예에 따르면, 본 발명의 실시예의 다른 일 측면에서는 전자 기기를 더 제공하고, 전자 기기는 전술한 메모리 칩을 포함한다.
본 발명의 실시예에서 제공한 기술방안은 적어도 아래와 같은 장점을 구비한다.
본 발명의 실시예에서 제공한 반도체 구조에서, 적어도 두 개의 리드 포스트는 저장 유닛 그룹에서의 상이한 층의 저장 유닛에 연결된다. 다시 말해, 적어도 두 개의 리드 포스트를 저장 유닛에 직접 연결함으로써, 스탭 개수를 줄이거나 더 이상 스탭 영역을 별도로 설치하지 않으므로, 반도체 구조의 집적도를 향상시키는데 유리하다.
본문의 도면은 본 명세서에 포함되어 본 명세서의 일부를 구성하고, 본 발명과 일치하는 실시예를 예시하고, 본 명세서와 함께 본 발명의 원리를 설명하기 위해 사용된다. 명백하게 아래 설명에서의 첨부 도면은 다만 본 발명의 일부 실시예일 뿐이고, 본 기술분야의 통상의 기술자는 창조적 노동을 부여하지 않는 전제하에서도, 이러한 첨부 도면에 따라 다른 첨부 도면을 획득할 수 있다.
도 1은 반도체 구조의 평면도이다.
도 2는 도 1의 국부 확대도이다.
도 3은 도 2가 A 내지 A1 방향에서의 단면도이다.
도 4는 본 발명의 실시예에서 제공한 적층 구조의 예시도이다.
도 5 내지 도 11은 각각 본 발명의 실시예에서 제공한 7 가지 상이한 반도체 구조의 국부 평면도이다.
도 12는 본 발명의 실시예에서 제공한 저장 유닛 그룹의 예시도이다.
도 13은 본 발명의 실시예에서 제공한 반도체 구조의 국부 측면 예시도이다.
도 14는 본 발명의 실시예에서 제공한 다른 저장 유닛 그룹의 예시도이다.
도 15는 본 발명의 실시예에서 제공한 다른 반도체 구조의 국부 측면 예시도이다.
도 16은 본 발명의 실시예에서 제공한 또 다른 저장 유닛 그룹의 예시도이다.
도 17은 본 발명의 실시예에서 제공한 또 다른 반도체 구조의 국부 측면 예시도이다.
도 18 내지 도 21은 본 발명의 실시예에서 제공한 4 가지 상이한 저장 유닛 그룹의 예시도이다.
도 22는 본 발명의 실시예에서 제공한 구조 모듈의 예시도이다.
도 23 내지 도 31은 본 발명의 실시예에서 제공한 반도체 구조의 제조 방법에서 각 단계에 대응되는 구조 예시도이다.
도 32 내지 도 35는 본 발명의 실시예에서 제공한 다른 반도체 구조의 제조 방법에서 각 단계에 대응되는 구조 예시도이다.
도 36은 본 발명의 실시예에서 제공한 또 다른 저장 유닛 그룹의 예시도이다.
도 37 내지 도 38은 각각 본 발명의 실시예에서 제공한 2 가지 상이한 반도체 구조의 국부 평면도이다.
도 1은 반도체 구조의 평면도이고, 도 2는 도 1에서 점선 원 내의 스탭의 확대도이고, 도 3은 도 2가 A 내지 A1 방향에서의 단면도이다. 도 1 내지 도 3을 참조하면, 반도체 구조는 저장 영역(100) 및 스탭 영역(200)을 포함한다. 저장 영역(100) 내에는 다층 저장 유닛이 구비된다. 스탭 영역(200) 내에는 복수 개의 스탭이 구비되고, 각 스탭과 각 층의 저장 유닛은 일대일로 대응 설치된다. 스탭 내에는 연결층(도에는 도시되지 않음)이 설치될 수 있고, 스탭에는 리드 포스트(300)가 설치될 수 있으며, 리드 포스트(300)는 스탭 내의 연결층을 통해 저장 유닛에 전기적으로 연결됨으로써, 저장 유닛을 인출하여, 저장 유닛이 주변 회로에 연결하는데 용이하다. 그러나, 저장 유닛의 적층 층수의 증가에 따라, 스탭 영역(200)이 차지하는 면적은 점점 더 커진다. 예를 들어, 총 64 층의 저장 유닛이 존재하면, 이에 대응되게, 64 개의 스탭이 필요하고, 하단 층의 스탭 일수록 면적이 더욱 크다. 최상단 층의 스탭의 면적이 0.25μm2이면, 최하단 층의 스탭의 면적은 64*0.25=16μm2이다. 도 3을 참조하면, 각 스탭 아래의 연결층은 지지 및 전기적 연결의 작용만 함으로써, 하단 층 공간의 낭비를 조성한다. 따라서, 반도체 구조의 집적도는 추가로 향상될 필요가 있다.
본 발명의 일 실시예는 반도체 구조를 제공하고, 상기 반도체 구조에서, 복수 개의 리드 포스트에서의 적어도 두 개는 상이한 저장 유닛 그룹에서의 상이한 층의 저장 유닛에 연결된다. 다시 말해, 적어도 두 개의 리드 포스트를 저장 유닛에 직접 연결함으로써, 스탭 개수를 줄이거나 더 이상 스탭 영역을 별도로 설치하지 않으므로, 공간 이용률을 향상시킴으로써, 반도체 구조의 집적도를 향상시키는데 유리하다.
아래에 첨부 도면을 결합하여 본 발명의 각 실시예에 대해 상세히 설명한다. 그러나, 본 분야의 통상의 기술자가 이해할 수 있는 것은, 본 발명의 실시예에서, 독자로 하여금 본 발명의 실시예를 더욱 잘 이해하도록하기 위하여, 많은 기술적 세부 사항을 제안한다. 그러나, 이러한 기술적 세부 사항 및 아래의 각 실시예에 기반한 다양한 변경 및 수정이 없이도, 본 발명의 실시예에서 보호 청구된 기술 방안을 구현할 수 있다.
도 4 내지 도 22에 도시된 바와 같이, 본 발명의 일 실시예는 반도체 구조를 제공하고, 반도체 구조는, 기판(11, 도 23을 참조); 및 복수 개의 리드 포스트(5)를 포함하고, 기판(11)에는 적층 구조가 구비되고, 적층 구조는 제1 방향(X)으로 배열된 복수 개의 저장 유닛 그룹(TC0)을 포함하고, 저장 유닛 그룹(TC0)은 제2 방향(Z)으로 배열된 다층 저장 유닛(TC)을 포함하며, 적어도 두 개의 리드 포스트(5)는 각각 상이한 저장 유닛 그룹(TC0)에서의 상이한 층의 저장 유닛(TC)에 연결된다.
즉, 저장 유닛(TC)이 다층으로 적층된 배열 방식을 이용하여, 적어도 두 개의 리드 포스트(5)를 직접 저장 유닛(TC)에 연결하여, 스탭의 개수를 줄일 수 있다. 모든 리드 포스트(5)가 직접 저장 유닛(TC)에 연결될 경우, 스탭 영역을 별도로 설치할 필요가 없다. 다시 말해, 저장 유닛(TC)에 연결된 리드 포스트(5)가 기판(11) 표면에서의 정투영은 적층 구조가 기판(11) 표면에서의 정투영 내에 위치함으로써, 기판(11) 표면의 활용도가 향상됨으로써, 반도체 구조의 집적도를 향상시킨다. 또한, 적어도 두 개의 리드 포스트(5)가 상이한 저장 유닛 그룹(TC0)에서의 상이한 층의 저장 유닛(TC)에 연결되면, 적어도 두 개의 리드 포스트(5)는 상이한 저장 유닛 그룹(TC0)의 공간 위치를 이용할 수 있는 것을 설명한다.
아래는 첨부된 도면과 결합하여 반도체 구조에 대해 상세하게 설명한다.
일부 실시예에 있어서, 도 4 내지 도 5, 도 8 내지 도 22를 참조하면, 동일한 저장 유닛 그룹(TC0)에서의 모든 저장 유닛(TC)은 최대 하나의 리드 포스트(5)에 연결된다. 즉, 각 저장 유닛 그룹(TC0)에는 하나의 리드 포스트(5)와 저장 유닛(TC)의 연결 위치만을 설치하면 된다. 동일한 저장 유닛 그룹(TC0) 내의 연결 위치는 비교적 적기 때문에, 상이한 저장 유닛 그룹(TC0)에서의 연결 방식은 상대적으로 통일됨으로써, 상이한 리드 포스트(5)와 저장 유닛(TC)의 연결 공정을 통일하는데 유리하여, 생산 비용을 절감한다. 설명해야 할 것은, 리드 포스트(5)가 상이한 층의 저장 유닛(TC)에 연결되도록 하기 위해, 저장 유닛(TC) 내의 일부 구조를 제거하여 적어도 일부 리드 포스트(5)가 적어도 하나의 저장 유닛(TC)을 관통하도록 할 수 있고, 리드 포스트(5)를 저장 유닛(TC)의 측벽에 설치하여 저장 유닛(TC)을 관통하지 않도록 할 수도 있다.
다른 일부 실시예에 있어서, 도 6 내지 도 7을 참조하면, 적어도 두 개의 리드 포스트(5)에 연결된 저장 유닛(TC)은 동일한 저장 유닛 그룹(TC0)에 위치한다. 즉, 각 저장 유닛 그룹(TC0)에는 복수 개의 리드 포스트(5)와 저장 유닛(TC)의 연결 위치를 설치할 수 있다. 설명해야 할 것은, 리드 포스트(5)와 저장 유닛(TC)이 연결되도록 하기 위해, 일반적으로 저장 유닛(TC) 내의 일부 구조를 제거하는 것이 필요하고, 리드 포스트(5)가 필요한 공간 위치를 제공한다. 저장 유닛(TC) 내의 일부 구조는 제거된 이후, 상기 저장 유닛(TC)은 저장 기능을 더 이상 실행하지 않는다. 복수 개의 리드 포스트(5)가 동일한 저장 유닛 그룹(TC0)에 위치하면, 고장난 저장 유닛(TC)의 개수를 줄이는데 유리함으로써, 반도체 구조 내의 공간 이용률을 향상시킴으로써, 집적도를 향상시킨다.
구체적으로, 적어도 두 개의 리드 포스트(5)에 연결된 저장 유닛(TC)은 동일한 저장 유닛 그룹(TC0)에 위치하고, 동일한 저장 유닛 그룹(TC0)의 적어도 두 개의 리드 포스트(5)는 동일한 층의 저장 유닛(TC)에 연결되거나; 동일한 저장 유닛 그룹(TC0)의 적어도 두 개의 리드 포스트(5)는 상이한 층의 저장 유닛(TC)에 연결되는 두 가지 경우를 포함할 수 있다.
도 6을 참조하면, 동일한 저장 유닛 그룹(TC0)에 위치한 적어도 두 개의 리드 포스트(5)는 제1 방향(X)에 따라 배열될 수 있고; 도 7을 참조하면, 동일한 저장 유닛 그룹(TC0)에 위치한 적어도 두 개의 리드 포스트(5)는 제3 방향(Y)에 따라 배열될 수 있다.
일부 실시예에 있어서, 도 4를 참조하면, 리드 포스트(5)의 개수는 저장 유닛(TC)의 층수보다 크거나 같고, 각 층은 적어도 하나의 리드 포스트(5)에 연결된 저장 유닛(TC)을 포함한다. 즉, 각 층의 저장 유닛(TC)은 모두 리드 포스트(5)에 직접 연결될 수 있고, 별도로 스탭 영역을 설치할 필요가 없다. 또한, 각 층의 저장 유닛(TC)은 하나 또는 복수 개의 리드 포스트(5)를 통해 인출될 수 있다. 각 층의 저장 유닛(TC)이 하나의 리드 포스트(5)를 통해 인출될 경우, 공정 제조를 단순화하는데 유리하고; 각 층의 저장 유닛(TC)이 복수 개의 리드 포스트(5)를 통해 인출될 경우, 접촉 면적을 증가하는데 유리함으로써, 접촉 저항을 저하시킨다.
설명해야 할 것은, 저장 유닛 그룹(TC0) 내에는 다양하고 상이한 구조가 구비되고, 따라서, 동일한 저장 유닛 그룹(TC0)에 연결된 리드 포스트(5)의 개수가 많으면, 리드 포스트(5)가 필요되는 공간 위치가 크고, 상이한 리드 포스트(5)는 저장 유닛 그룹(TC0) 내의 상이한 구조에 연결될 수 있으므로, 상이한 구조의 경우 일반적으로 상이한 연결 공정을 사용해야 한다. 일부 실시예에 있어서, 동일한 저장 유닛 그룹(TC0)에 연결된 리드 포스트(5)의 개수는 저장 유닛 그룹(TC0)에서 저장 유닛(TC)의 층수보다 적고, 동일한 저장 유닛 그룹(TC0)에 연결된 리드 포스트(5)의 개수를 제어하는 것을 통해, 상기 개수가 합리적인 범위 내로 유지하여, 리드 포스트(5)와 저장 유닛(TC)의 연결 공정을 단순화 한다.
일부 실시예에 있어서, 도 6, 도8 내지 도 9를 참조하면, 리드 포스트(5)는 제1 방향(X)을 따라 일렬로 배열된다. 다시 말해, 제1 방향(X)에서, 복수 개의 리드 포스트(5)는 대략 정렬됨으로써, 복수 개의 리드 포스트(5)가 저장 유닛(TC) 내의 동일한 구조에 연결되도록 함으로써, 리드 포스트(5)와 저장 유닛(TC)의 연결 공정을 통일하는데 유리하여, 생산 비용을 절감한다.
예를 들어, 도 8을 참조하면, 리드 포스트(5)는 제1 방향(X)을 따라 일렬로 배열된다. 다시 말해, 리드 포스트(5)는 동일한 직선에 배열되고, 복수 개의 리드 포스트(5)가 제1 방향(X)에서의 양단을 정렬됨으로써, 공정을 단순화하는데 유리하고, 반도체 구조의 균일성을 향상시킨다. 또한, 도 9를 참조하면, 리드 포스트(5)는 약간 어긋날 수도 있으며, 즉 복수 개의 리드 포스트(5)가 제1 방향(X)에서의 양단은 정렬되지 않음으로써, 리드 포스트(5)의 정대면 면적이 감소하여, 인접한 리드 포스트(5) 사이의 기생 커패시터를 줄일 수 있다.
도 4, 도 12 내지 도 22를 참조하면, 적어도 하나의 리드 포스트(5)는 제2 방향(Z)으로 연장되고 저장 유닛 그룹(TC0)에서의 적어도 하나의 저장 유닛(TC)을 관통하며, 이러한 경우, 적어도 하나의 리드 포스트(5)가 기판(11) 표면에서의 정투영은 하나의 저장 유닛(TC)이 기판(11) 표면에서의 정투영 내에 위치한다. 아래는 이에 대해 상세히 설명하고, 이해의 편의를 위해, 리드 포스트(5)를 적층 설치된 접촉부(51) 및 연장부(52)로 분할한다. 접촉부(51)는 저장 유닛(TC)에 연결되고, 접촉부(51)에 연결된 저장 유닛(TC)을 대응층의 저장 유닛(TC)으로 칭한다.
구체적으로, 적어도 두 개의 리드 포스트(5)는 각각 상이한 저장 유닛 그룹(TC0)에서 상이한 층의 저장 유닛(TC)에 연결되고, 적어도 하나의 리드 포스트(5)는 비 최상단 층의 저장 유닛(TC)에 연결되는 것을 설명한다. 비 최상단 층의 저장 유닛(TC)에 연결된 리드 포스트(5)의 경우, 대응층의 저장 유닛(TC)의 공간 위치를 이용해야 하는 것 이외에, 대응층 위쪽의 저장 유닛(TC)의 공간 위치도 점유해야 한다. 예를 들어, 도 12, 도 14 및 도 16을 참조하면, 서브 탑 층을 대응층으로 사용하고, 리드 포스트(5)의 접촉부(51)는 서브 탑 층의 저장 유닛(TC)에 연결되고, 리드 포스트(5)의 연장부(52)는 최상단 층의 저장 유닛(TC)을 관통해야 한다. 관통된 저장 유닛(TC) 및 리드 포스트에 연결된 저장 유닛(TC)은 더 이상 저장 기능을 구비하지 않는다. 다시 말해, 대응층 위쪽의 저장 유닛(TC)의 일부 구조를 직접 제거할 수 있음으로써, 리드 포스트(5)의 연장부(52)에 공간 위치를 제공하고, 이러한 방식은, 생산 공정을 단순화하는데 유리하다.
설명해야 할 것은, 다른 일부 실시예에서, 리드 포스트(5)의 연장부(52)는 대응층 위쪽의 저장 유닛(TC)의 공간 위치를 차지하지 않고, 인접한 저장 유닛(TC) 사이의 공간 위치를 차지할 수 도 있다. 구체적으로, 도 10을 참조하면, 리드 포스트(5)의 일부 접촉부(51)가 대응층의 저장 유닛(TC)의 위치에서 인접한 저장 유닛(TC) 사이로 돌출되어, 리드 포스트(5)의 연장부(52)가 인접한 저장 유닛(TC) 사이의 간격으로 인출되도록 할수 있고, 대응층 위쪽의 저장 유닛(TC)을 관통하지 않도록 함으로써, 고장난 저장 유닛(TC)의 개수를 줄일 수 있다. 또는, 도 11을 참조하면, 리드 포스트(5)의 접촉부(51) 및 연장부(52)는 인접한 저장 유닛(TC) 사이의 공간에 설치되고, 접촉부(51)는 대응층의 저장 유닛(TC)의 측벽에 접촉되어, 리드 포스트(5)의 연장부(52)가 인접한 저장 유닛(TC) 사이의 간격으로 인출되도록 할수 있고, 대응층 위쪽의 저장 유닛(TC)을 관통하지 않도록 함으로써, 고장난 저장 유닛(TC)의 개수를 줄일 수 있다.
도 4를 참조하면, 최상단 층의 저장 유닛(TC)에 연결된 리드 포스트(5)의 경우, 상기 리드 포스트(5)는 대응층의 저장 유닛(TC)의 공간 위치만 이용하면 되고, 다른 저장 유닛(TC)의 공간 위치를 점유할 필요가 없고, 따라서, 대응층 이외의 저장 유닛(TC)을 관통할 필요가 없다.
유의해야 할 것은, 일부 실시예에 있어서, 도 4, 도 12 내지 도 13을 참조하면, 리드 포스트(5)는 또한 대응층의 저장 유닛(TC)을 관통할 수 있고, 즉 대응층의 저장 유닛(TC)의 일부 구조를 제거하여, 리드 포스트(5)의 접촉부(51)를 위해 공간 위치를 제공할 수 있고; 이때의, 리드 포스트(5)의 적어도 일부 측면은 저장 유닛(TC)에 연결된다.
다른 일부 실시예에 있어서, 리드 포스트(5)는 대응층의 저장 유닛(TC)을 관통하지 않을 수도 있다. 예를 들어, 도 14 내지 도 15를 참조하면, 리드 포스트(5)를 대응층의 저장 유닛(TC) 내에 감입하고, 이때의, 리드 포스트(5)의 밑면 및 일부 측면은 저장 유닛(TC)에 연결된다. 또한, 도 16 내지 도 17를 참조하면, 리드 포스트(5)의 밑면은 대응층의 저장 유닛(TC)의 최상면에 연결된다.
도 4를 참조하면, 도 13, 도 15 및 도 17, 적어도 두 개의 리드 포스트(5)가 관통한 저장 유닛(TC)의 개수는 상이하다. 즉, 적어도 두 개의 리드 포스트(5)는 상이한 층의 저장 유닛(TC)에 연결됨으로써, 상이한 층의 저장 유닛(TC)을 인출한다. 이러한 방식으로, 적어도 두 개의 스탭을 줄이므로, 반도체 구조의 부피를 축소한다.
도 12, 도 14, 도 16, 도 18 내지 도 21을 참조하면, 반도체 구조는 리드 포스트(5)와 관통된 저장 유닛(TC) 사이에 위치한 유전층(6)을 더 포함한다. 유전층(6)은 리드 포스트(5)와 대응층 위쪽의 저장 유닛(TC)을 격리할 수 있다. 설명해야 할 것은, 리드 포스트(5)가 대응층의 저장 유닛(TC)을 관통하면, 유전층(6)은 리드 포스트(5) 및 대응층 위쪽의 저장 유닛(TC) 사이에 위치하고, 리드 포스트(5)가 대응층의 저장 유닛(TC) 내에 위치한 측벽을 노출하여, 리드 포스트(5)가 측벽을 통해 대응층의 저장 유닛(TC)에 연결되도록 한다.
도 4를 참조하면, 인접한 두 개의 리드 포스트(5) 사이에는 적어도 하나의 저장 유닛 그룹(TC0)이 이격된다. 즉, 인접한 두 개의 리드 포스트(5)는 인접한 저장 유닛 그룹(TC0)에 연결되지 않고, 이러한 방식으로, 인접한 리드 포스트(5) 사이의 간격을 증가시키는데 유리함으로써, 기생 커패시터를 저하시킨다.
구체적으로, 일부 실시예에서, 인접한 두 개의 리드 포스트(5) 사이의 저장 유닛 그룹(TC0)의 개수는 동일하고, 즉 인접한 리드 포스트(5) 사이의 간격이 같도록 함으로써, 반도체 구조의 균일성을 향상시킨다. 다른 일부 실시예에 있어서, 인접한 두 개의 리드 포스트(5)의 정대면 면적은, 인접한 두 개의 리드 포스트(5) 사이의 저장 유닛 그룹(TC0)의 개수에 정비례한다. 이해할 수 있는 것은, 인접한 리드 포스트(5) 사이의 기생 커패시터는 또한 두 개의 리드 포스트(5) 사이의 정대면 면적과 관련이 있고, 두 개의 리드 포스트(5) 사이의 정대면 면적이 클수록, 상응하게 두 개의 리드 포스트(5)에 이격되는 저장 유닛 그룹(TC0)의 개수를 증가하여, 두 개의 리드 포스트(5) 사이의 간격을 증가함으로써, 기생 커패시터를 저하시킬 수 있다. 예시적으로, 하단 층 및 서브 하단 층의 저장 유닛(TC)에 연결된 두 개의 리드 포스트(5)는 인접하게 설치되고, 두 개의 리드 포스트(5) 사이에는 5 개의 저장 유닛 그룹(TC0)이 구비되며; 최상단 층 및 서브 탑 층의 저장 유닛(TC)에 연결된 두 개의 리드 포스트(5)는 인접하게 설치되며, 두 개의 리드 포스트(5) 사이에는 하나의 저장 유닛 그룹(TC0)이 구비된다.
다른 일부 실시예에 있어서, 도 8 내지 도 9를 참조하면, 인접한 두 개의 리드 포스트(5)는 인접한 저장 유닛 그룹(TC0)에 위치할 수도 있고, 두 개의 리드 포스트(5)에는 저장 유닛 그룹(TC0)이 구비되지 않는다.
아래는 적층 구조를 구체적으로 설명한다.
도 4를 참조하면, 반도체 구조 내에는 제1 방향(X), 제2 방향(Z) 및 제3 방향(Y)이 구비된다. 제1 방향(X)은 기판(11)의 표면에 평해되고, 제2 방향(Z)은 기판(11)의 표면에 수직되며, 제3 방향(Y)은 기판(11)의 표면에 평행된다. 제3 방향(Y)과 제1 방향(X)은 상이하다. 예시적으로, 제3 방향(Y)은 제1 방향(X)에 수직될 수 있다.
계속하여 도 4를 참조하면, 적층 구조는 복수 개의 평행 신호 라인(3) 및 복수 개의 수직 신호 라인(4)을 더 포함하고; 복수 개의 평행 신호 라인(3)은 제2 방향(Z)에 배열되고, 제1 방향(X)을 따라 연장되며, 평행 신호 라인(3)은 한층의 저장 유닛(TC)을 연결하며; 수직 신호 라인(4)은 제2 방향(Z)을 따라 연장되고, 동일한 저장 유닛 그룹(TC0)의 다층 저장 유닛(TC)에 연결된다. 리드 포스트(5)는 평행 신호 라인(3)에 전기적으로 연결된다.
다시 말해, 평행 신호 라인(3)은 기판(11)에서 적층 설치되고, 리드 포스트(5)를 통해 인출되어야 하므로, 후속 평행 신호 라인(3)과 주변 회로의 전기적 연결을 구현하는데 용이하다. 수직 신호 라인(4)은 기판(11)과 수직되게 설치되고, 따라서, 리드 포스트(5)를 통해 인출할 필요가 없다. 일부 실시예에 있어서, 리드 포스트(5)는 직접 평행 신호 라인(3)에 연결할 수 있음으로써, 리드 포스트(5)와 평행 신호 라인(3)의 전기적 연결을 구현하고; 다른 일부 실시예에 있어서, 리드 포스트(5)는 저장 유닛(TC) 내의 전도성 구조를 통해 평행 신호 라인(3)에 전기적으로 연결될 수 있다. 후속 이에 대해 상세히 설명한다.
도 4 내지 도 22를 참조하면, 일부 실시예에 있어서, 저장 유닛(TC)은 제3 방향(Y)으로 배열된 트랜지스터(T) 및 커패시터(C)를 포함할 수 있고, 평행 신호 라인(3) 및 수직 신호 라인(4)은 트랜지스터(T)에 연결된다. 예시적으로, 동적 랜덤 액세스 메모리(DynamicRandomAccessMemory, DRAM)에서, 저장 유닛(TC)은 하나의 트랜지스터(T) 및 하나의 커패시터(C)를 포함한다. 다른 일부 실시예에 있어서, 저장 유닛(TC)은 트랜지스터(T)만을 포함할 수도 있고, 예를 들어, 정적 랜덤 액세스 메모리(StaticRandom-AccessMemory, SRAM)에서, 저장 유닛(TC)은 6 개의 트랜지스터(T)로 구성될 수 있고, 또 예를 들어 무 커패시터 이중 게이트 양자 우물 단일 트랜지스터 DRAM(CapacitorlessDoubleGateQuantumWellSingleTransistorDRAM, 1TDRAM)에서, 저장 유닛(TC)은 하나의 이중 게이트 트랜지스터(T)로 구성된다.
트랜지스터(T)는 제3 방향(Y)으로 배열된 채널 영역(22) 및 소스 드레인 도핑 영역(21)을 포함하고, 소스 드레인 도핑 영역(21)은 채널 영역(22)의 양측에 위치한다. 평행 신호 라인(3) 및 수직 신호 라인(4)에서의 하나는 비트 라인(BL)이고, 다른 하나는 워드 라인(WL)이다. 비트 라인 (Bl)은 소스 드레인 도핑 영역(21)에 연결되고, 워드 라인(WL)은 채널 영역(22)에 연결된다. 예시적으로, 소스 드레인 도핑 영역(21)은 제1 소스 드레인 도핑 영역(211) 및 제2 소스 드레인 도핑 영역(212)을 포함하고, 제1 소스 드레인 도핑 영역(211)은 비트 라인 (Bl)과 채널 영역(22) 사이에 위치하고, 제2 소스 드레인 도핑 영역(212)은 제1 소스 드레인 도핑 영역(211)으로부터 멀어지는 채널 영역(22)의 일측에 위치한다. 제1 소스 드레인 도핑 영역(211) 및 제2 소스 드레인 도핑 영역(212)은 각각 트랜지스터(T)의 소스 및 드레인으로 사용될 수 있다. 또한, 제2 소스 드레인 도핑 영역(21)은 또한 경농도 도핑 드레인 구조를 포함할 수 있고, 경농도 도핑 드레인 구조는 채널 영역 및 드레인 사이에 위치한다.
아래는 리드 포스트(5)와 저장 유닛(TC) 및 평행 신호 라인(3)의 구체적인 위치 관게에 대해 상세히 설명한다.
평행 신호 라인(3)이 비트 라인(BL)이고, 수직 신호 라인(4)이 워드 라인(WL)일 경우, 리드 포스트(5)와 저장 유닛(TC) 및 평행 신호 라인(3)의 위치 관계는 구체적으로 아래와 같다.
예 1, 도 4, 도 12 내지 도 17을 참조하면, 적어도 하나의 리드 포스트(5)의 밑면은 소스 드레인 도핑 영역(21)에 위치한다. 즉, 리드 포스트(5)가 기판(11) 표면에서의 정투영은 소스 드레인 도핑 영역(21)이 기판(11) 표면에서의 정투영과 중첩되는 부분이 존재하고, 리드 포스트(5)는 소스 드레인 도핑 영역(21)의 공간 위치를 이용하여 비트 라인(BL)과의 전기적 연결을 구현한다. 설명해야 할 것은, 도 13, 도 15 및 도 17은 국부 측면의 예시도이고, 채널 영역, 수직 신호 라인 및 커패시터를 도시하지 않았다.
구체적으로, 적어도 하나의 리드 포스트(5)는 대응층의 제1 소스 드레인 도핑 영역(211)에 연결된다. 제1 소스 드레인 도핑 영역(211)은 제2 소스 드레인 도핑 영역(212)보다 비트 라인(BL)에 더 가깝기 때문에, 따라서, 제1 소스 드레인 도핑 영역(211)의 공간 위치를 이용하여 리드 포스트(5)와 비트 라인(BL)의 전기적 연결을 구현할 경우, 리드 포스트(5)와 비트 라인(BL) 사이의 간격을 줄일 수 있음으로써, 저항을 줄이고, 생산 공정을 단순화하는데 유리하다. 리드 포스트(5)가 제2 소스 드레인 도핑 영역(212)의 공간 위치를 이용하여 리드 포스트(5)와 비트 라인(BL)의 전기적 연결을 구현할 경우, 채널 영역(22) 및 제1 소스 드레인 도핑 영역(211)에 대해 전도성 처리를 수행하여, 채널 영역(22) 및 제1 소스 드레인 도핑 영역(211)의 저항을 저하시킬 수 있다.
일부 실시예에 있어서, 도 4, 도 12 내지 도 13을 참조하면, 적어도 하나의 리드 포스트(5)는 적어도 하나의 저장 유닛(TC)에의 소스 드레인 도핑 영역(21)을 관통한다. 리드 포스트(5)가 기판 표면에서의 정투영과 저장 유닛(TC), 예를 들어 제1 소스 드레인 도핑 영역(211)이 기판 표면에서의 정투영은 적어도 일부 중첩된다. 구체적으로, 적어도 하나의 리드 포스트(5)는 대응층의 소스 드레인 도핑 영역(21)을 관통하고, 예를 들어 리드 포스트(5)는 대응층의 저장 유닛(TC)의 제1 소스 드레인 도핑 영역(211)을 관통할 수 있다. 이러한 경우, 리드 포스트(5)는 측벽을 통해 직접 비트 라인(BL)에 연결될 수 있다.
다른 일부 실시예에 있어서, 도 14 내지 도 15를 참조하면, 리드 포스트(5)의 밑면은 소스 드레인 도핑 영역(21) 내에 감입된다. 다시 말해, 리드 포스트(5)의 밑단은 소스 드레인 도핑 영역(21) 내에 위치하지만, 소스 드레인 도핑 영역(21)을 완전히 관통하지 않는다. 이러한 경우, 리드 포스트(5)는 직접 비트 라인(BL)에 연결될 수 있을 뿐만 아니라, 간접적으로 소스 드레인 도핑 영역(21)을 통해 비트 라인(BL)에 전기적으로 연결될 수도 있다.
또 다른 일부 실시예에 있어서, 도 16 내지 도 17을 참조하면, 리드 포스트(5)의 밑면은 소스 드레인 도핑 영역(21)의 최상면에 위치하고, 예를 들어 리드 포스트(5)의 밑면은 제1 소스 드레인 도핑 영역(211)의 최상면에 위치한다. 이러한 경우, 리드 포스트(5)는 비트 라인(BL)에 직접 연결되지 않고, 소스 드레인 도핑 영역(21)을 통해 비트 라인(BL)과의 전기적 연결을 구현한다. 소스 드레인 도핑 영역(21)의 저항을 저하시키기 위해, 소스 드레인 도핑 영역(21)에 대해 전도성 처리를 수행할 수 있고, 예를 들어 금속 규소화 공정을 사용하여 소스 드레인 도핑 영역(21)에 금속 규소 화합물을 형성할 수 있고; 또는, 소스 드레인 도핑 영역(21)에 대해 고농도 도핑 처리를 수행할 수 있다.
설명해야 할 것은, 비 최상단 층에 연결된 저장 유닛(TC)의 경우, 리드 포스트(5)는 또한 대응층 위쪽의 소스 드레인 도핑 영역(21)을 관통할 수 있다. 최상단 층의 저장 유닛(TC)에 연결된 리드 포스트(5)의 경우, 리드 포스트(5)는 대응층 이외의 다른 소스 드레인 도핑 영역(21)을 관통할 필요가 없다.
예 2, 도 18을 참조하면, 저장 유닛(TC)은 비트 라인 접촉 영역(23)을 더 포함하고, 비트 라인 접촉 영역(23)은 비트 라인 (BL) 및 소스 드레인 도핑 영역(21)을 연결한다. 비트 라인 접촉 영역(23)은 비트 라인(BL)과 소스 드레인 도핑 영역(21) 사이의 접촉 저항을 저하시킬 수 있다. 예시적으로, 비트 라인 접촉 영역(23)은 고농도로 도핑된 폴리실리콘 또는 금속 규소화합물일 수 있다.
적어도 하나의 리드 포스트(5)의 밑면은 비트 라인 접촉 영역(23)에 위치한다. 즉, 리드 포스트(5)는 또한 비트 라인 접촉 영역(23)의 공간 위치를 이용하여 비트 라인(BL)에 전기적으로 연결될 수 있다. 예를 들어, 적어도 하나의 리드 포스트(5)는 하나의 저장 유닛(TC)에서의 비트 라인 접촉 영역(23)을 관통한다. 또는, 적어도 하나의 리드 포스트(5)는 대응층의 비트 라인 접촉 영역(23)에 감입되고; 또는, 적어도 하나의 리드 포스트(5)의 밑면은 대응층의 비트 라인 접촉 영역(23)의 최상면에 연결된다.
평행 신호 라인(3)이 워드 라인(WL)이고, 수직 신호 라인(4)이 비트 라인(BL)일 경우, 리드 포스트(5)와 저장 유닛(TC) 및 평행 신호 라인(3)의 위치 관계는 구체적으로 아래와 같다.
예 1, 도 19를 참조하면, 적어도 하나의 리드 포스트(5)의 밑면은 채널 영역(22)에 위치한다. 즉, 리드 포스트(5)가 기판(11) 표면에서의 정투영은 채널 영역(22)이 기판(11) 표면에서의 정투영과 중첩되는 부분이 존재하고, 리드 포스트(5)는 채널 영역(22)의 공간 위치를 이용하여 워드 라인(WL)과의 전기적 연결을 구현한다.
유의해야 할 것은, 워드 라인(WL)은 채널 영역(22)과 여러 가지 위치 관계가 존재한다. 예를 들어, 워드 라인(WL)은 전체 채널 영역(22)을 커버할 수 있고, 또는, 워드 라인(WL)은 채널 영역(22)의 최상면 및 밑면 중 적어도 하나에 연결될 수 있다.
아래는 워드 라인(WL)이 적어도 채널 영역(22)의 최상면을 커버하는 것을 예로 들어, 리드 포스트(5)와 워드 라인(WL)의 위치 관계에 대해 설명한다.
도 19를 참조하면, 리드 포스트(5)가 비 최상단 층의 저장 유닛(TC)에 연결되면, 상기 리드 포스트(5)는 대응층의 저장 유닛(TC)에서의 워드 라인(WL)에 전기적으로 연결되고 대응층의 위쪽에 위치한 채널 영역(22) 및 워드 라인(WL)을 관통한다. 리드 포스트(5)가 기판 표면에서의 정투영과 저장 유닛(TC)에서 채널 영역(22)이 기판 표면에서의 정투영은 적어도 일부 중첩된다. 유의해야 할 것은, 리드 포스트(5)는 워드 라인(WL)을 관통하지만, 워드 라인(WL)을 완전히 절단하지 않는다. 예를 들어, 리드 포스트(5)는 워드 라인(WL)의 중심을 관통한다. 리드 포스트(5)와 대응층 위쪽의 워드 라인(WL) 사이에는 유전층(6)이 더 구비되어, 리드 포스트(5)와 대응층 위쪽의 워드 라인(WL)이 전기적 연결이 발생하는 것을 방지한다.
리드 포스트(5)가 최상단 층의 저장 유닛(TC)에 연결되면, 상기 리드 포스트(5)는 최상단 층의 워드 라인(WL)에 전기적으로 연결될 수 있고, 워드 라인(WL) 및 채널 영역(22)을 관통할 필요가 없다.
반도체 구조는 적어도 두 개의 상이한 층의 저장 유닛(TC)에 연결된 리드 포스트(5)를 포함하기 때문에, 적어도 하나의 리드 포스트(5)는 비 최상단 층의 저장 유닛(TC)에 연결되고, 따라서, 적어도 하나의 리드 포스트(5)는 적어도 하나의 저장 유닛(TC)에서의 채널 영역(22)을 관통한다.
설명해야 할 것은, 워드 라인(WL)이 채널 영역(22)의 최상면을 커버하지 않으면, 채널 영역(22)의 밑면을 커버하고; 그러면 최상단 층의 저장 유닛(TC)에 연결된 리드 포스트(5)도 적어도 하나의 채널 영역(22)을 관통해야 함으로써, 채널 영역(22)의 밑면의 워드 라인(WL)에 연결된다.
예 2, 도 20 내지 도 21을 참조하면, 적어도 하나의 리드 포스트(5)의 밑면은 소스 드레인 도핑 영역(21)에 위치하고, 리드 포스트(5)의 일부 측면은 대응층의 워드 라인(WL)에 연결된다. 또한, 워드 라인(WL)은 또한 대응층의 위쪽에 위치한 소스 드레인 도핑 영역(21)을 관통한다. 다시 말해, 리드 포스트(5)는 또한 소스 드레인 도핑 영역(21)의 위치를 이용하여 워드 라인(WL)과 전기적 연결을 구현한다. 구체적으로, 도 20을 참조하면, 적어도 하나의 리드 포스트(5)의 밑면은 제1 소스 드레인 도핑 영역(211)에 위치하고, 리드 포스트(5)의 일부 측면은 대응층의 워드 라인(WL)에 연결되고, 리드 포스트(5)가 기판 표면에서의 정투영과 저장 유닛(TC)에서 제1 소스 드레인 도핑 영역(211)이 기판 표면에서의 정투영은 적어도 일부가 중첩되고; 도 21을 참조하면, 적어도 하나의 리드 포스트(5)의 밑면은 제2 소스 드레인 도핑 영역(212)에 위치하고, 리드 포스트(5)의 일부 측면은 대응층의 워드 라인(WL)에 연결되고, 리드 포스트(5)가 기판 표면에서의 정투영과 저장 유닛(TC)에서 제2 소스 드레인 도핑 영역(212)이 기판 표면에서의 정투영은 적어도 일부가 중첩된다.
설명해야 할 것은, 리드 포스트(5)의 밑면은 소스 드레인 도핑 영역(21)에 위치하지만, 소스 드레인 도핑 영역(21)과 전기적으로 이격되고, 예를 들어 리드 포스트(5)의 밑면은 격리층(도에는 도시되지 않음)을 형성할 수 있고, 또는, 리드 포스트(5)를 형성하기 전, 대응층의 소스 드레인 도핑 영역(21)의 표면에 대해 패시베이션 처리를 수행할 수 있다.
아래는 구조 모듈에 대해 상세히 설명한다.
도 22를 참조하면, 적층 구조는 복수 개이고 , 동일한 적층 구조의 복수 개의 평행 신호 라인(3)은 제2 방향(Z)에 순차적으로 배열된 제 1 내지 제 N 평행 신호 라인이고, N은 1보다 큰 양의 정수이다.
두 개의 적층 구조는 구조 모듈을 구성한다. 구조 모듈은 복수 개의 와이어(7)를 더 포함하고, 와이어(7)는 두 개의 상이한 적층 구조를 연결하는 리드 포스트(5)를 연결하고, 다시 말해, 상이한 적층 구조에 위치한 두 개의 리드 포스트(5)는 하나의 와이어(7)에 연결되고, 두 개의 리드 포스트(5)에 의해 전기적으로 연결된 두 개의 평행 신호 라인(3)의 일련 번호의 합은 N+1이다.
즉, 일련 번호의 합이 N+1인 두 개의 평행 신호 라인(3)은 리드 포스트(5) 및 와이어(7)를 통해 전기적으로 연결될 수 있다. 전기적으로 연결된 두 개의 평행 신호 라인(3)은 평행 신호 라인 그룹을 구성할 수 있다. 전위가 동일하기 때문에, 평행 신호 라인 그룹의 두 개의 평행 신호 라인(3)을 하나의 평행 신호 라인(3)으로 간주할 수도 있다.
예시적으로, 평행 신호 라인(3)은 제1 내지 제5 평행 신호 라인을 포함하고, 일 적층 구조의 제1 평행 신호 라인은 다른 일 적층 구조의 제5 평행 신호 라인과 상호 연결되고; 일 적층 구조의 제2 평행 신호 라인은 다른 일 적층 구조의 제4 평행 신호 라인과 상호 연결되며; 일 적층 구조의 제3 평행 신호 라인은 다른 일 적층 구조의 제3 평행 신호 라인과 상호 연결된다. 제1 평행 신호 라인은 최상단 층에 위치하고, 제5 평행 신호 라인은 하단 층에 위치한다.
설명해야 할 것은, 리드 포스트(5)는 저장 유닛(TC)을 관통하기 때문에, 관통된 저장 유닛(TC)은 더 이상 저장 기능을 실행하지 않는다. 리드 포스트(5)는 상이한 층의 저장 유닛(TC)에 연결되기 때문에, 반도체 구조 내 상이한 층에서 사용 가능한 저장 유닛(TC)의 개수는 상이하다. 예를 들어, 총 5 층의 저장 유닛(TC)이고, 제1 층은 최상단 층으로 사용되고, 5 개의 저장 유닛(TC)이 부족하고; 제2 층은 4 개의 저장 유닛(TC)이 부족하고; 제3 층은 3 개의 저장 유닛(TC)이 부족하고; 제4 층은 2 개의 저장 유닛(TC)이 부족하고; 제5 층은 하단 층으로 사용되어, 1 개의 저장 유닛(TC)이 부족하다. 와이어(7)의 작용하에, 상이한 평행 신호 라인 그룹에 의해 연결된 저장 유닛(TC)의 개수는 동일하다.
또한, 상이한 층의 저장 유닛(TC)에 의해 연결된 리드 포스트(5)는 상이한 길이를 구비함으로써, 상이한 저항을 생산한다. RC 지연 효과에 기반하여, 상이한 저장 유닛(TC)의 지연 시간은 상이하다. 와이어(7)의 작용하에, 리드 포스트(5)는 둘씩 하나의 그룹을 이루고, 각 그룹의 리드 포스트(5)의 총 길이는 거의 동일하고, 따라서, 지연 시간을 통일하는데 유리함으로써, 반도체 구조의 성능을 향상시킨다.
또한, 상이한 층의 저장 유닛(TC)과 가이드 기둥(5)의 접촉 면적을 일치하도록 유지함으로써, 일치한 접촉 저항을 획득하여, 상이한 지연 시간을 생산하는 것을 방지한다. 예를 들어, 상이한 층의 저장 유닛(TC)과 가이드 기둥(5)의 접촉 면적은 모두 0.036~0.054μm2이다.
일부 실시예에 있어서, 와이어(7)에 의해 연결된 두 개의 리드 포스트(5)는 정대향으로 설치되고, 와이어(7)의 연장 방향은 제1 방향(X)에 수직된다. 이러한 방식으로, 두 개의 리드 포스트(5) 사이의 간격을 축소하는데 유리함으로써, 와이어의 길이를 줄인다. 와이어 길이가 줄어들면, 저항이 줄어들고, 전력 소비가 저하되며, 지연 시간이 축소된다. 다른 일부 실시예에 있어서, 도 22를 참조하면, 와이어(7)에 의해 연결된 두 개의 리드 포스트(5)는 어긋날 수도 있다.
동일한 구조 모듈에 있어서, 일 적층 구조의 트랜지스터(T)와 다른 일 적층 구조의 트랜지스터(T)는 대향 설치된다. 다시 말해, 일 적층 구조의 커패시터(C)는 제3 방향(Y)으로 배열된 상대적인 양측을 구비하고, 여기서, 다른 일 적층 구조와 마주하는 일측이 내측이고, 다른 일 적층 구조와 멀어지는 일측이 외측이다. 트랜지스터(T)가 대향 설치되어 있는 경우, 두 트랜지스터(T)는 두 트랜지스터가 속하는 적층 구조의 내측에 위치하는 것을 설명한다. 이러한 방식으로, 두 개의 트랜지스터(T) 사이의 간격을 줄이는데 유리함으로써, 두 개의 리드 포스트(5) 사이의 간격을 줄임으로써, 와이어(7)의 길이를 줄이는데 유리하다.
도 22에 도시된 바와 같이, 다른 일부 실시예에 있어서, 동일한 구조 모듈에 있어서, 일 적층 구조의 트랜지스터(T)와 다른 일 적층 구조의 트랜지스터(T)는 동향 설치된다. 또는, 동일한 구조 모듈에 있어서, 일 적층 구조의 트랜지스터(T)와 다른 일 적층 구조의 트랜지스터(T)는 반대 방향으로 설치된다. 트랜지스터(T)가 동향 설치되어 있는 경우, 일 적층 구조의 트랜지스터(T)는 커패시터(C)의 내측에 위치하고, 다른 일 적층 구조의 트랜지스터(T)는 커패시터(C)의 외측에 위치하는 것을 설명한다. 트랜지스터(T)가 배향 설치되어 있는 경우, 두 적층 구조의 트랜지스터(T)는 모두 커패시터(C)의 외측에 위치하는 것을 설명한다.
상기에서 말한 바와 같이, 본 발명의 실시예의 적어도 두 개의 리드 포스트(5)는 스탭 영역에서 저장 유닛(TC)이 위치한 영역으로 융합되어, 기판(11)의 표면 면적의 이용률을 향상시킨다. 모든 리드 포스트(5)가 모두 저장 유닛(TC)이 위치한 영역에 설치된 경우, 스탭 영역을 별도로 분리할 필요가 없음으로써, 반도체 구조의 집적도를 향상시키고, 저장 유닛(TC)의 개수를 증가하는데 유리하다.
도 23 내지 도 35에 도시된 바와 같이, 본 발명의 다른 일 실시예는 반도체 구조의 제조 방법을 더 제공한다. 상기 제조 방법은 제조 전 상기 실시예에서 제공한 반도체 구조에 사용될 수 있고, 반도체 구조와 관련된 상세한 설명은 상기 실시예를 참고할 수 있다. 설명해야 할 것은, 설명을 용이하게 하고, 반도체 구조의 제조 방법의 단계를 명확하게 도시하기 위해, 도 23 내지 도 35는 모두 반도체 구조의 국부 구조 예시도이고, 여기서, 도 23, 도 25, 도 26, 도 28 내지 도 30은 국부 측면 예시도이고, 채널 영역, 수직 신호 라인 및 커패시터를 도시하지 않았고; 도 24, 도 27 및 도 31은 국부 평면도이고, 절연층(12)을 도시하지 않았다. 도 32, 도 34는 제1 방향(X)에서의 단면도이고, 도 33, 도 34는 국부 평면도이고, 절연층(12)을 도시하지 않았다.
도 23을 참조하면, 기판(11)을 제공하고; 기판(11)에서 적층 구조를 형성하고, 적층 구조는 제1 방향(X)으로 배열된 복수 개의 저장 유닛 그룹(TC0)을 포함하고(도 1을 참조), 저장 유닛 그룹(TC0)은 제2 방향(Z)으로 배열된 다층 저장 유닛(TC)을 포함한다. 동일한 저장 유닛 그룹(TC0)의 복수 개의 저장 유닛(TC)은 순차적으로 배열된 제1 저장 유닛 내지 제N 저장 유닛을 포함한다. 제1 저장 유닛은 최상단 층에 위치하고, 제N 저장 유닛은 하단 층에 위치한다.
예시적으로, 저장 유닛(TC)은 트랜지스터(T) 및 커패시터(C)를 포함할 수 있다.
구체적으로, 트랜지스터(T)를 형성하는 단계는, 다층 간격으로 설치된 활성층을 형성하되, 각 활성층은 복수 개의 활성 구조를 포함하는 단계; 활성 구조에 대해 도핑 처리를 수행하여, 소스 드레인 도핑 영역(21), 채널 영역(22)을 형성하는 단계; 및 채널 영역(22)의 표면에 게이트 유전층을 형성하는 단계를 포함한다. 다시 말해, 저장 유닛(TC)은 제3 방향(Y)으로 배열된 채널 영역(22) 및 소스 드레인 도핑 영역(21)을 포함하고, 소스 드레인 도핑 영역(21)은 채널 영역(22)의 양측에 위치하며; 제3 방향(Y)은 기판(11)의 표면에 평행된다.
또한, 인접한 트랜지스터(T)를 격리시키기 위해, 인접한 층의 트랜지스터(T) 사이에 절연층(12)을 형성해야 한다.
커패시터(C)를 형성하는 단계는, 커패시터 지지층 및 커패시터 지지층 내에 위치한 커패시터 홀을 형성하는 단계; 및 커패시터 홀의 내벽에 하부 전극을 형성하고, 하부 전극의 표면에 커패시터 유전층을 형성하며, 커패시터 유전층의 표면에 상부 전극을 형성하는 단계를 포함할 수 있다. 하부 전극, 커패시터 유전층 및 상부 전극은 커패시터(C)를 구성한다.
제조 방법은, 복수 개의 평행 신호 라인(3) 및 복수 개의 수직 신호 라인(4, 도 4를 참조)을 형성하는 단계를 더 포함하고; 복수 개의 평행 신호 라인(3)은 제2 방향(Z)에 배열되고, 제1 방향(X)을 따라 연장되며, 각 평행 신호 라인(3)은 한층의 저장 유닛(TC)을 연결하며; 수직 신호 라인(4)은 제2 방향(Z)을 따라 연장되고, 동일한 저장 유닛 그룹(TC0)의 다층 저장 유닛(TC)에 연결된다. 제1 방향(X)은 기판(11)의 표면에 평해되고, 제2 방향(Z)은 기판(11)의 표면에 수직된다.
수직 신호 라인(4) 및 평행 신호 라인(3)에서의 하나는 비트 라인 (BL)이고, 다른 하나는 워드 라인(WL)이다. 비트 라인(BL)은 소스 드레인 도핑 영역(21)에 연결되고, 워드 라인(WL)은 게이트로 사용되어 채널 영역(22)에 연결된다.
수직 신호 라인(4)을 형성하는 단계는, 격리 구조를 형성하고, 격리 구조를 에칭하여, 격리 구조 내에 충진 홀을 형상하되, 충진 홀은 제2 방향(Z)으로 연장되는 단계; 및 충진 홀 내에 전도성 재료를 증착하여, 수직 신호 라인(4)을 형성하는 단계를 포함할 수 있다.
평행 신호 라인(3)을 형성하는 단계는, 활성 구조의 표면에 전도성 재료를 증착하여, 전도성 재료로 하여금 동일한 층의 활성 구조를 커버하도록 하는 단계를 포함할 수 있다. 이후, 인접한 평행 신호 라인(3) 사이에 격리 구조를 형성한다.
도 23 내지 도 35를 참조하면, 복수 개의 리드 포스트(5)를 형성하고, 여기서, 적어도 두 개의 리드 포스트(5)는 각각 상이한 저장 유닛 그룹(TC0)에서의 상이한 층의 저장 유닛(TC)에 연결된다.
아래는 리드 포스트(5)의 형성 단계에 대해 상세히 설명한다.
평행 신호 라인(3)이 비트 라인 (BL)이고, 수직 신호 라인(4)이 워드 라인(WL)일 경우, 리드 포스트(5)의 형성 단계는 구체적으로 아래와 같다.
먼저, 설명해야 할 것은, 동일한 저장 유닛 그룹(TC0)의 복수 개의 소스 드레인 도핑 영역(21)은 순차적으로 배열된 제1 층 소스 드레인 도핑 영역 내지 제N 층 소스 드레인 도핑 영역을 포함하고, N은 양의 정수이다. 제1 층 소스 드레인 도핑 영역은 최상단 층에 위치하고, 제N 층 소스 드레인 도핑 영역은 하단 층에 위치한다.
도 23 내지 도 24를 참조하면, 마스크 층(71)을 형성하고, 마스크 층(71)은 N 개의 개구부(72)를 구비하며; N은 양의 정수이고; 개구부(72)는 소스 드레인 도핑 영역(21) 위쪽에 위치하며, 예를 들어 제1 소스 드레인 도핑 영역(211)의 위쪽에 위치한다. 예시적으로, 마스크 층(71)은 포토레지스트 층일 수 있고, 포토레지스트 층에 대해 포토리소그래피를 수행하여, 개구부(72)를 형성한다. 또는, 마스크 층(71)은 또한 적층 설치된 하드 마스크 층 및 포토레지스트 층일 수 있고, 포토레지스트 층에 대해 포토리소그래피를 수행한 다음, 하드 마스크 층을 에칭하여, 개구부(72)를 형성한다.
도 25를 참조하면, 개구부(72)를 따라 제1 저장 유닛을 에칭하여, 복수 개의 제1 서브 통공(811)을 형성하고, 그중 하나의 제1 서브 통공(811)을 제1 통공(81)으로 사용한다. 구체적으로, 개구부(72)에 따라 소스 드레인 도핑 영역(21)을 에칭한다. 또한, 제1 저장 유닛을 에칭하기전, 제1 저장 유닛의 위쪽에 위치한 절연층(12)을 에칭해야 한다.
도 26 내지 도 27를 참조하면, 제1 서브 통공(8)을 충진하는 희생층(73)을 형성한다. 예시적으로, 제1 서브 통공(8)에서 산화 규소와 같은 저 유전율 재료를 증착하여 희생층(73)으로 사용한다.
계속하여 도 26 내지 도 27을 참조하면, 마스크 층(71)을 패터닝하여, 마스크 층(71)으로 하여금 N-1 개의 개구부(72)를 구비하도록 한다. 구체적으로, 다시 포토레지스트 층을 스핀 코팅하고, 포토레지스트 층에 대해 포토리소그래피를 수행하여, 개구부(72)를 형성할 수 있다.
도 28을 참조하면, 개구부(72)에 따라 희생층(73) 및 제2 저장 유닛을 에칭함으로써, 제N-1 개의 제2 서브 통공(821)을 형성하고, 그중 하나의 제2 서브 통공(821)을 제2 통공(82)으로 사용한다. 희생층(73)을 에칭한 이후, 제2 저장 유닛 위에 에칭한 절연층(72)를 에칭해야 한다.
도 29를 참조하면, 희생층(73)을 형성하고, 마스크 층(71)을 패터닝하며, 에칭하는 단계를 제 N 저장 유닛을 관통할 때까지 중복하고, 즉 제N 층 소스 드레인 도핑 영역을 관통할 때까지 중복한다. 다른 일부 실시예에 있어서, 희생층을 형성하고, 마스크 층(71)을 패터닝하며, 에칭하는 단계를 제 N-1 저장 유닛을 관통할 때까지 중복하여 제 N 저장 유닛을 노출하고; 또는, 제N-1 저장 유닛을 관통할 때까지 중복하고, 제N 저장 유닛의 두께의 일부를 제거한다.
여기까지, 도 23 내지 도 29에 기반하여, 통공(8)을 형성할 수 있고, 통공(8)은 제1 통공 내지 제N 통공을 포함한다. 예시적으로, 도 29를 참조하면, 제1 통공(81), 제2 통공(82), 제3 통공(83), 제4 통공(84) 및 제5 통공(85)을 형성할 수 있다. 일부 실시예에 있어서, 제1 통공(81)은 제1 층 소스 드레인 도핑 영역을 관통할 수 있고, 제N 통공은 제1 층 소스 드레인 도핑 영역 내지 제N 층 소스 드레인 도핑 영역(21)을 관통할 수 있다. 다른 일부 실시예에 있어서, 제1 통공(8)은 제1 층 소스 드레인 도핑 영역(21)을 노출하고, 제N 통공은 제1 층 소스 드레인 도핑 영역 내지 제N-1소스 드레인 도핑 영역을 관통하며 제N 층 소스 드레인 도핑 영역(21)을 노출한다. 또 다른 일부 실시예에 있어서, 제1 통공(8)의 하단을 제1 층 소스 드레인 도핑 영역(21)에 감입하고, 제N 통공은 제1 층 소스 드레인 도핑 영역 내지 제N-1층 소스 드레인 도핑 영역을 관통하고, 제N 통공의 하단을 제N 층 소스 드레인 도핑 영역에 감입한다. 설명해야 할 것은, 제1 방향(X)에서, 순차적으로 배열된 제1 통공(81), 제2 통공(82), 제3 통공(83), 제4 통공(84) 및 제5 통공(85)의 깊이는 순차적으로 증가된다. 다른 실시예에 있어서, 제1 방향(X)에서, 순차적으로 배열된 제1 통공(81), 제2 통공(82), 제3 통공(83), 제4 통공(84) 및 제5 통공(85)의 깊이는 순차적으로 증가되거나 감소되지 않고, 깊이가 교차로 형성됨으로써, 후속 형성된 리드 포스트(5)에서, 깊이가 큰 리드 포스트(5) 사이의 기생 커패시터가 너무 큰 것을 방지한다.
도 30 내지 도 31을 참조하면, 통공(8)의 측벽을 커버하는 유전층(6)을 형성하고; 통공(8)을 충진하는 리드 포스트(5)를 형성하며, 리드 포스트(5)는 대응되는 소스 드레인 도핑 영역(21)에 접촉된다.
구체적으로, 제N 통공이 제N 층 소스 드레인 도핑 영역(21)을 관통하거나, 제N 통공이 제N-1층 소스 드레인 도핑 영역(21)을 관통하고 하단이 제N 층 소스 드레인 도핑 영역(21)에 감입된 경우, 유전층(6) 및 리드 포스트(5)의 단계는 아래와 같은 내용을 포함할 수 있다.
통공(8)의 하단에 접촉부(51)를 형성하고, 접촉부(51)는 대응층의 저장 유닛(TC)에 연결된다. 접촉부(51)를 형성한 이후, 통공(8)의 측벽에 유전층(6)을 형성한다. 예시적으로, 화학 기상 증착 공정을 통해 통공(8)의 측벽 및 접촉부(51)의 표면에 초기 유전층을 형성하고; 접촉부(51) 표면에 위치한 초기 유전층을 제거하고, 통공(8)의 측벽에 위치한 초기 유전층을 유전층(6)으로 사용한다. 유전층(6)을 형성한 이후, 통공(8)을 충진하는 연장부(52)를 형성한다. 연장부(52) 및 접촉부(51)는 리드 포스트(5)를 구성한다.
제N 통공(8)이 제N-1층 소스 드레인 도핑 영역을 관통하고, 제N 층 소스 드레인 도핑 영역을 노출할 경우, 유전층(6) 및 리드 포스트(5)를 형성하는 단계는, 통공(8)의 내벽에 유전층(6)을 형성하고, 유전층(6)을 형성한 이후, 통공(8)을 충진하는 리드 포스트(5)를 형성한다. 이러한 경우, 금속 규소 화합물 공정을 사용하여 대응층의 소스 드레인 도핑 영역(21) 내에 금속 규소 화합물을 형성하여, 접촉 저항을 저하시킬 수 있다. 구체적으로, 통공(8)의 내벽에 금속층을 증착하고, 열처리를 수행하여, 금속층과 소스 드레인 도핑 영역(21)을 반응하도록 하고; 이후, 미반응 금속층을 제거하고, 미반응 금속층은 주요하게 통공(8)의 측벽에 위치하며; 이후, 다시 유전층(6) 및 리드 포스트(5)를 형성한다.
평행 신호 라인(3)이 워드 라인(WL)이고, 수직 신호 라인(4)이 비트 라인(BL)일 경우, 리드 포스트(5)의 형성 단계는 구체적으로 아래와 같다.
먼저, 설명해야 할 것은, 동일한 저장 유닛 그룹(TC0)의 복수 개의 채널 영역(22)은 순차적으로 배열된 제1 채널 영역 내지 제N 채널 영역을 포함하고, N은 양의 정수이다. 제1 채널 영역은 최상단 층에 위치하고, 제N 채널 영역은 하단 층에 위치한다.
도 32 내지 도 33을 참조하면, 통공(8)을 형성하고, 통공(8)은 제1 통공(81) 내지 제N 통공을 포함한다. 제1 통공(8)은 제1 채널 영역에 의해 연결된 워드 라인(WL)을 노출하고, 제N 통공(8)은 제1 채널 영역(22) 내지 제N-1 채널 영역을 관통하고 제N 채널 영역에 의해 연결된 워드 라인(WL)을 노출한다. 통공(8)과 관련된 형성 단계는 상기 상세한 설명을 참조할 수 있다.
도 34 내지 도 35를 참조하면, 통공(8)을 커버하는 측벽의 유전층(6)을 형성한다. 구체적으로, 통공(8)의 내벽에 초기 유전층을 형성하고, 통공(8)의 바닥벽에 위치한 초기 유전층을 제거하여, 대응층의 워드 라인(WL)을 노출하고, 통공(8)의 측벽에 위치한 초기 유전층을 유전층(6)으로 사용한다.
계속하여 도 34 내지 도 35를 참조하면, 통공(8)을 충진하는 리드 포스트(5)를 형성하고, 리드 포스트(5)는 또한 대응되는 워드 라인(WL)에 접촉된다. 예시적으로, 통공(8)에서 구리, 알루미늄, 티타늄 또는 텅스텐과 같은 금속을 증착하여 리드 포스트(5)로 사용한다.
설명해야 할 것은, 상기 리드 포스트(5)를 형성하는 방법은 예시적 설명에 불과하며, 이에 한정되지 않고, 리드 포스트(5)의 구체적인 구조에 따라 리드 포스트(5)의 방법에 대해 조정을 수행할 수 있다.
상기에서 말한 바와 같이, 본 발명의 실시예에서, 저장 유닛(TC)을 에칭하여 통공(8)을 형성하고, 통공(8)을 충진하는 유전층 및 리드 포스트(5)를 형성한다. 이러한 방식으로, 리드 포스트(5)는 저장 유닛(TC)의 공간 위치를 이용하여, 저장 유닛(TC)과 직접 전기적 연결을 구현할 수 있음으로써, 스탭 개수를 줄이거나 별도의 스탭 영역을 형성하지 않음으로써, 반도체 구조의 집적도를 향상시키는데 유리하다.
도 36 내지 도 38을 참조하면, 본 발명의 또 다른 일 실시예는 반도체 구조를 더 제공하고, 이 반도체 구조는 상기 실시예에서의 반도체 구조와 대략 동일하고, 주요 차이점은, 이 반도체 구조의 적어도 두 개의 리드 포스트(5)는 동일한 저장 유닛 그룹(TC0)에서의 상이한 저장 유닛(TC)을 연결한다. 상기 실시예에서의 반도체 구조와 동일하거나 유사한 이 반도체 구조의 부분은, 상기 실시예서의 상세한 설명을 참조하거, 여기서 더 이상 반복하여 설명하지 않는다.
반도체 구조는, 기판(11, 도 34를 참조); 및 복수 개의 리드 포스트(5)를 포함하고, 기판(11)에는 적층 구조가 구비되고, 적층 구조는 제1 방향(X)으로 배열된 복수 개의 저장 유닛 그룹(TC0)을 포함하고, 저장 유닛 그룹(TC0)은 제2 방향(Z)으로 배열된 다층 저장 유닛(TC)을 포함하며, 적어도 두 개의 리드 포스트(5)는 동일한 저장 유닛 그룹(TC0)에서의 상이한 저장 유닛(TC)을 연결한다.
상이한 리드 포스트(5)가 상이한 저장 유닛 그룹(TC0)에 위치한 것에 비해, 적어도 두 개의 리드 포스트(5)는 동일한 저장 유닛 그룹(TC0)의 공간 위치를 이용할 수 있음으로써, 동일한 저장 유닛 그룹(TC0) 내의 공간 이용률을 향상시키는데 유리하고, 또한 사용 가능한 저장 유닛(TC)의 개수를 증가하는데 유리하다. 예를 들어, 두 개의 리드 포스트(5)가 각각 최상단 층 및 서브 탑 층의 저장 유닛(TC)에 연결되면, 두 개의 리드 포스트(5)가 상이한 저장 유닛 그룹(TC0)에 위치할 경우, 세 개의 고장난 저장 유닛(TC)이 생성되고; 두 개의 리드 포스트(5)가 동일한 저장 유닛 그룹(TC0)에 위치할 경우, 두 개의 고장난 저장 유닛(TC)이 생성된다.
설명해야 할 것은, 동일한 반도체 구조에서, 상기 두 개의 방안을 결합할 수 있다. 예를 들어, 반도체 구조는 적어도 네 개의 리드 포스트(5)를 포함하고, 여기서, 적어도 두 개의 리드 포스트(5)는 각각 상이한 저장 유닛 그룹(TC0)에서의 상이한 층의 저장 유닛(TC)에 연결되고, 적어도 두 개의 리드 포스트(5)는 각각 동일한 저장 유닛 그룹(TC0)에서의 상이한 층의 저장 유닛(TC)에 연결된다.
계속하여 도 36 내지 도 38을 참조하면, 동일한 저장 유닛 그룹(TC0)에서 상이한 저장 유닛(TC)을 연결하는 적어도 두 개의 리드 포스트(5)가 제1 방향(X)으로 배열되도록 함으로써, 이러한 방식으로, 리드 포스트(5)와 저장 유닛(TC)의 연결 위치를 통일하는데 유리함으로써, 연결 공정을 단순화한다.
일부 실시예에 있어서, 적층 구조는 복수 개의 평행 신호 라인(3) 및 복수 개의 수직 신호 라인(4)을 더 포함하고; 복수 개의 평행 신호 라인(3)은 제2 방향(Z)에 배열되고, 제1 방향(X)을 따라 연장되며, 평행 신호 라인(3)은 한층의 저장 유닛(TC)을 연결하며; 수직 신호 라인(4)은 제2 방향(Z)을 따라 연장되고, 동일한 저장 유닛 그룹(TC0)의 다층 저장 유닛(TC)에 연결된다. 리드 포스트(5)는 평행 신호 라인(3)에 전기적으로 연결된다.
일부 실시예에 있어서, 동일한 저장 유닛 그룹(TC0)에서 상이한 저장 유닛(TC)을 연결하는 리드 포스트(5)는 제1 방향(X)에 따라 일렬로 배열된다. 즉, 리드 포스트(5)는 제1 방향(X)에서 대략 정렬된다. 이러한 방식으로, 복수 개의 리드 포스트(5)와 평행 신호 라인(3)의 간격은 대략 동일함으로써, 복수 개의 리드 포스트(5)와 평행 신호 라인(3)의 접촉 저항을 평형시키는데 유리하다. 또한, 공정을 단순화 하는데 유리하고, 반도체 구조의 균일성을 향상시킨다. 예를 들어, 도 37을 참조하면, 복수 개의 리드 포스트(5)는 제1 방향(X)에서 양단이 정렬되게 설치됨으로써, 공정을 단순화하는데 유리하다. 도 38을 참조하면, 복수 개의 리드 포스트(5)가 제1 방향(X)에서의 양단은 약간 엇갈림으로써, 정대면 면적을 줄이므로, 기생 커패시터를 저하시킬 수 있다.
상기에서 말한 바와 같이, 본 발명의 실시예에서, 적어도 두 개의 리드 포스트(5)는 스탭 영역에서 저장 유닛(TC)이 위치한 영역으로 융합되어, 기판(11)의 표면 면적의 이용률을 향상시킨다. 또한, 적어도 두 개의 리드 포스트(5)가 동일한 저장 유닛 그룹(TC0)에서의 상이한 층의 저장 유닛(TC)에 연결되면, 적어도 두 개의 리드 포스트(5)는 동일한 저장 유닛 그룹(TC0)의 공간 위치를 이용할 수 있는 것을 설명함으로써, 고장난 저장 유닛(TC)의 개수를 줄이는데 유리함으로써, 반도체 구조의 집적도를 향상시킨다.
본 발명의 실시예는 메모리 칩을 더 제공하고, 상기 실시예에서 제공한 반도체 구조를 포함한다.
메모리 칩은 프로그램 및 각 데이터 정보를 저장하기 위한 기억 부재이다. 예시적으로, 메모리 칩은 랜덤 액세스 메모리 칩 또는 읽기 전용 메모리 칩일 수 있고, 예를 들어, 랜덤 액세스 메모리 칩은 동적 랜덤 액세스 메모리 또는 정적 랜덤 액세스 메모리를 포함할 수 있다. 상기 반도체 구조의 집적도가 비교적 높기 때문에, 메모리 칩의 소형화를 실현하는데 유리하다.
본 발명의 실시예는 전자 기기를 더 제공하고, 상기 실시예에서 제공한 메모리 칩을 포함한다.
예시적으로, 전자 기기는 텔레비전, 컴퓨터, 휴대폰 또는 태블릿과 같은 기기일 수 있다. 전자 기기는 회로 기판 및 패키지 구조를 포함할 수 있고, 메모리 칩은 회로 기판에 솔더링되어 패키지 구조에 의해 보호될 수 있다. 또한, 전자 기기는 또한 메모리 칩에 동작 전압을 공급하기 위한 전원을 포함할 수 있다.
본 명세서의 설명에 있어서, 참조 용어 “일부 실시예”, “예시적으로” 등 서술은 해당 실시예 또는 예시를 결합하여 서술한 구체적인 특징, 구조, 재료 또는 특점이 본 발명의 적어도 하나의 실시예 또는 예시 중에 포함된다는 것을 뜻한다. 본 명세서에 있어서, 상기 용어에 대한 예시적인 표현은 동일한 실시예 또는 예시를 의미하지 않을 수도 있다. 또한, 서술한 구체적인 특징, 구조, 재료 또는 특점은 임의의 하나 또는 복수 개의 실시예 또는 예시 중에서 적합한 방식으로 결합될 수 있다. 또한, 모순되지 않는 한, 본 분야의 기술자는 본 명세서에 설명된 다양한 실시예 또는 예시 및 상이한 실시예 또는 예시의 특징을 결합 및 조합할 수 있다.
이상 본 발명의 실시예를 도시하고 설명하였지만, 이해할 수 있는 것은, 상기 실시예는 예시적인 것이며, 본 발명을 한정하는 것으로 해석되어서는 안되며, 본 분야의 통상의 기술자는 본 발명의 범위 내에서 상기 실시예에 대해 변경, 수정, 대체 및 변형을 수행할 수 있으므로, 본 발명의 청구항 및 설명에서 따른 변화 및 수정은, 본 발명의 특허 범위에 속해야 한다.

Claims (33)

  1. 반도체 구조로서,
    기판; 및
    복수 개의 리드 포스트를 포함하고,
    상기 기판에는 적층 구조가 구비되고, 상기 적층 구조는 제1 방향으로 배열된 복수 개의 저장 유닛 그룹을 포함하고, 상기 저장 유닛 그룹은 제2 방향으로 배열된 다층 저장 유닛을 포함하며;
    적어도 두 개의 상기 리드 포스트는 각각 상이한 저장 유닛 그룹에서의 상이한 층의 상기 저장 유닛에 연결되는 것을 특징으로 하는 반도체 구조.
  2. 제1항에 있어서,
    상기 리드 포스트는 상기 제1 방향을 따라 일렬로 배열되는 것을 특징으로 하는 반도체 구조.
  3. 제2항에 있어서,
    상기 리드 포스트는 상기 제1 방향을 따라 일 직렬로 배열되는 것을 특징으로 하는 반도체 구조.
  4. 제1항에 있어서,
    동일한 상기 저장 유닛 그룹에서의 모든 상기 저장 유닛은 최대 하나의 상기 리드 포스트에 연결되는 것을 특징으로 하는 반도체 구조.
  5. 제1항에 있어서,
    상기 리드 포스트의 개수는 상기 저장 유닛의 층수보다 크거나 같고, 각 층은 적어도 하나의 상기 리드 포스트에 연결된 상기 저장 유닛을 포함하는 것을 특징으로 하는 반도체 구조.
  6. 제1항에 있어서,
    동일한 상기 저장 유닛 그룹에 연결된 리드 포스트의 개수는 상기 저장 유닛 그룹에서 상기 저장 유닛의 층수보다 적은 것을 특징으로 하는 반도체 구조.
  7. 제1항에 있어서,
    상기 제1 방향은 상기 기판의 표면에 평행되고, 상기 제2 방향은 상기 기판의 표면에 수직되며;
    상기 적층 구조는 복수 개의 평행 신호 라인 및 복수 개의 수직 신호 라인을 포함하고; 복수 개의 상기 평행 신호 라인은 제2 방향으로 배열되고, 상기 제1 방향에 따라 연장되고, 상기 평행 신호 라인은 한층의 상기 저장 유닛을 연결하고; 상기 수직 신호 라인은 상기 제2 방향에 따라 연장되며, 동일한 상기 저장 유닛 그룹의 다층 상기 저장 유닛에 연결되며;
    상기 리드 포스트는 상기 평행 신호 라인에 전기적으로 연결된 것을 특징으로 하는 반도체 구조.
  8. 제7항에 있어서,
    상기 저장 유닛은 제3 방향으로 배열된 채널 영역 및 소스 드레인 도핑 영역을 포함하고, 상기 소스 드레인 도핑 영역은 상기 채널 영역의 양측에 위치하고; 상기 제3 방향은 상기 기판의 표면에 평행되는 것을 특징으로 하는 반도체 구조.
  9. 제8항에 있어서,
    상기 평행 신호 라인은 비트 라인이고, 상기 수직 신호 라인은 워드 라인이며;
    상기 비트 라인은 상기 소스 드레인 도핑 영역에 연결되고, 상기 워드 라인은 상기 채널 영역에 연결되며;
    적어도 하나의 상기 리드 포스트는 적어도 하나의 상기 저장 유닛에서의 상기 소스 드레인 도핑 영역을 관통하는 것을 특징으로 하는 반도체 구조.
  10. 제9항에 있어서,
    상기 소스 드레인 도핑 영역은 제1 소스 드레인 도핑 영역 및 제2 소스 드레인 도핑 영역을 포함하고, 상기 제1 소스 드레인 도핑 영역은 상기 비트 라인과 상기 채널 영역 사이에 위치하고, 상기 제2 소스 드레인 도핑 영역은 상기 제1 소스 드레인 도핑 영역으로부터 멀어지는 상기 채널 영역의 일측에 위치하며;
    상기 리드 포스트는 상기 제1 소스 드레인 도핑 영역을 관통하는 것을 특징으로 하는 반도체 구조.
  11. 제8항에 있어서,
    상기 평행 신호 라인은 워드 라인이고, 상기 수직 신호 라인은 비트 라인이며;
    상기 비트 라인은 상기 소스 드레인 도핑 영역에 연결되고, 상기 워드 라인은 상기 채널 영역에 연결되며;
    적어도 하나의 상기 리드 포스트는 적어도 하나의 상기 저장 유닛에서의 상기 채널 영역을 관통하는 것을 특징으로 하는 반도체 구조.
  12. 제8항에 있어서,
    상기 저장 유닛은 비트 라인 접촉 영역을 더 포함하고, 상기 비트 라인 접촉 영역은 상기 비트 라인 및 상기 소스 드레인 도핑 영역을 연결하는 것을 특징으로 하는 반도체 구조.
  13. 제12항에 있어서,
    적어도 하나의 상기 리드 포스트는 하나의 상기 저장 유닛에서의 상기 비트 라인 접촉 영역을 관통하는 것을 특징으로 하는 반도체 구조.
  14. 제1항에 있어서,
    적어도 두 개의 상기 리드 포스트가 관통한 상기 저장 유닛의 개수는 상이한 것을 특징으로 하는 반도체 구조.
  15. 제1항에 있어서,
    인접한 두 개의 상기 리드 포스트 사이에는 적어도 하나의 상기 저장 유닛 그룹이 이격되는 것을 특징으로 하는 반도체 구조.
  16. 제15항에 있어서,
    인접한 두 개의 상기 리드 포스트 사이의 상기 저장 유닛 그룹의 개수는 동일한 것을 특징으로 하는 반도체 구조.
  17. 제16항에 있어서,
    인접한 두 개의 상기 리드 포스트의 정대면 면적은, 상기 인접한 두 개의 상기 리드 포스트 사이의 상기 저장 유닛 그룹의 개수에 정비례하는 것을 특징으로 하는 반도체 구조.
  18. 제7항에 있어서,
    상기 적층 구조는 복수 개이고, 동일한 상기 적층 구조의 복수 개의 상기 평행 신호 라인은 제2 방향에 순차적으로 배열된 제 1 내지 제 N 평행 신호 라인이고, N은 1보다 큰 양의 정수이며;
    두 개의 상기 적층 구조는 구조 모듈을 구성하고, 상기 구조 모듈은 복수 개의 와이어를 더 포함하며, 상기 와이어는 두 개의 상이한 상기 적층 구조를 연결한 상기 리드 포스트를 연결하고, 두 개의 상기 리드 포스트에 의해 전기적으로 연결된 두 개의 상기 평행 신호 라인의 일련 번호의 합은 N+1인 것을 특징으로 하는 반도체 구조.
  19. 제18항에 있어서,
    상기 와이어에 의해 연결된 두 개의 상기 리드 포스트는 정대향으로 설치되고, 상기 와이어의 연장 방향은 상기 제1 방향에 수직되는 것을 특징으로 하는 반도체 구조.
  20. 제18항에 있어서,
    상기 저장 유닛은, 제3 방향으로 배열된 트랜지스터 및 커패시터를 포함하고;
    동일한 상기 구조 모듈에 있어서, 일 상기 적층 구조의 상기 트랜지스터는 다른 일 상기 적층 구조의 상기 트랜지스터와 대향 설치되고; 또는
    동일한 상기 구조 모듈에 있어서, 일 상기 적층 구조의 상기 트랜지스터는 다른 일 상기 적층 구조의 상기 트랜지스터와 동향 설치되며; 또는
    동일한 상기 구조 모듈에 있어서, 일 상기 적층 구조의 상기 트랜지스터는 다른 일 상기 적층 구조의 상기 트랜지스터와 반대 방향으로 설치되는 것을 특징으로 하는 반도체 구조.
  21. 제1항에 있어서,
    적어도 하나의 상기 리드 포스트는 제2 방향으로 연장되고 상기 저장 유닛 그룹에서의 적어도 하나의 저장 유닛을 관통하며;
    상기 반도체 구조는, 상기 리드 포스트와 관통된 상기 저장 유닛 사이에 위치한 유전층을 더 포함하는 것을 특징으로 하는 반도체 구조.
  22. 제21항에 있어서,
    상기 리드 포스트의 밑면은 상기 저장 유닛에 연결되거나 상기 리드 포스트의 적어도 일부 측면은 상기 저장 유닛에 연결되는 것을 특징으로 하는 반도체 구조.
  23. 제1항에 있어서,
    적어도 두 개의 상기 리드 포스트에 연결된 상기 저장 유닛은 동일한 상기 저장 유닛 그룹에 위치하는 것을 특징으로 하는 반도체 구조.
  24. 반도체 구조의 제조 방법으로서,
    기판을 제공하고, 상기 기판에 적층 구조를 형성하는 단계; 및
    복수 개의 리드 포스트를 형성하는 단계를 포함하고, 상기 적층 구조는 제1 방향으로 배열된 복수 개의 저장 유닛 그룹을 포함하고, 상기 저장 유닛 그룹은 제2 방향으로 배열된 다층 저장 유닛을 포함하며;
    적어도 두 개의 상기 리드 포스트는 각각 상이한 저장 유닛 그룹에서의 상이한 층의 상기 저장 유닛에 연결되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  25. 제24항에 있어서,
    상기 제1 방향은 상기 기판의 표면에 평행되고, 상기 제2 방향은 상기 기판의 표면에 수직되며;
    복수 개의 평행 신호 라인 및 복수 개의 수직 신호 라인을 형성하고; 복수 개의 상기 평행 신호 라인은 제2 방향으로 배열되고, 상기 제1 방향에 따라 연장되며, 각 상기 평행 신호 라인은 한층의 상기 저장 유닛을 연결하고; 상기 수직 신호 라인은 상기 제2 방향에 따라 연장되고, 동일한 상기 저장 유닛 그룹의 다층 저장 유닛에 연결되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  26. 제25항에 있어서,
    상기 저장 유닛은 제3 방향으로 배열된 채널 영역 및 소스 드레인 도핑 영역을 포함하고, 상기 소스 드레인 도핑 영역은 상기 채널 영역의 양측에 위치하고; 상기 제3 방향은 상기 기판의 표면에 평행되고; 동일한 상기 저장 유닛 그룹의 복수 개의 상기 소스 드레인 도핑 영역은 순차적으로 배열된 제1 층 소스 드레인 도핑 영역 내지 제N 층 소스 드레인 도핑 영역을 포함하고, N은 양의 정수이며; 상기 평행 신호 라인은 비트 라인이고, 상기 수직 신호 라인은 워드 라인이며; 상기 비트 라인은 상기 소스 드레인 도핑 영역에 연결되고, 상기 워드 라인은 상기 채널 영역에 연결되며;
    상기 제조 방법은,
    제1 통공 내지 제N 통공을 형성하는 단계;
    상기 통공을 커버하는 측벽의 유전층을 형성하는 단계; 및
    상기 통공을 충진하는 리드 포스트를 형성하는 단계를 포함하고, 제1 통공은 상기 제1 층 소스 드레인 도핑 영역을 노출하고, 상기 제N 통공은 제1 층 소스 드레인 도핑 영역 내지 제N-1층 소스 드레인 도핑 영역을 관통하고 상기 제N 층 소스 드레인 도핑 영역을 노출하며, 상기 리드 포스트는 대응되는 소스 드레인 도핑 영역에 접촉되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  27. 제25항에 있어서,
    상기 저장 유닛은 제3 방향으로 배열된 채널 영역 및 소스 드레인 도핑 영역을 포함하고, 상기 소스 드레인 도핑 영역은 상기 채널 영역의 양측에 위치하며; 상기 제3 방향은 상기 기판의 표면에 평행되고; 동일한 상기 저장 유닛 그룹의 복수 개의 상기 채널 영역은 순차적으로 배열된 제1 채널 영역 내지 제N 채널 영역을 포함하고, N은 양의 정수이며; 상기 평행 신호 라인은 워드 라인이고, 상기 수직 신호 라인은 비트 라인이며; 상기 비트 라인은 상기 소스 드레인 도핑 영역에 연결되고, 상기 워드 라인은 상기 채널 영역에 연결되며;
    상기 반도체 구조의 제조 방법은,
    제1 통공 내지 제N 통공을 형성하는 단계;
    상기 통공의 측벽을 커버하는 유전층을 형성하는 단계; 및
    상기 통공을 충진하는 리드 포스트를 형성하는 단계를 포함하고, 제1 통공은 상기 제1 채널 영역에 의해 연결된 워드 라인을 노출하고, 상기 제N 통공은 제1 채널 영역 내지 제N-1 채널 영역을 관통하고 상기 제N 채널 영역에 의해 연결된 워드 라인을 노출하며, 상기 리드 포스트는 또한 대응되는 워드 라인에 접촉되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  28. 제24항에 있어서,
    동일한 상기 저장 유닛 그룹의 복수 개의 상기 저장 유닛은 순차적으로 배열된 제1 저장 유닛 내지 제N 저장 유닛을 포함하고;
    복수 개의 리드 포스트를 형성하는 단계를 포함하기 전;
    마스크 층을 형성하는 단계;
    상기 개구부에 따라 상기 제1 저장 유닛을 에칭하여, 복수 개의 제1 서브 통공을 형성하는 단계,
    상기 제1 서브 통공을 충진하는 희생층을 형성하는 단계;
    상기 마스크 층을 패터닝하여, 상기 마스크 층에 N-1 개의 상기 개구부를 구비하도록 하는 단계;
    상기 개구부에 따라 상기 희생층 및 제2 저장 유닛을 에칭하는 단계; 및
    상기 희생층을 형성하고, 상기 마스크 층을 패터닝하며, 상기 에칭하는 단계를, 제N-1 저장 유닛을 관통할 때까지 중복하는 단계를 포함하고, 상기 마스크 층은 N 개의 개구부를 구비하고, N은 양의 정수이며, 복수 개의 제1 서브 통공 중 하나의 상기 제1 서브 통공은 상기 제1 통공으로 사용되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  29. 반도체 구조로서,
    기판; 및
    복수 개의 리드 포스트를 포함하고,
    상기 기판에는 적층 구조가 구비되고, 상기 적층 구조는 제1 방향으로 배열된 복수 개의 저장 유닛 그룹을 포함하고, 상기 저장 유닛 그룹은 제2 방향으로 배열된 다층 저장 유닛을 포함하며;
    적어도 두 개의 상기 리드 포스트는 동일한 상기 저장 유닛 그룹에서의 상이한 저장 유닛을 연결하는 것을 특징으로 하는 반도체 구조.
  30. 제29항에 있어서,
    동일한 상기 저장 유닛 그룹에서 상이한 저장 유닛을 연결하는 적어도 두 개의 상기 리드 포스트는 제1 방향에 따라 배열되는 것을 특징으로 하는 반도체 구조.
  31. 제30항에 있어서,
    동일한 상기 저장 유닛 그룹에서 상이한 저장 유닛을 연결하는 상기 리드 포스트는 제1 방향에 따라 일렬로 배열되는 것을 특징으로 하는 반도체 구조.
  32. 메모리 칩으로서,
    제1항 내지 제23항 및 제29항 내지 제31항 중 어느 한 항에 따른 반도체 구조를 포함하는 것을 특징으로 하는 메모리 칩.
  33. 전자 기기로서,
    제32항에 따른 메모리 칩을 포함하는 것을 특징으로 하는 전자 기기.

KR1020227039105A 2022-06-21 2022-08-01 반도체 구조 및 제조 방법, 메모리 칩, 전자 기기 KR20240001015A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202210723121.3 2022-06-21
CN202210723121.3A CN117352490A (zh) 2022-06-21 2022-06-21 半导体结构及其制造方法、存储芯片、电子设备
PCT/CN2022/109539 WO2023245818A1 (zh) 2022-06-21 2022-08-01 半导体结构及其制造方法、存储芯片、电子设备

Publications (1)

Publication Number Publication Date
KR20240001015A true KR20240001015A (ko) 2024-01-03

Family

ID=85477783

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227039105A KR20240001015A (ko) 2022-06-21 2022-08-01 반도체 구조 및 제조 방법, 메모리 칩, 전자 기기

Country Status (7)

Country Link
US (1) US20230413508A1 (ko)
EP (1) EP4319528A4 (ko)
JP (1) JP2024527652A (ko)
KR (1) KR20240001015A (ko)
CN (1) CN117352490A (ko)
TW (1) TWI807984B (ko)
WO (1) WO2023245818A1 (ko)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014318B2 (en) * 2015-10-24 2018-07-03 Monocithic 3D Inc Semiconductor memory device, structure and methods
KR102524614B1 (ko) * 2017-11-24 2023-04-24 삼성전자주식회사 반도체 메모리 소자
KR102626137B1 (ko) * 2018-02-02 2024-01-18 선라이즈 메모리 코포레이션 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들
CN110914994B (zh) * 2019-10-14 2021-05-25 长江存储科技有限责任公司 用于形成三维相变存储器件的方法
US11257822B2 (en) * 2019-11-21 2022-02-22 Intel Corporation Three-dimensional nanoribbon-based dynamic random-access memory
CN111326526B (zh) * 2020-03-16 2023-01-31 长江存储科技有限责任公司 3d存储器件及其制造方法
CN113921601B (zh) 2020-07-08 2023-07-11 联华电子股份有限公司 高压晶体管结构及其制作方法
KR20220017774A (ko) * 2020-08-05 2022-02-14 삼성전자주식회사 반도체 메모리 소자
US11393820B2 (en) * 2020-10-26 2022-07-19 Micron Technology, Inc. Vertical digit line for semiconductor devices
TWI759015B (zh) * 2020-12-17 2022-03-21 旺宏電子股份有限公司 三維記憶體元件及其製造方法

Also Published As

Publication number Publication date
TW202401719A (zh) 2024-01-01
EP4319528A1 (en) 2024-02-07
TWI807984B (zh) 2023-07-01
WO2023245818A1 (zh) 2023-12-28
US20230413508A1 (en) 2023-12-21
EP4319528A4 (en) 2024-02-07
WO2023245818A9 (zh) 2024-02-22
CN117352490A (zh) 2024-01-05
JP2024527652A (ja) 2024-07-26

Similar Documents

Publication Publication Date Title
US7919803B2 (en) Semiconductor memory device having a capacitor structure with a desired capacitance and manufacturing method therefor
US20210343833A1 (en) Double-sided capacitor structure and method for forming the same
JP2012039077A (ja) 半導体装置及びその製造方法
KR20090036317A (ko) 반도체 소자 및 그 제조방법
WO2023284123A1 (zh) 半导体结构及其制造方法
JP5596260B2 (ja) 半導体装置およびその製造方法
JP5697952B2 (ja) 半導体装置、半導体装置の製造方法およびデータ処理システム
CN108962891A (zh) 用以避免列锤击问题的半导体结构及其制作方法
JP7457140B2 (ja) 半導体構造及びその製造方法
US9105504B2 (en) Semiconductor device and method for forming the same
KR20240001015A (ko) 반도체 구조 및 제조 방법, 메모리 칩, 전자 기기
WO2023245817A1 (zh) 半导体结构及其制造方法、存储芯片、电子设备
CN115411033A (zh) 半导体结构及其制造方法
JP2011029258A (ja) 半導体記憶装置
US20230013060A1 (en) Semiconductor device and method for forming same
RU2808029C1 (ru) Полупроводниковая структура и способ ее изготовления
US11930631B2 (en) Semiconductor memory device and method of fabricating the same
US8766368B2 (en) Semiconductor devices having double-layered metal contacts and methods of fabricating the same
KR20090111050A (ko) 반도체 소자 및 그의 제조방법
CN118076095A (zh) 一种半导体结构及其制备方法
CN117766593A (zh) 一种电容结构、电容阵列、存储器及电子设备
KR20230022326A (ko) 반도체 메모리 소자
KR20240098821A (ko) 반도체 장치
CN115666130A (zh) 半导体结构及其制造方法
CN115988876A (zh) 半导体结构及其制备方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal