KR20230022326A - 반도체 메모리 소자 - Google Patents

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KR20230022326A
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박태진
이기석
김희중
황유상
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삼성전자주식회사
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Abstract

본 발명의 개념에 따른, 반도체 메모리 소자는, 활성 패턴을 포함하는 기판, 상기 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하며; 상기 기판 상의 절연막; 상기 절연막 상에서 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 라인 구조체, 상기 라인 구조체는 상기 제1 소스/드레인 영역 상의 상기 절연막을 관통하고, 상기 라인 구조체는 상기 제1 소스/드레인 영역과 전기적으로 연결되는 비트 라인을 포함하며; 및 상기 라인 구조체와 이격되며 상기 제2 소스/드레인 영역과 전기적으로 연결되는 콘택을 포함하되, 상기 비트 라인은: 상기 제1 소스/드레인 영역과 수직적으로 중첩되는 제1 부분; 및 상기 절연막과 수직적으로 중첩되는 제2 부분을 포함하고, 상기 비트 라인의 상기 제1 부분의 상면의 최저 레벨은 상기 비트 라인의 상기 제2 부분의 상면의 최저 레벨보다 낮은 레벨에 위치할 수 있다.

Description

반도체 메모리 소자 {Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 상세하게는 전기적 특성이 향상된 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 메모리 소자를 제공하는 데 있다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 활성 패턴을 포함하는 기판, 상기 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하며; 상기 기판 상의 절연막; 상기 절연막 상에서 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 라인 구조체, 상기 라인 구조체는 상기 제1 소스/드레인 영역 상의 상기 절연막을 관통하고, 상기 라인 구조체는 상기 제1 소스/드레인 영역과 전기적으로 연결되는 비트 라인을 포함하며; 및 상기 라인 구조체와 이격되며 상기 제2 소스/드레인 영역과 전기적으로 연결되는 콘택을 포함하되, 상기 비트 라인은: 상기 제1 소스/드레인 영역과 수직적으로 중첩되는 제1 부분; 및 상기 절연막과 수직적으로 중첩되는 제2 부분을 포함하고, 상기 비트 라인의 상기 제1 부분의 상면의 최저 레벨은 상기 비트 라인의 상기 제2 부분의 상면의 최저 레벨보다 낮은 레벨에 위치할 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 제1 활성 패턴을 포함하는 기판, 상기 제1 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하며; 상기 기판 상에 제공되어 상기 제1 활성 패턴을 정의하는 제1 트렌치를 채우는 소자 분리막; 상기 소자 분리막 상에 제공되는 절연막; 상기 절연막 상에서 상기 제1 활성 패턴을 가로지르며 제1 방향으로 연장되는 라인 구조체, 상기 라인 구조체는 상기 절연막을 관통하여 상기 제1 소스/드레인 영역에 접속하는 도전 패턴, 상기 도전 패턴 상의 배리어 패턴, 및 상기 배리어 패턴 상의 비트 라인을 포함하고; 상기 제1 활성 패턴을 가로지르며 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극은 상기 제1 및 제2 소스/드레인 영역들 사이를 가로지르고; 상기 라인 구조체의 측벽 상에 제공되는 스페이서; 및 상기 스페이서에 의해 상기 라인 구조체와 이격되며 상기 제2 소스/드레인 영역과 전기적으로 연결되는 콘택을 포함하되, 상기 비트 라인 및 상기 배리어 패턴 각각은: 상기 제1 소스/드레인 영역과 수직적으로 중첩되는 제1 부분; 및 상기 절연막과 수직적으로 중첩되는 제2 부분을 포함하고, 상기 비트 라인의 상기 제1 부분의 최대 폭은 상기 비트 라인의 상기 제2 부분의 최대 폭보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 활성 패턴을 포함하는 기판, 상기 활성 패턴은 제1 방향으로의 장축을 가지며, 상기 활성 패턴은 제1 소스/드레인 영역 및 상기 제1 소스/드레인 영역을 사이에 두고 상기 제1 방향으로 이격된 한 쌍의 제2 소스/드레인 영역들을 포함하고; 상기 기판 상에 제공되어 상기 활성 패턴을 정의하는 제1 트렌치를 채우는 소자 분리막; 상기 활성 패턴을 가로지르며 제2 방향으로 연장되는 한 쌍의 게이트 전극들, 상기 한 쌍의 게이트 전극들 각각은 상기 제1 및 제2 소스/드레인 영역들 사이의 제2 트렌치 내에 제공되고; 각각의 상기 한 쌍의 게이트 전극들과 상기 활성 패턴 사이에 개재된 게이트 유전막; 각각의 상기 한 쌍의 게이트 전극들 상에 제공되어 상기 제2 트렌치를 채우는 게이트 캐핑막; 상기 기판 상의 절연막; 상기 절연막 상에서 상기 활성 패턴을 가로지르며 제3 방향으로 연장되는 라인 구조체, 상기 라인 구조체는 상기 절연막을 관통하여 상기 제1 소스/드레인 영역에 접속하는 도전 패턴, 상기 도전 패턴 상의 비트 라인 및 상기 비트 라인과 상기 도전 패턴 사이의 배리어 패턴을 포함하고; 상기 라인 구조체의 양 측벽들 상에 각각 제공된 한 쌍의 스페이서들; 상기 한 쌍의 제2 소스/드레인 영역들에 각각 접속하는 콘택, 상기 콘택은 상기 한 쌍의 스페이서들에 의해 상기 라인 구조체와 이격되며; 상기 콘택 상에 배치된 랜딩 패드들; 상기 랜딩 패드들 상에 각각 배치된 제1 전극들; 상기 제1 전극들 상의 제2 전극; 및 상기 제1 전극들과 상기 제2 전극 사이에 개재된 유전막을 포함하되, 상기 라인 구조체의 상기 비트 라인은: 상기 제1 소스/드레인 영역과 수직적으로 중첩되는 제1 부분; 및 상기 절연막과 수직적으로 중첩되는 제2 부분을 포함하고, 상기 비트 라인의 상기 제1 부분의 상면의 최저 레벨은 상기 비트 라인의 상기 제2 부분의 상면의 최저 레벨보다 낮은 레벨에 위치할 수 있다.
본 발명의 반도체 메모리 소자에 따르면, 제1 소스/드레인 영역과 수직적으로 중첩되는 비트 라인의 제1 부분의 상면의 최저 레벨이 절연막과 수직적으로 중첩되는 비트 라인의 제2 부분의 상면의 최저 레벨보다 낮은 레벨에 위치할 수 있다. 이로써, 제1 소스/드레인 영역과 수직적으로 중첩되는 비트 라인, 배리어 패턴, 및 도전 패턴이 식각되는 양이 줄어들 수 있다. 이에 따라, 제1 소스/드레인 영역과 접촉하는 콘택부의 폭이 얇아지는 것을 방지할 수 있다. 또한, 위와 같은 레벨 차이로 인해 서로 인접하는 비트 라인의 제1 부분과 비트 라인의 제2 부분 사이의 거리가 멀어질 수 있다. 이에 따라, 서로 인접하는 비트 라인들 간의 기생 커패시턴스가 감소할 수 있다. 결과적으로, 반도체 메모리 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a, 도 2b, 도 2c 및 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 3은 도 2a의 M 영역을 확대한 단면도이다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5a, 도 7a, 도 9a, 도 11a, 도 13a, 도 15a, 도 17a 및 도 19a는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18의 A-A'선에 따른 단면도들이다.
도 5b, 도 7b, 도 9b, 도 11b, 도 13b, 도 15b, 도 17b 및 도 19b는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18의 B-B'선에 따른 단면도들이다.
도 5c, 도 7c, 도 9c, 도 11c, 도 13c, 도 15c, 도 17c 및 도 19c는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18의 C-C'선에 따른 단면도들이다.
도 5d, 도 7d, 도 9d, 도 11d, 도 13d, 도 15d, 도 17d 및 도 19d는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18의 D-D'선에 따른 단면도들이다.
도 20a, 도 20b 및 도 20c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 21a 및 도 21b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로 각각 도 1의 A-A'선 및 C-C'선에 따른 단면도들이다.
도 22a, 도 22b 및 도 22c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a, 도 2b, 도 2c 및 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 도 3은 도 2a의 M 영역을 확대한 단면도이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 활성 패턴들(ACT)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함하는 반도체 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
활성 패턴들(ACT)은 기판(100)의 상부가 패터닝되어 형성된 것일 수 있다. 활성 패턴들(ACT) 각각은, 기판(100)의 상면에 평행한 제3 방향(D3)으로 연장될 수 있다. 다시 말하면 활성 패턴들(ACT) 각각은 제3 방향(D3)으로의 장축을 가질 수 있다. 활성 패턴들(ACT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원 적으로 배열될 수 있다. 활성 패턴들(ACT)은 제3 방향(D3)으로 서로 이격될 수 있다.
활성 패턴들(ACT) 각각은, 기판(100)의 상면에 수직한 방향(즉, 제4 방향(D4))으로 갈수록 그의 폭이 줄어들 수 있다. 다시 말하면, 활성 패턴들(ACT) 각각은, 기판(100)의 하면으로부터 멀어질수록 그의 폭이 줄어들 수 있다.
활성 패턴들(ACT) 사이에 제1 및 제2 트렌치들(TR1, TR2)이 정의될 수 있다. 소자 분리막(ST)은 활성 패턴들(ACT) 사이의 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제2 트렌치(TR2)가 정의될 수 있다.
제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이의 거리는 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이의 거리보다 작을 수 있다. 이로써, 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 더 깊을 수 있다. 다시 말하면, 제2 트렌치(TR2)의 하면은 제1 트렌치(TR1)의 하면보다 더 낮을 수 있다 (도 2b 참조).
각각의 활성 패턴들(ACT)의 상부는, 제1 소스/드레인 영역(SD1) 및 한 쌍의 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 제1 소스/드레인 영역(SD1)은 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 위치할 수 있다. 다시 말하면, 평면적 관점에서, 제2 소스/드레인 영역(SD2), 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)이 제3 방향(D3)을 따라 순차적으로 배열될 수 있다.
각각의 활성 패턴들(ACT)에 한 쌍의 제3 트렌치들(TR3)이 정의될 수 있다 (도 2c 참조). 각각의 제3 트렌치들(TR3)은, 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 정의될 수 있다. 제3 트렌치(TR3)는 활성 패턴(ACT)의 상부를 관통하면서, 활성 패턴(ACT)의 상면으로부터 기판(100)의 하면을 향해 아래로 연장될 수 있다. 제3 트렌치(TR3)의 하면은 제1 및 제2 트렌치들(TR1, TR2)의 하면들보다 더 높을 수 있다.
각각의 활성 패턴들(ACT)의 상부는, 한 쌍의 채널 영역들(CH)을 더 포함할 수 있다. 평면적 관점에서, 채널 영역(CH)은 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 제3 트렌치(TR3)의 아래에 위치할 수 있다 (도 2c 참조). 따라서, 채널 영역(CH)은 제1 및 제2 소스/드레인 영역들(SD1, SD2)보다 더 낮게 위치할 수 있다.
활성 패턴들(ACT) 및 소자 분리막(ST)을 가로지르는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 '워드라인'으로도 명명될 수 있다. 게이트 전극들(GE)은 제3 트렌치들(TR3) 내에 각각 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 활성 패턴(ACT)의 한 쌍의 채널 영역들(CH) 상에 한 쌍의 게이트 전극들(GE)이 제공될 수 있다. 다시 말하면, 평면적 관점에서, 게이트 전극(GE)이 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 게이트 전극(GE)의 상면은 활성 패턴(ACT)의 상면(예를 들어, 제1 소스/드레인 영역(SD1)의 상면 또는 제2 소스/드레인 영역(SD2)의 상면)보다 더 낮을 수 있다.
도 2c를 다시 참조하면, 게이트 전극(GE)의 상부는 활성 패턴(ACT)의 제1 소스/드레인 영역(SD1)에 인접할 수 있다. 게이트 전극(GE)의 하부는 채널 영역(CH)에 인접할 수 있다.
도 1 및 도 2a 내지 도 2d를 참조하면, 게이트 전극(GE)과 활성 패턴(ACT) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑막(GP)이 제공될 수 있다. 게이트 캐핑막(GP)은 게이트 전극(GE)의 상면을 덮을 수 있다. 게이트 캐핑막(GP)의 상면은 활성 패턴(ACT)의 상면과 공면을 이룰 수 있다.
게이트 전극(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및/또는 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 게이트 유전막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다. 게이트 캐핑막(GP)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
기판(100) 상에 절연막(IL)이 제공될 수 있다. 절연막(IL)은 활성 패턴들(ACT)의 제1 소스/드레인 영역들(SD1)을 노출하는 제1 콘택홀들(CNH1)을 포함할 수 있다. 일 예로, 절연막(IL)은 순차적으로 적층된 실리콘 산화막 및 실리콘 산질화막을 포함할 수 있다.
절연막(IL) 상에 제1 방향(D1)으로 서로 평행하게 연장되는 라인 구조체들(LST)이 제공될 수 있다. 라인 구조체들(LST)은 제2 방향(D2)을 따라 배열될 수 있다. 평면적 관점에서, 라인 구조체들(LST)은 게이트 전극들(GE)과 수직하게 교차할 수 있다 (도 1 참조). 라인 구조체들(LST) 각각의 양 측벽들 상에 한 쌍의 스페이서들(SP)이 제공될 수 있다. 스페이서들(SP)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
각각의 라인 구조체들(LST)은, 순차적으로 적층된 도전 패턴(CP), 배리어 패턴(BP), 비트 라인(BL), 및 마스크 패턴(MP)을 포함할 수 있다. 도전 패턴(CP)은, 제1 콘택홀(CNH1) 안에 배치되며 제1 소스/드레인 영역(SD1)에 접속하는 콘택부(CNP)를 포함할 수 있다. 보다 구체적으로, 콘택부(CNP)는 절연막(IL)을 관통하여 기판(100)의 하면을 향해 연장될 수 있다. 콘택부(CNP)는 제1 소스/드레인 영역(SD1)에 직접 접촉할 수 있다. 콘택부(CNP)는 그의 상면에 제1 리세스(RS1)를 가질 수 있다. 제1 리세스(RS1)는 콘택부(CNP)의 상면으로부터 제1 소스/드레인 영역(SD1)을 향해 함몰된 영역일 수 있다.
배리어 패턴(BP)은 비트 라인(BL) 내의 금속 물질이 도전 패턴(CP)으로 확산되는 것을 억제할 수 있다. 비트 라인(BL)은 배리어 패턴(BP) 및 도전 패턴(CP)을 통하여 제1 소스/드레인 영역(SD1)과 전기적으로 연결될 수 있다.
배리어 패턴(BP)은 제1 소스/드레인 영역(SD1)과 수직적으로 중첩되는 제1 부분(BPa) 및 절연막(IL)과 수직적으로 중첩되는 제2 부분(BPb)을 포함할 수 있다. 배리어 패턴(BP)의 제1 부분(BPa)은 콘택부(CNP)와 수직적으로 중첩될 수 있다. 배리어 패턴(BP)의 제2 부분(BPb)은 제1 소스/드레인 영역(SD1)으로부터 수평적으로 오프셋될 수 있다. 배리어 패턴(BP)의 제1 부분(BPa)은 제1 리세스(RS1)의 일부분을 채울 수 있다.
배리어 패턴(BP)의 제1 부분(BPa)은 기판(100)을 향하는 방향으로 굴곡진 형상을 가질 수 있다(도 2c 참조). 배리어 패턴(BP)의 제1 부분(BPa)은 그의 상면에 제2 리세스(RS2)를 가질 수 있다. 제2 리세스(RS2)는 배리어 패턴(BP)의 제1 부분(BPa)의 상면으로부터 제1 소스/드레인 영역(SD1)을 향해 함몰된 영역일 수 있다. 배리어 패턴(BP)의 제1 부분(BPa)의 하면의 최저 레벨은 배리어 패턴(BP)의 제2 부분(BPb)의 하면의 최저 레벨보다 낮은 레벨에 위치할 수 있다. 배리어 패턴(BP)의 제1 부분(BPa)의 상면의 최저 레벨은 배리어 패턴(BP)의 제2 부분(BPb)의 상면의 최저 레벨보다 낮은 레벨에 위치할 수 있다.
도전 패턴(CP)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등)을 포함할 수 있다. 배리어 패턴(BP)은 도전성 금속질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물)을 포함할 수 있다. 비트 라인(BL)은 금속 물질을 포함할 수 있다. 일 예로, 비트 라인(BL)은 몰리브데늄(Mo) 및 루테늄(Ru) 중 적어도 어느 하나를 포함할 수 있다. 다른 예로, 비트 라인(BL)은 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄 중 어느 하나를 포함할 수 있다. 본 실시예에 있어서, 상기 도전 패턴(CP)에서 절연막(IL) 상에 위치하는 부분은 '폴리실리콘 라인'으로도 명명될 수 있다. 상기 비트 라인(BL)은 '금속 라인'으로도 명명될 수 있다. 도전 패턴(CP)의 콘택부(CNP)는 '비트 라인 콘택'으로도 명명될 수 있다.
비트 라인(BL)은 제1 소스/드레인 영역(SD1)과 수직적으로 중첩되는 제1 부분(BLa) 및 절연막(IL)과 수직적으로 중첩되는 제2 부분(BLb)을 포함할 수 있다. 비트 라인(BL)의 제1 부분(BLa)은 콘택부(CNP)와 수직적으로 중첩될 수 있다. 비트 라인(BL)의 제2 부분(BLb)은 제1 소스/드레인 영역(SD1)으로부터 수평적으로 오프셋될 수 있다. 비트 라인(BL)의 제1 부분(BLa)은 제2 리세스(RS2)를 완전히 채울 수 있다. 비트 라인(BL)의 제1 부분(BLa)의 최대 폭은 제1 폭(W1)일 수 있다. 비트 라인(BL)의 제2 부분(BLb)의 최대 폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다.
비트 라인(BL)의 제1 부분(BLa)은 그의 상면에 제3 리세스(RS3)를 가질 수 있다. 제3 리세스(RS3)는 비트 라인(BL)의 제1 부분(BLa)의 상면으로부터 제1 소스/드레인 영역(SD1)을 향해 함몰된 영역일 수 있다. 비트 라인(BL)의 제1 부분(BLa)의 상면의 최저 레벨은 제1 레벨(LV1)일 수 있다. 비트 라인(BL)의 제2 부분(BLb)의 상면의 최저 레벨은 제2 레벨(LV2)일 수 있다. 제1 레벨(LV1)은 제2 레벨(LV2)보다 낮은 레벨에 위치할 수 있다. 비트 라인(BL)의 제1 부분(BLa)의 하면의 최저 레벨은 비트 라인(BL)의 제2 부분(BLb)의 하면의 최저 레벨보다 낮은 레벨에 위치할 수 있다.
마스크 패턴(MP)이 비트 라인(BL) 상에 제공될 수 있다. 마스크 패턴(MP)은 제3 리세스(RS3)를 완전히 채울 수 있다. 마스크 패턴(MP)의 상면은 평평할 수 있다.
게이트 캐핑막(GP) 상에 복수개의 절연 펜스들(IFS)이 제공될 수 있다. 각각의 절연 펜스들(IFS)은 절연막(IL)을 관통하여 게이트 캐핑막(GP)의 상부까지 연장될 수 있다.
도 1을 다시 참조하면, 절연 펜스들(IFS)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 구체적으로, 절연 펜스들(IFS)은 제2 방향(D2)으로 연장되는 게이트 캐핑막(GP) 상에 제2 방향(D2)을 따라 배열될 수 있다. 절연 펜스들(IFS) 및 라인 구조체들(LST)은, 제2 방향(D2)을 따라 서로 교번적으로 배열될 수 있다.
절연막(IL)을 관통하여 제2 소스/드레인 영역들(SD2)에 각각 접속하는 콘택들(CNT)이 제공될 수 있다. 콘택(CNT)은 '스토리지 노드 콘택'으로도 명명될 수 있다. 각각의 콘택들(CNT)은, 제2 소스/드레인 영역(SD2)의 상부가 부분적으로 식각되어 형성된 제2 콘택홀(CNH2)을 채울 수 있다. 도 2a를 다시 참조하면, 콘택(CNT)은 제2 콘택홀(CNH2)에 의해 노출된 제2 소스/드레인 영역(SD2)에 직접 접촉할 수 있다. 추가적으로, 콘택(CNT)은 스페이서(SP)의 측벽 및 소자 분리막(ST)의 상면과 접촉할 수 있다. 콘택(CNT)은 스페이서(SP)에 의해 그와 인접하는 라인 구조체(LST)로부터 이격될 수 있다. 각각의 콘택들(CNT)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등)을 포함할 수 있다.
도 1을 다시 참조하면, 콘택들(CNT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 구체적으로, 콘택들(CNT) 및 라인 구조체들(LST)은, 제2 방향(D2)을 따라 서로 교번적으로 배열될 수 있다. 콘택들(CNT) 및 절연 펜스들(IFS)은, 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
콘택들(CNT) 상에, 콘택들(CNT)에 각각 접속하는 랜딩 패드들(LP)이 제공될 수 있다. 랜딩 패드들(LP)은 콘택들(CNT)을 통해 제2 소스/드레인 영역들(SD2)과 각각 전기적으로 연결될 수 있다. 랜딩 패드(LP)는 콘택(CNT)과 오정렬될 수 있다. 다시 말하면, 랜딩 패드(LP)의 중심은 콘택(CNT)의 중심으로부터 수평적으로 오프셋될 수 있다 (도 2a 참조). 랜딩 패드들(LP)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.
마스크 패턴들(MP) 상에 절연 패턴(INP)이 제공될 수 있다. 절연 패턴(INP)은 랜딩 패드들(LP)의 평면적 형태를 정의할 수 있다. 절연 패턴(INP)에 의해, 인접하는 랜딩 패드들(LP)이 서로 분리될 수 있다.
랜딩 패드들(LP) 상에 정보 저장 요소(DS)가 제공될 수 있다. 구체적으로, 정보 저장 요소(DS)는 랜딩 패드들(LP) 상에 각각 제공된 제1 전극들(LEL)을 포함할 수 있다. 제1 전극들(LEL)은 랜딩 패드들(LP)과 각각 연결될 수 있다. 정보 저장 요소(DS)는, 제1 전극들(LEL) 상의 제2 전극(TEL), 및 제1 전극들(LEL)과 제2 전극(TEL) 사이의 유전막(HDL)을 더 포함할 수 있다. 제1 전극(LEL), 유전막(HDL) 및 제2 전극(TEL)은 데이터를 저장하는 캐패시터를 구성할 수 있다.
제1 전극들(LEL) 각각은 내부가 채워진 기둥(pillar) 형태를 가질 수 있으나, 이에 한정되지 않는다. 다른 실시예에 따르면, 제1 전극들(LEL) 각각은 하부가 폐쇄된 실린더 형태를 가질 수 있다. 복수의 제1 전극들(LEL)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그로 배열되어, 벌집(honeycomb) 모양의 배치를 가질 수 있다. 다른 예로, 복수의 제1 전극들(LEL)은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배치될 수 있다.
예를 들어, 제1 전극들(LEL) 각각은 불순물이 도핑된 실리콘, 텅스텐과 같은 금속, 또는 티탄 질화물과 같은 도전성 금속 화합물로 이루어질 수 있다. 유전막(HDL)은 고유전율 물질, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다. 제2 전극(TEL)은 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하여, 라인 구조체(LST) 및 콘택(CNT) 등에 대해 보다 상세히 설명한다. 콘택(CNT)은 비트 라인(BL)의 제1 부분(BLa)보다 높은 레벨에 위치하는 상부(UPP) 및 제2 소스/드레인 영역(SD2)의 리세스된 상면에 접촉하고 상부(UPP)의 아래에 위치하는 하부(LOP)를 포함할 수 있다. 하부(LOP)는 기판(100)의 상면(즉, 활성 패턴(ACT)의 상면)보다 낮게 형성된 제2 콘택홀(CNH2) 내에 제공될 수 있다.
콘택(CNT)의 상부(UPP)의 폭은 제3 폭(W3)일 수 있다. 콘택(CNT)의 하부(LOP)의 폭은 제4 폭(W4)일 수 있다. 제3 폭(W3)은 제4 폭(W4)보다 클 수 있다.
상술한 바와 같이, 비트 라인(BL)의 제1 부분(BLa)의 최대 폭은 제1 폭(W1)일 수 있다. 비트 라인(BL)의 제2 부분(BLb)의 최대 폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다. 배리어 패턴(BP)의 제1 부분(BPa)의 폭은 제1 폭(W1)과 실질적으로 동일할 수 있다. 도전 패턴(CP)의 콘택부(CNP)의 폭은 제1 폭(W1)과 실질적으로 동일할 수 있다. 배리어 패턴(BP)의 제2 부분(BPb)의 폭은 제2 폭(W2)과 실질적으로 동일할 수 있다. 절연막(IL)과 수직적으로 중첩되는 도전 패턴(CP)의 폭은 제2 폭(W2)과 실질적으로 동일할 수 있다 (도 1 및 도 3 참조).
즉, 제1 소스/드레인 영역(SD1)과 수직적으로 중첩되는 비트 라인(BL)의 제1 부분(BLa), 배리어 패턴(BP)의 제1 부분(BPa), 및 콘택부(CNP) 각각의 폭은 절연막(IL)과 수직적으로 중첩되는 비트 라인(BL)의 제2 부분(BLb), 배리어 패턴(BP)의 제2 부분(BPb), 및 도전 패턴(CP) 각각의 폭보다 클 수 있다.
이는 후술하겠지만 제1 레벨(LV1)이 제2 레벨(LV2)보다 낮은 레벨에 위치함으로써 라인 구조체(LST)를 패터닝하는 공정에서 비트 라인(BL), 배리어 패턴(BP), 및 도전 패턴(CP)이 식각되는 양이 줄어들기 때문이다. 이에 따라, 제1 소스/드레인 영역(SD1)과 접촉하는 콘택부(CNP)의 폭이 얇아지는 것을 방지할 수 있다. 또한, 제1 레벨(LV1)이 제2 레벨(LV2)보다 낮은 레벨에 위치함으로써 제2 방향(D2)으로 서로 인접하는 제1 비트 라인(BL(1))의 제1 부분(BLa)과 제2 비트 라인(BL(2))의 제2 부분(BLb) 사이의 거리가 멀어질 수 있다. 이에 따라, 서로 인접하는 비트 라인들(BL) 간의 기생 커패시턴스가 감소할 수 있다. 결과적으로, 반도체 메모리 소자의 전기적 특성이 향상될 수 있다.
도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5a, 도 7a, 도 9a, 도 11a, 도 13a, 도 15a, 도 17a 및 도 19a는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18의 A-A'선에 따른 단면도들이다. 도 5b, 도 7b, 도 9b, 도 11b, 도 13b, 도 15b, 도 17b 및 도 19b는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18의 B-B'선에 따른 단면도들이다. 도 5c, 도 7c, 도 9c, 도 11c, 도 13c, 도 15c, 도 17c 및 도 19c는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18의 C-C'선에 따른 단면도들이다. 도 5d, 도 7d, 도 9d, 도 11d, 도 13d, 도 15d, 도 17d 및 도 19d는 각각 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16 및 도 18의 D-D'선에 따른 단면도들이다.
도 4 및 도 5a 내지 도 5d를 참조하면, 기판(100)의 상부를 패터닝하여, 활성 패턴들(ACT)이 형성될 수 있다. 활성 패턴들(ACT) 각각은, 기판(100)의 상면에 평행한 제3 방향(D3)으로 연장될 수 있다. 활성 패턴들(ACT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원 적으로 배열될 수 있다. 활성 패턴들(ACT)은 제3 방향(D3)으로 서로 이격될 수 있다.
활성 패턴들(ACT) 사이에 제1 및 제2 트렌치들(TR1, TR2)이 정의될 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제2 트렌치(TR2)가 정의될 수 있다.
제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 제1 및 제2 트렌치들(TR1, TR2)을 완전히 채우면서 활성 패턴들(ACT)을 덮도록 형성될 수 있다. 활성 패턴들(ACT)의 상면들이 노출될 때까지 소자 분리막(ST) 상에 평탄화 공정이 수행될 수 있다.
도 6 및 도 7a 내지 도 7d를 참조하면, 활성 패턴들(ACT) 및 소자 분리막(ST)을 패터닝하여, 제3 트렌치들(TR3)이 형성될 수 있다. 평면적 관점에서, 제3 트렌치들(TR3) 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
제3 트렌치들(TR3)을 형성하는 것은, 개구부들을 포함하는 하드 마스크 패턴을 형성하는 것, 및 상기 하드 마스크 패턴을 식각 마스크로 노출된 활성 패턴들(ACT) 및 소자 분리막(ST)을 식각하는 것을 포함할 수 있다. 제3 트렌치(TR3)는 제1 트렌치(TR1)보다 얕게 형성될 수 있다.
도 8 및 도 9a 내지 도 9d를 참조하면, 각각의 제3 트렌치들(TR3) 내에 게이트 유전막(GI), 게이트 전극(GE) 및 게이트 캐핑막(GP)이 순차적으로 형성될 수 있다. 구체적으로, 제3 트렌치(TR3) 내에 게이트 유전막(GI)이 컨포멀하게 형성될 수 있다. 게이트 유전막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다.
게이트 유전막(GI) 상에 제3 트렌치(TR3)를 채우는 도전막을 형성하여, 게이트 전극(GE)이 형성될 수 있다. 상기 도전막은 도전성 금속 질화물 및/또는 금속 물질을 포함할 수 있다.
게이트 유전막(GI) 및 게이트 전극(GE)을 리세스하고, 리세스된 게이트 전극(GE) 상에 게이트 캐핑막(GP)이 형성될 수 있다. 게이트 캐핑막(GP)의 상면은 활성 패턴(ACT)의 상면과 공면을 이룰 수 있다
활성 패턴들(ACT) 상에 이온 주입 공정을 수행하여, 활성 패턴(ACT)의 상부에 제1 소스/드레인 영역(SD1) 및 한 쌍의 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 영역들(SD2)은 제1 소스/드레인 영역(SD1)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다. 일 예로, 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 동일한 불순물로 도핑될 수 있다.
게이트 전극(GE)의 아래에 위치하는 활성 패턴(ACT)에 채널 영역(CH)이 정의될 수 있다. 평면적 관점에서, 채널 영역(CH)은 제1 소스/드레인 영역(SD1)과 제2 소스/드레인 영역(SD2) 사이에 개재될 수 있다. 게이트 전극(GE)은 채널 영역(CH)의 상면 및 양 측벽들 상에 제공될 수 있다 (도 9b 참조).
도 10 및 도 11a 내지 도 11d를 참조하면, 기판(100)의 전면 상에 절연막(IL)이 형성될 수 있다. 일 예로, 절연막(IL)은 실리콘 산화막 및 실리콘 산질화막이 적층된 멀티 레이어 구조일 수 있다. 절연막(IL)을 패터닝하여, 활성 패턴들(ACT)의 제1 소스/드레인 영역들(SD1)을 각각 노출하는 제1 콘택홀들(CNH1)이 형성될 수 있다. 제1 콘택홀(CNH1)이 형성될 때, 제1 소스/드레인 영역(SD1)의 상부가 리세스될 수 있다. 제1 콘택홀(CNH1)이 형성될 때, 제1 소스/드레인 영역(SD1) 주변의 소자 분리막(ST)의 상부가 리세스될 수 있다.
도 12 및 도 13a 내지 도 13d를 참조하면, 절연막(IL) 상에 제1 도전막(CL1)이 형성될 수 있다. 제1 도전막(CL1)은 제1 콘택홀들(CNH1)을 채울 수 있다. 다시 말하면, 제1 도전막(CL1)은 활성 패턴들(ACT)의 제1 소스/드레인 영역들(SD1)과 접촉할 수 있다. 제1 도전막(CL1)은 절연막(IL)에 의해 활성 패턴들(ACT)의 제2 소스/드레인 영역들(SD2)과는 수직적으로 이격될 수 있다. 제1 도전막(CL1)은 도핑된 반도체 물질을 포함할 수 있다.
제1 도전막(CL1)은 그의 상면에 제1 리세스(RS1)를 포함할 수 있다. 제1 리세스(RS1)는 제1 콘택홀(CNH1)과 수직적으로 중첩될 수 있다. 일 예로, 제1 도전막(CL1)을 형성할 때, 제1 콘택홀(CNH1)에 의해 제1 소스/드레인 영역(SD1)을 향해 제1 도전막(CL1)의 상면이 함몰된 영역인 제1 리세스(RS1)가 형성될 수 있다.
또 다른 예로, 제1 도전막(CL1)을 형성하고 절연막(IL)과 수직적으로 중첩되는 마스크 패턴(미도시)을 제1 도전막(CL1) 상에 배치한 후, 마스크 패턴에 의해 노출된 제1 도전막(CL1)의 일부분을 식각함으로써 제1 리세스(RS1)를 형성할 수도 있다.
도 14 및 도 15a 내지 도 15d를 참조하면, 제1 도전막(CL1) 상에 배리어 막(BAL) 및 제2 도전막(CL2)이 순차적으로 형성될 수 있다. 배리어 막(BAL)은 제1 도전막(CL1)과 제2 도전막(CL2) 사이에 개재되도록 형성될 수 있다. 배리어 막(BAL)은 도전성 금속질화물을 포함할 수 있다. 배리어 막(BAL)은 제1 리세스(RS1)의 일부분을 채울 수 있다. 제1 리세스(RS1)에 의해 배리어 막(BAL)의 상면에 제2 리세스(RS2)가 형성될 수 있다. 제2 리세스(RS2)는 제1 리세스(RS1)와 수직적으로 중첩될 수 있다. 제2 도전막(CL2)은 금속 물질을 포함할 수 있다. 배리어 막(BAL)은 제2 도전막(CL2) 내의 금속 물질이 제1 도전막(CL1)으로 확산되는 것을 억제할 수 있다. 제2 도전막(CL2)은 제2 리세스(RS2)를 완전히 채울 수 있다. 제2 리세스(RS2)에 의해 제2 도전막(CL2)의 상면에 제3 리세스(RS3)가 형성될 수 있다. 제3 리세스(RS3)는 제2 리세스(RS2)와 수직적으로 중첩될 수 있다.
도 16 및 도 17a 내지 도 17d를 참조하면, 절연막(IL) 상에 제1 방향(D1)으로 서로 평행하게 연장되는 라인 구조체들(LST)이 형성될 수 있다. 라인 구조체들(LST)은 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로, 제2 도전막(CL2) 상에 마스크 패턴들(MP)이 형성될 수 있다. 마스크 패턴들(MP)은 제1 방향(D1)으로 연장되는 라인 형태를 갖도록 형성될 수 있다. 일 예로, 마스크 패턴들(MP)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 마스크 패턴(MP)은 제3 리세스(RS3)를 채울 수 있다.
마스크 패턴들(MP)을 마스크로 제2 도전막(CL2), 배리어 막(BAL) 및 제1 도전막(CL1)을 순차적으로 패터닝하여, 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)이 각각 형성될 수 있다. 마스크 패턴(MP), 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)은 서로 수직적으로 중첩될 수 있다. 마스크 패턴(MP), 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)은 라인 구조체(LST)를 구성할 수 있다. 평면적 관점에서, 비트 라인들(BL)은 게이트 전극들(GE)과 교차하며 연장될 수 있다.
비트 라인(BL)은 제1 소스/드레인 영역(SD1)과 수직적으로 중첩되는 제1 부분(BLa) 및 절연막(IL)과 수직적으로 중첩되는 제2 부분(BLb)을 포함할 수 있다. 비트 라인(BL)의 제1 부분(BLa)의 상면의 최저 레벨은 제1 레벨(LV1)일 수 있다. 비트 라인(BL)의 제2 부분(BLb)의 상면의 최저 레벨은 제2 레벨(LV2)일 수 있다. 제1 내지 제3 리세스들(RS1, RS2, RS3)에 의해 제1 레벨(LV1)은 제2 레벨(LV2)보다 낮은 레벨에 위치할 수 있다.
비트 라인(BL)의 제1 부분(BLa)의 최대 폭은 제1 폭(W1)일 수 있다. 비트 라인(BL)의 제2 부분(BLb)의 최대 폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 클 수 있다.
제1 레벨(LV1)이 제2 레벨(LV2)보다 낮은 레벨에 위치함으로써 라인 구조체(LST)를 패터닝하는 공정에서, 제1 소스/드레인 영역(SD1)과 수직적으로 중첩되는 비트 라인(BL), 배리어 패턴(BP), 및 도전 패턴(CP)이 식각되는 양이 줄어들 수 있다. 이에 따라, 제1 소스/드레인 영역(SD1)과 접촉하는 콘택부(CNP)의 폭이 얇아지는 것을 방지할 수 있다. 또한, 제1 레벨(LV1)이 제2 레벨(LV2)보다 낮은 레벨에 위치함으로써 제2 방향(D2)으로 서로 인접하는 비트 라인(BL)의 제1 부분(BLa)과 비트 라인(BL)의 제2 부분(BLb) 사이의 거리가 멀어질 수 있다. 이에 따라, 서로 인접하는 비트 라인들(BL) 간의 기생 커패시턴스가 감소할 수 있다. 결과적으로, 반도체 메모리 소자의 전기적 특성이 향상될 수 있다.
도 18 및 도 19a 내지 도 19d를 참조하면, 게이트 캐핑막(GP) 상에 복수개의 절연 펜스들(IFS)이 형성될 수 있다. 절연 펜스들(IFS)은 제2 콘택 홀들(CNH2)과 중첩되지 않고, 이들을 노출할 수 있다.
제2 콘택홀들(CNH2)에 도전 물질을 채워, 제2 콘택홀들(CNH2) 내에 콘택들(CNT)이 각각 형성될 수 있다. 콘택들(CNT)은 제2 소스/드레인 영역들(SD2)에 연결될 수 있다. 구체적으로, 기판(100)의 전면 상에 상기 도전 물질을 형성한 후, 상기 도전 물질의 상면이 절연 펜스들(IFS)의 상면들보다 낮아지도록 상기 도전 물질을 리세스할 수 있다. 이로써, 도전 물질이 절연 펜스들(IFS)에 의해 분리되어, 제2 콘택홀들(CNH2)에 각각 콘택들(CNT)이 형성될 수 있다. 콘택들(CNT) 및 절연 펜스들(IFS)은 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다.
제2 콘택홀들(CNH2)에 채워지는 도전 물질은 도핑된 반도체 물질일 수 있다. 제2 콘택홀들(CNH2)에 도핑된 반도체를 채우고, 반도체 내의 불순물을 제2 소스/드레인 영역들(SD2)로 확산시킬 수 있다. 상기 불순물의 확산은 metallurgical process를 이용할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 콘택들(CNT) 상에 랜딩 패드들(LP)이 각각 형성될 수 있다. 구체적으로, 콘택들(CNT) 및 절연 펜스들(IFS) 상에 금속막이 형성될 수 있다. 상기 금속막을 패터닝하여 복수개의 랜딩 패드들(LP)이 형성될 수 있다. 복수개의 랜딩 패드들(LP) 사이의 공간에 절연 물질을 채워, 절연 패턴(INP)이 형성될 수 있다. 랜딩 패드들(LP) 상에 제1 전극들(LEL)이 각각 형성될 수 있다. 제1 전극들(LEL) 상에 유전막(HDL)이 콘포멀하게 형성될 수 있다. 유전막(HDL) 상에 제2 전극(TEL)이 형성될 수 있다. 제1 전극(LEL), 유전막(HDL) 및 제2 전극(TEL)은 정보 저장 요소(DS), 예를 들어, 캐패시터를 구성할 수 있다. 도시되진 않았지만, 제2 전극(TEL) 상에 다층의 배선층들이 형성될 수 있다.
도 20a, 도 20b 및 도 20c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 20a 내지 도 20c를 참조하면, 라인 구조체(LST)는 마스크 패턴(MP) 및 비트 라인(BL)을 포함할 수 있다. 즉, 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 배리어 패턴(BP) 및 도전 패턴(CP)이 생략될 수 있다. 비트 라인(BL)의 제1 부분(BLa)은 절연막(IL)을 관통하여 제1 소스/드레인 영역(SD1)과 접촉할 수 있다. 비트 라인(BL)의 제2 부분(BLb)은 절연막(IL)과 접촉할 수 있다.
도 21a 및 도 21b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로 각각 도 1의 A-A'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 21a, 및 도 21b를 참조하면, 제2 소스/드레인 영역(SD2) 상에 패드 패턴(PAD)이 배치될 수 있다. 패드 패턴(PAD)은 도전 패턴(CP)과 동일한 물질을 포함할 수 있다. 일 예로, 패드 패턴(PAD)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등)을 포함할 수 있다. 콘택(CNT)은 절연막(IL)을 관통하여 패드 패턴(PAD)과 접촉할 수 있다. 패드 패턴(PAD)의 일부분은 리세스될 수 있다. 콘택(CNT)은 패드 패턴(PAD)의 리세스된 상면과 접촉할 수 있다.
절연막(IL)의 일부분은 제2 방향(D2)으로 서로 인접한 패드 패턴들(PAD) 사이에 개재될 수 있다. 절연막(IL)의 상기 일부분은 소자 분리막(ST)을 향하는 방향으로 연장될 수 있다.
도 22a, 도 22b 및 도 22c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 22a 내지 도 22c를 참조하면, 배리어 패턴(BP)의 제2 부분(BPb)은 절연막(IL)과 접촉할 수 있다. 도전 패턴(CP)은 절연막(IL)의 상면 상으로 연장되지 않을 수 있다. 즉, 절연막(IL)과 배리어 패턴(BP)의 제2 부분(BPb) 사이에 도전 패턴(CP)이 개재되지 않을 수 있다. 도전 패턴(CP)은 제1 소스 드레인 영역(SD1)과 수직적으로 중첩될 수 있다. 도전 패턴(CP)은 절연막(IL)으로부터 수평적으로 오프셋될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 활성 패턴을 포함하는 기판, 상기 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하며;
    상기 기판 상의 절연막;
    상기 절연막 상에서 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 라인 구조체, 상기 라인 구조체는 상기 제1 소스/드레인 영역 상의 상기 절연막을 관통하고, 상기 라인 구조체는 상기 제1 소스/드레인 영역과 전기적으로 연결되는 비트 라인을 포함하며; 및
    상기 라인 구조체와 이격되며 상기 제2 소스/드레인 영역과 전기적으로 연결되는 콘택을 포함하되,
    상기 비트 라인은:
    상기 제1 소스/드레인 영역과 수직적으로 중첩되는 제1 부분; 및
    상기 절연막과 수직적으로 중첩되는 제2 부분을 포함하고,
    상기 비트 라인의 상기 제1 부분의 상면의 최저 레벨은 상기 비트 라인의 상기 제2 부분의 상면의 최저 레벨보다 낮은 레벨에 위치하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 비트 라인의 상기 제1 부분의 최대 폭은 상기 비트 라인의 상기 제2 부분의 최대 폭보다 큰 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 콘택은:
    상기 비트 라인의 상기 제1 부분보다 높은 레벨에 위치하는 상부; 및
    상기 제2 소스/드레인 영역과 접촉하고 상기 상부보다 아래에 위치하는 하부를 포함하되,
    상기 상부의 폭은 상기 하부의 폭보다 큰 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 라인 구조체는:
    상기 절연막을 관통하여 상기 제1 소스/드레인 영역과 접속하는 도전 패턴; 및
    상기 도전 패턴과 상기 비트 라인 사이에 제공되는 배리어 패턴을 더 포함하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 배리어 패턴은:
    상기 제1 소스/드레인 영역과 수직적으로 중첩되는 제1 부분; 및
    상기 절연막과 수직적으로 중첩되는 제2 부분을 포함하고,
    상기 배리어 패턴의 상기 제1 부분의 상면의 최저 레벨은 상기 배리어 패턴의 상기 제2 부분의 최저 레벨보다 낮은 레벨에 위치하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 배리어 패턴의 상기 제1 부분의 폭은 상기 배리어 패턴의 상기 제2 부분의 폭보다 큰 반도체 메모리 소자.
  7. 제4항에 있어서,
    상기 도전 패턴은 상기 제1 소스/드레인 영역과 접속하는 콘택부를 포함하되,
    상기 콘택부의 폭은 상기 비트 라인의 상기 제1 부분의 폭과 실질적으로 동일한 반도체 메모리 소자.
  8. 제4항에 있어서,
    상기 배리어 패턴은 상기 절연막과 접촉하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 비트 라인은 상기 절연막을 관통하여 상기 제1 소스/드레인 영역과 접촉하는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 제2 소스/드레인 영역과 상기 절연막 사이에 제공되는 패드 패턴을 더 포함하되,
    상기 콘택은 상기 절연막을 관통하여 상기 패드 패턴과 접촉하는 반도체 메모리 소자.

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