KR20230129314A - 반도체 장치 - Google Patents

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KR20230129314A
KR20230129314A KR1020230109149A KR20230109149A KR20230129314A KR 20230129314 A KR20230129314 A KR 20230129314A KR 1020230109149 A KR1020230109149 A KR 1020230109149A KR 20230109149 A KR20230109149 A KR 20230109149A KR 20230129314 A KR20230129314 A KR 20230129314A
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circuit wires
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배성훈
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 기판의 주변 회로 영역 위에 위치하는 게이트 스택, 게이트 스택 위에 위치하며, 트렌치를 포함하는 층간 절연막, 층간 절연막 위에 위치하며, 트렌치를 사이에 두고 이격된 주변 회로 배선들, 주변 회로 배선들 사이에서 트렌치의 바닥면 및 내측면들을 동일한 두께로 덮는 제1 배선 절연 패턴, 및 트렌치 내에서 제1 배선 절연 패턴 위에 위치하며, 제1 배선 절연 패턴에 의해 둘러싸인 제2 배선 절연 패턴을 포함한다.

Description

반도체 장치{SEMICONDUCOTR DEVICE}
본 개시는 반도체 장치에 관한 것이다.
반도체는 도체와 부도체의 중간 영역에 속하는 물질로서, 소정의 조건 하에서 전기가 통하는 물질을 의미한다. 이러한 반도체 물질을 이용하여 다양한 반도체 소자를 제조할 수 있으며, 예를 들면 메모리 소자 등을 제조할 수 있다. 이러한 반도체 소자는 다양한 전자 장치에 사용될 수 있다.
전자 장치의 소형화 및 고집적화 추세에 따라 반도체 소자를 구성하는 패턴들을 미세하게 형성할 필요가 있다. 이러한 미세 패턴들의 폭이 점차적으로 줄어듦에 따라 공정 난이도가 높아지고, 반도체 소자의 불량률이 증가할 수 있다.
실시예들은 신뢰성과 생산성이 향상된 반도체 장치를 제공하기 위한 것이다.
일 실시예에 따른 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판의 주변 회로 영역 위에 위치하는 게이트 스택, 상기 게이트 스택 위에 위치하며, 트렌치를 포함하는 층간 절연막, 상기 층간 절연막 위에 위치하며, 상기 트렌치를 사이에 두고 이격된 주변 회로 배선들, 상기 주변 회로 배선들 사이에서 상기 트렌치의 바닥면 및 내측면들을 동일한 두께로 덮는 제1 배선 절연 패턴, 및 상기 트렌치 내에서 상기 제1 배선 절연 패턴 위에 위치하며, 상기 제1 배선 절연 패턴에 의해 둘러싸인 제2 배선 절연 패턴을 포함한다.
일 실시예에 따른 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판의 주변 회로 영역 위에 위치하는 게이트 스택, 상기 게이트 스택 위에 위치하며, 트렌치를 포함하는 층간 절연막, 상기 층간 절연막 위에 위치하는 주변 회로 배선들, 및 상기 주변 회로 배선들 사이에서 상기 트렌치의 바닥면 및 내측면들을 동일한 두께로 덮는 배선 절연 패턴을 포함하며, 상기 주변 회로 배선들은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 평면상 아일랜드 패턴으로 배열되고, 상기 트렌치는 평면상 상기 주변 회로 배선들에 의해 둘러싸인다.
실시예들에 따르면, 배선 절연 패턴이 주변 회로 배선들 사이에서 균일한 두께로 컨포멀(conformal)하게 형성됨에 따라, 후속 식각 공정 단계에서 배선 절연 패턴 아래에 위치하는 층들이 손상되는 것을 방지할 수 있다.
도 1은 일 실시예에 따른 반도체 장치의 일부를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 A-A’선, B-B’선, 및 C-C’선을 따라 절단한 단면도이다.
도 3은 도 2의 R1 영역을 확대한 부분 확대도이다.
도 4 및 도 5는 몇몇 실시예에 따른 반도체 장치의 단면을 나타내는 단면도들이다.
도 6은 몇몇 실시예에 따른 반도체 장치의 주변 회로 영역을 개략적으로 나타낸 평면도이다.
도 7은 도 6의 D-D’선을 따라 절단한 단면도이다.
도 8은 도 7의 R4 영역을 확대한 부분 확대도이다.
도 9 내지 도 18a는 일 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18b는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서, 도 1 내지 도 3을 참조하여 일 실시예에 따른 반도체 장치에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 따른 반도체 장치의 일부를 개략적으로 나타낸 평면도이다. 도 2는 도 1의 A-A’선, B-B’선, 및 C-C’선을 따라 절단한 단면도이다. 도 3은 도 2의 R1 영역을 확대한 부분 확대도이다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 반도체 장치는 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함할 수 있다.
셀 어레이 영역(CAR)은 메모리 셀을 포함할 수 있다. 셀 어레이 영역(CAR)은 휘발성 메모리 소자의 메모리 셀 및 비휘발성 메모리 소자의 메모리 셀 중 적어도 하나를 포함할 수 있다. 예를 들면, DRAM (Dynamic Random Access Memory), 플래시 메모리 등의 셀 트랜지스터들이 셀 어레이 영역(CAR)에 위치할 수 있다. 셀 어레이 영역(CAR)은 정보를 저장하기 위한 복수개의 단위 메모리 셀들을 포함할 수 있다. 하나의 단위 메모리 셀은 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 가질 수 있다.
주변 회로 영역(PCR)은 셀 어레이 영역(CAR)에 인접하여 위치할 수 있다. 주변 회로 영역(PCR)은 셀 어레이 영역(CAR)의 적어도 일측에 위치할 수 있다. 예를 들면, 주변 회로 영역(PCR)은 셀 어레이 영역(CAR)의 제1 방향(DR1)의 일측에 위치할 수 있다. 다만, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)의 배치 관계는 이에 한정되지 않으며, 다양하게 변경될 수 있다.
셀 어레이 영역(CAR)과 주변 회로 영역(PCR)의 사이에는 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)을 분리하기 위한 소자 분리막이 위치할 수 있다.
도 1에는 도시하지 않았으나, 일 실시예에 따른 반도체 장치는 셀 어레이 영역(CAR)에 인접하여 위치하는 코어 영역(미도시)을 더 포함할 수 있다. 코어 영역 및 주변 회로 영역(PCR)에는 셀 어레이 영역(CAR)에 위치하는 메모리 셀을 구동할 수 있는 신호를 생성하는 구동 회로와 이러한 신호를 전달하는 배선이 위치할 수 있다. 예를 들면, 코어 영역에는 센스 증폭기(Sense Amplifier), 쓰기 드라이버(Write Driver) 등이 위치하고, 주변 회로 영역(PCR)에는 로우 디코더(Row Decoder) 및 칼럼 디코더(Column Decoder) 등이 위치할 수 있다.
일 실시예에 따른 반도체 장치는 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함하는 기판(100)을 포할 수 있다. 도 1 및 도 2에서는 도시를 생략하였으나, 상술한 바와 같이 기판(100)은 코어 영역(미도시)을 더 포함할 수 있다.
기판(100)의 셀 어레이 영역(CAR) 위에 제1 활성 영역(A1)들을 정의하는 제1 소자 분리막(101a)이 배치될 수 있다. 기판(100)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함하는 반도체 기판일 수 있다.
제1 활성 영역(A1)들은 기판(100)의 상부에 위치할 수 있다. 제1 활성 영역(A1)들은 기판(100)의 상부가 패터닝되어 형성된 것일 수 있다. 제1 활성 영역(A1)들은 장방형(또는 바(bar) 형태)를 가질 수 있다.
제1 활성 영들(A1)들은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 2차원적으로 배열될 수 있다. 제1 활성 영역(A1)들은 제1 방향(DR1) 및 제2 방향(DR2)에 대해 사선 방향으로 장축을 가질 수 있다. 제1 활성 영역(A1)들 각각은 단면상에서 기판(100)의 바닥면으로부터 멀어질수록 그의 폭이 줄어들 수 있다. 즉, 제1 활성 영역(A1)들의 각각은 기판(100)의 상부면에 수직한 방향(즉, 제3 방향(D3))으로 갈수록 제1 방향(DR1)에 따른 폭이 좁아질 수 있다.
워드 라인(WL)들은 기판(100) 내에 위치할 수 있다. 워드 라인(WL)들은 평면상에서 제1 방향(DR1)으로 연장되어 제1 활성 영역(A1)들 및 제1 소자 분리막(101a)을 가로지를 수 있다. 워드 라인(WL)들은 제2 방향(DR2)을 따라 배열될 수 있다. 게이트 절연막(103)이 워드 라인(WL)들과 기판(100) 사이에 개재될 수 있다.
구체적으로, 제1 활성 영역(A1)들 및 제1 소자 분리막(101a) 내에 게이트 리세스 영역들이 형성될 수 있다. 게이트 절연막(103)이 게이트 리세스 영역들의 내측면을 컨포멀하게 덮을 수 있다. 워드 라인(WL)들은 게이트 리세스 영역들의 하부를 채울 수 있다. 워드 라인(WL)들은 게이트 절연막(103)을 사이에 두고 제1 활성 영역(A1)들 및 제1 소자 분리막(101a)과 이격될 수 있다. 워드 라인(WL)들의 상부면들은 기판(100)의 상부면보다 아래에 위치할 수 있다. 게이트 캐핑층(105)이 워드 라인(WL)들의 상부면 위에 위치하며, 게이트 리세스 영역들의 잔부를 채울 수 있다. 게이트 캐핑층(105)의 상부면의 레벨은 기판(100)의 상부면의 레벨과 실질적으로 동일할 수 있다.
비트 라인 구조체(BLS)들은 평면상에서 제1 활성 영역(A1)들을 가로질러 제2 방향(DR2)으로 연장될 수 있다. 비트 라인 구조체(BLS)들은 워드 라인(WL)들과 절연되어 교차할 수 있다.
비트 라인 구조체(BLS)들은 비트 라인(120) 및 비트 라인(120) 위에 위치하는 비트 라인 캐핑 패턴(125)을 포함할 수 있다.
비트 라인(120)은 차례로 적층된 폴리실리콘 패턴(121), 실리사이드 패턴(122) 및 금속 패턴(123)을 포함할 수 있다. 폴리실리콘 패턴(121)과 기판(100) 사이에는 하부 절연막(110)이 개재될 수 있다.
비트 라인(120)과 제1 활성 영역(A1) 사이에는 비트 라인 컨택 패턴(DC)이 위치할 수 있다. 비트 라인(120)은 비트 라인 컨택 패턴(DC)을 통하여 제1 활성 영역(A1)과 전기적으로 연결될 수 있다. 비트 라인 컨택 패턴(DC)의 하부면은 기판(100)의 상부면보다 아래에 위치할 수 있으며, 워드 라인(WL)들의 상부면들 보다 위에 위치할 수 있다. 비트 라인 컨택 패턴(DC)은 기판(100) 내에 형성되어 제1 활성 영역(A1)의 상부면을 노출시키는 리세스 영역 내에 위치할 수 있다. 리세스 영역은 평면적 관점에서 타원 형태를 가질 수 있으며, 리세스 영역의 단축 방향의 폭은 비트 라인 구조체(BLS)들의 폭보다 클 수 있다.
비트 라인 캐핑 패턴(125)은 비트 라인(120)의 금속 패턴(123) 위에 위치할 수 있다. 비트 라인 캐핑 패턴(125)은 순차적으로 적층되어 있는 제1 캐핑 패턴(126), 제2 캐핑 패턴(127) 및 제3 캐핑 패턴(128)을 포함할 수 있다.
비트 라인 컨택 스페이서(155)는 비트 라인 컨택 패턴(DC)이 형성된 리세스 영역의 잔부를 채울 수 있다. 예를 들면, 비트 라인 컨택 스페이서(155)는 비트 라인 컨택 패턴(DC)의 양측면들을 덮을 수 있다. 다른 예로, 비트 라인 컨택 스페이서(155)는 리세스 영역 내에서 비트 라인 컨택 패턴(DC)의 측면들을 둘러쌀 수 있다.
비트 라인 컨택 스페이서(155)는 하부 절연막(110)에 대해 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예를 들면, 비트 라인 컨택 스페이서(155)는 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있으며, 다층막으로 이루어질 수 있다. 비트 라인 컨택 스페이서(155)의 상부면은 하부 절연막(110)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
하부 컨택(CP)들이 비트 라인 구조체(BLS)들의 측면들의 사이에 위치할 수 있다. 하부 컨택(CP)들은 비트 라인 구조체(BLS)들의 측면 위에서 제1 방향(DR1)을 따라 배열될 수 있다. 하부 컨택(CP)들 각각은 평면적 관점에서 워드 라인(WL)들 사이 그리고 비트 라인 구조체(BLS)들 사이에 배치될 수 있다. 하부 컨택(CP)들의 각각은 비트 라인(120)들 중 서로 인접한 두 개의 비트 라인(120)들의 사이에서 기판(100)에 접촉될 수 있다. 하부 컨택(CP)은 기판(100)의 제1 활성 영역(A1)과 전기적으로 연결될 수 있다. 하부 컨택(CP)은 예를 들면, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
하부 컨택(CP)의 하부면은 기판(100)의 상부면보다 낮은 레벨에 위치할 수 있으며, 비트 라인 컨택 패턴(DC)의 하부면보다 높은 레벨에 위치할 수 있다. 하부 컨택(CP)의 상부면은 비트 라인 구조체(BLS)의 비트 라인 캐핑 패턴(125)의 하부면보다 아래에 위치할 수 있다. 하부 컨택(CP)은 비트 라인 컨택 스페이서(155)에 의해 비트 라인 컨택 패턴(DC)과 절연될 수 있다.
랜딩 패드(LP)는 하부 컨택(CP) 위에 위치할 수 있다. 랜딩 패드(LP)는 하부 컨택(CP)을 통하여 기판(100)의 제1 활성 영역(A1)과 전기적으로 연결될 수 있다. 랜딩 패드(LP)의 상부면은 비트 라인 구조체(BLS)들의 상부면들보다 위에 위치할 수 있으며, 랜딩 패드(LP)의 하부면은 비트 라인 구조체(BLS)들의 상부면들보다 아래에 위치할 수 있다.
랜딩 패드(LP)는 차례로 적층된 배리어 막(157) 및 패드 금속 패턴(159)을 포함할 수 있다. 도 2에서는 도시하지 않았으며, 몇몇 실시예에서 하부 컨택(CP)과 랜딩 패드(LP)의 사이에 컨택 실리사이드 패턴이 위치할 수 있다.
스페이서 구조체(130)는 비트 라인 구조체(BLS)들과 하부 컨택(CP) 사이에 위치할 수 있다. 스페이서 구조체(130)는 비트 라인 구조체(BLS)들의 측면들을 따라 대략 제2 방향(DR2)으로 연장될 수 있다.
스페이서 구조체(130)는 제1 스페이서(131), 제2 스페이서(132), 제3 스페이서(133) 및 제4 스페이서(134)를 포함할 수 있다. 제1 스페이서(131)는 비트 라인 구조체(BLS)들의 측면 위에 직접 접촉될 수 있다. 제2 스페이서(132)는 제1 스페이서(131)와 하부 컨택(CP)의 사이에 배치될 수 있다. 제3 스페이서(133)는 제2 스페이서(132)와 하부 컨택(CP)의 사이에 배치될 수 있다. 제2 스페이서(132)는 제1 스페이서(131)와 제3 스페이서(133)의 사이에 위치할 수 있다. 제1 스페이서(131) 및 제3 스페이서(133)는 하부 절연막(110)에 대해 식각 선택비를을 갖는 절연 물질을 포함할 수 있다.
제2 스페이서(132)는 제1 스페이서(131) 및 제3 스페이서(133)보다 낮은 유전율을 가지는 절연 물질을 포함할 수 있다. 예를 들면, 제1 스페이서(131) 및 제3 스페이서(133)는 실리콘 질화막을 포함할 수 있고, 제2 스페이서(132)는 실리콘 산화막을 포함할 수 있다. 다른 예로, 제2 스페이서(132)는 에어 갭(air gap)을 포함할 수 있다. 즉, 제2 스페이서(132)는 제1 스페이서(131) 및 제3 스페이서(133)의 측면들 사이에 정의되는 에어 스페이서일 수 있다. 제4 스페이서(134)가 제2 스페이서(132)의 상부면 위 및 제1 스페이서(131)의 측면 위에 위치할 수 있다. 제4 스페이서(134)는 랜딩 패드(LP)의 하부 부분을 둘러쌀 수 있다. 제4 스페이서(134)는 평면적 관점에서 링 형태를 가질 수 있다.
절연 패턴(161)은 랜딩 패드(LP)들 사이의 공간을 채울 수 있다. 절연 패턴(161)은 랜딩 패드(LP)들의 측면들을 둘러쌀 수 있다. 절연 패턴(161)은 도 2에 도시된 바와 같이, 랜딩 패드(LP)들의 측면들 사이의 제1 트렌치(TR1) 내에 제공될 수 있다. 제1 트렌치(TR1)는 랜딩 패드(LP)들 각각을 전기적으로 분리하는 노드 분리 트렌치일 수 있다. 랜딩 패드(LP)들은 제1 트렌치(TR1)를 사이에 두고 서로 이격될 수 있다. 제1 트렌치(TR1)는 랜딩 패드(LP)들, 비트 라인 캐핑 패턴들(125), 및 스페이서 구조체(130)의 표면들에 의해 정의되는 내측면을 가질 수 있다. 예를 들면, 절연 패턴(161)은 실리콘 질화물을 포함할 수 있다.
커패시터(CAP)들은 랜딩 패드(LP)들 위에 각각 위치할 수 있다. 커패시터(CAP)들은 랜딩 패드(LP)들과 각각 전기적으로 연결될 수 있다 커패시터(CAP)들의 각각은 하부 전극(BE), 상부 전극(UE), 및 이들 사이의 유전층(DL)을 포함할 수 있다. 하부 전극(BE), 및 상부 전극(UE)의 각각은, 예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 및 알루미늄 중 하나를 포함할 수 있다.
하부 전극(BE) 및 상부 전극(UE)은 각각 도핑된 실리콘, Ru, RuO, Pt, PtO, Ir, IrO, SRO(SrRuO), BSRO((Ba,Sr)RuO), CRO(CaRuO), BaRuO, La(Sr,Co)O, Ti, TiN, W, WN, Ta, TaN, TiAlN, TiSiN, TaAlN, TaSiN, 또는 이들의 조합을 포함할 수 있다.
유전층(DL)은 예를 들면, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연니오브산염 또는 이들의 조합을 포함할 수 있다.
커패시터(CAP) 위에 절연층(IL) 및 절연층(IL)을 관통하여 커패시터(CAP)와 연결되는 커패시터 컨택 비아(420)가 위치할 수 있다. 커패시터 컨택 비아(420)는 커패시터(CAP)의 상부 전극(UE)과 연결될 수 있다.
절연층(IL) 위에는 셀 신호 배선(430)이 위치할 수 있다. 셀 신호 배선(430)은 커패시터 컨택 비아(420) 위에 위치할 수 있으며, 커패시터 컨택 비아(420)와 전기적으로 연결될 수 있다. 셀 신호 배선(430)은 커패시터 컨택 비아(420)를 통해 커패시터(CAP)와 전기적으로 연결될 수 있다. 커패시터(CAP)의 상부 전극(UE)은 셀 신호 배선(430)을 통해 소정의 전압을 전달받을 수 있다.
일 실시예 따른 반도체 장치의 주변 회로 영역(PCR)은 게이트 스택(200), 게이트 스페이서 구조체(240), 제1 층간 절연막(207), 제2 트렌치(TR2)를 포함하는 제2 층간 절연막(209), 주변 컨택(251), 주변 회로 배선(BP)들, 제1 및 제2 배선 절연 패턴들(250, 260), 식각 정지막(SL), 절연층(IL), 컨택 플러그(520), 및 주변 신호 배선(530)을 포함할 수 있다.
주변 회로 영역(PCR)의 기판(100) 위에는 게이트 스택(200)이 위치할 수 있다. 게이트 스택(200)은 기판(100)의 상부면과 평행한 방향으로 연장될 수 있다. 예를 들면, 게이트 스택(200)은 평면상에서 바(bar)의 형태를 가질 수 있다. 게이트 스택(200)은 기판(100)의 상부에 형성된 제2 활성 영역(A2) 위에 위치할 수 있다. 제2 활성 영역(A2)은 n형 또는 p형의 불순물이 도핑된 영역일 수 있으며, 제2 소자 분리막(101b)에 의해 정의될 수 있다.
기판(100)의 상부에 불순물 영역(201)들이 형성될 수 있다. 불순물 영역(201)들은 제2 활성 영역(A2)에 도핑된 불순물과 다른 도전형의 불순물들을 포함할 수 있다. 불순물 영역(201)들은 게이트 스택(200)에 인가되는 전압에 따라 전기적으로 연결되거나 또는 분리되는 한 쌍의 소스 영역 및 드레인 영역일 수 있다. 불순물 영역(201)들은 게이트 스택(200)을 사이에 두고 서로 이격될 수 있다. 불순물 영역(201)들의 각각은 게이트 스택(200)의 양측면과 인접하게 위치할 수 있다.
일 실시예에서, 게이트 스택(200) 및 불순물 영역들은 PMOS 트랜지스터를 구성할 수 있으며, 불순물 영역들은 p형 불순물 영역들일 수 있다. 불순물 영역(201)들은 예를 들면, 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 원소들 중 적어도 하나를 포함할 수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시예에서, 게이트 스택(200) 및 불순물 영역(201)들은 NMOS 트랜지스터를 구성할 수 있으며, 불순물 영역(201)들은 n형 불순물 영역들일 수 있다. 불순물 영역(201)들은, 예를 들면, 인(P), 비소(As) 및 안티몬(Sb) 원소들 중 적어도 하나를 포함할 수 있다.
게이트 스택(200)은 차례로 적층된 게이트 절연막(210), 게이트 전극(220), 및 게이트 캐핑 패턴(230)을 포함할 수 있다.
게이트 절연막(210)은 기판(100)의 상부면과 게이트 전극(220)의 사이에 개재될 수 있다. 게이트 캐핑 패턴(230)은 게이트 전극(220)의 상부면 위에 위치할 수 있다.
게이트 절연막(210)은 유전체를 포함할 수 있다. 몇몇 실시예에서, 게이트 절연막(210)은 제1 유전층 및 제1 유전층 위의 제2 유전층을 포함할 수 있다. 제1 유전층은 제2 유전층에 비해 낮은 유전율(유전 상수, dielectric constant)을 가질 수 있다. 제1 유전층은, 예를 들면, 실리콘 산화막 및 실리콘 산화질화막 중 하나를 포함할 수 있다. 제2 유전층은 실리콘 산화막 및/또는 실리콘 산화질화막에 비해 유전상수가 큰 고유전 물질을 포함할 수 있다. 제2 유전층은, 예를 들면, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 하나를 포함하는 산화물, 질화물, 규화물, 산화질화물 중 하나를 포함할 수 있다.
게이트 전극(220)은 순차적으로 적층된 일함수 조절층(225), 제1 도전층(221), 제2 도전층(222), 및 제3 도전층(223)을 포함할 수 있다.
일함수 조절층(225)은 트랜지스터의 문턱 전압을 조절할 수 있다. 일함수 조절층(225)은 게이트 절연막(210)에 비해 두꺼운 두께를 가질 수 있다. 일함수 조절층(225)은 p형의 금속막 및 n형의 금속막 중 적어도 하나를 포함할 수 있다. 일함수 조절층(225)은 예를 들면, Ti, Ta, Al, Ni, Co, La, Pd, Nb, Mo, Hf, Ir, Ru, Pt, Yb, Dy, Er, Pd, TiAl, HfSiMo, TiN, WN,TaN, RuN, MoN, TiAlN, TaC, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 일함수 조절층(225)은, 예를 들면, La/TiN, Mg/TiN, 또는 Sr/TiN 중 적어도 하나를 더 포함할 수 있다.
제1 도전층(221)은 도핑된 반도체 물질을 포함할 수 있다. 제1 도전층(221)은, 예를 들면, 폴리 실리콘을 포함할 수 있다. 제1 도전층(221)은 예를 들면, p형 도펀트로 도핑될 수 있다.
제2 도전층(222)은 제1 도전층(221)과 제3 도전층(223)의 사이에 위치할 수 있다. 제2 도전층(222)은 제1 도전층(221) 및 제3 도전층(223)에 비해 얇은 두께를 가질 수 있다. 제2 도전층(222)은 제1 도전층(221)과 제3 도전층(223)의 계면에 형성된 실리사이드를 포함할 수 있다. 제2 도전층(222)은 예를 들면, 티타늄실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드, 및 몰리브덴 실리사이드들 중 하나를 포함할 수 있다.
제3 도전층(223)은 금속 물질을 포함할 수 있다. 제3 도전층(223)은 예를 들면, W, Ti, 또는 Ta 중 적어도 하나를 포함할 수 있다.
게이트 캐핑 패턴(230)은 게이트 전극(220)의 상부면 위에 위치할 수 있다. 게이트 캐핑 패턴(230)은 제3 도전층(223)의 상부면을 덮도록 형성되어 게이트 전극(220)을 보호할 수 있다. 게이트 캐핑 패턴(230)은 절연 물질을 포함할 수 있다. 게이트 캐핑 패턴(230)은 예를 들면, 실리콘 질화물을 포함할 수 있다.
게이트 스택(200)의 측면들 위에 게이트 스페이서 구조체(240)가 위치할 수 있다. 게이트 스페이서 구조체(240)는 제1 게이트 스페이서(241), 제2 게이트 스페이서(242), 및 제3 게이트 스페이서(243)를 포함할 수 있다.
제1 게이트 스페이서(241)는 게이트 스택(200)의 측면 위에 위치할 수 있다. 제1 게이트 스페이서(241)는 게이트 스택(200)의 측면들을 따라 제3 방향(DR3)으로 연장될 수 있다. 제1 게이트 스페이서(241)는 제2 게이트 스페이서(242)에 비해 낮은 산소 원소 함량비를 가질 수 있다. 제1 게이트 스페이서(241)는 제1 유전율을 가질 수 있으며, 제1 유전율은 약 6.5 내지 7.5 범위의 값을 가질 수 있다. 제1 게이트 스페이서(241)는 제1 유전층(212)과 식각 선택비가이 있는 물질을 포함할 수 있다. 제1 게이트 스페이서(241)는, 예를 들면, 실리콘 질화물을 포함할 수 있다. 제1 게이트 스페이서(241)의 상부면은 게이트 캐핑 패턴(230)의 상부면과 실질적으로 공면을 이룰 수 있다. 제1 게이트 스페이서(241)는 게이트 전극(220)의 측면 및 게이트 캐핑 패턴(230)의 측면과 직접 접촉할 수 있다.
제2 게이트 스페이서(242)는 제1 게이트 스페이서(241) 위에 위치할 수 있다. 제2 게이트 스페이서(242)는 제1 게이트 스페이서(241)에 비해 큰 폭을 가질 수 있다. 제2 게이트 스페이서(242)의 폭은 기판(100)의 상부면과 멀어질수록 작아질 수 있다. 제2 게이트 스페이서(242)는 예를 들면, 실리콘 산화물을 포함할 수 있다.
제3 게이트 스페이서(243)는 제2 게이트 스페이서(242) 위에 위치할 수 있다. 제3 게이트 스페이서(243)는 제1 게이트 스페이서(241)의 상부면 및 게이트 캐핑 패턴(230)의 상부면을 덮을 수 있다. 제3 게이트 스페이서(243)는 기판(100)의 상부면을 따라 연장될 수 있다.
제1 층간 절연막(207)은 기판(100) 위에 위치할 수 있다. 제1 층간 절연막(207)은 게이트 스페이서 구조체(240)의 측면들을 덮을 수 있고, 게이트 스페이서 구조체(240)의 상부면을 덮지 않을 수 있다. 제1 층간 절연막(207)의 상부면은 제3 게이트 스페이서(243)의 상부면과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(207)은 HDP 산화막, 또는 FCVD(flowable CVD) 방법으로 형성된 실리콘 산화막을 포함할 수 있다.
제1 층간 절연막(207) 위에 제2 층간 절연막(209)이 위치할 수 있다. 제2 층간 절연막(209)의 하부면은 제3 게이트 스페이서(243)의 상부면을 덮을 수 있다. 제2 층간 절연막(209)은 실리콘 질화물을 포함할 수 있다.
주변 회로 배선(BP)들은 제2 층간 절연막(209) 위에 위치할 수 있다. 주변 회로 영역(PCR)에 위치하는 주변 회로 배선(BP)들은 기판(100)의 상부면과 평행한 방향으로 연장될 수 있다.
일 실시예에서, 주변 회로 배선(BP)은 제1 주변 회로 배선(BP1), 제2 주변 회로 배선(BP2), 및 제3 주변 회로 배선(BP3)을 포함할 수 있다.
제1 주변 회로 배선(BP1), 제2 주변 회로 배선(BP2), 및 제3 주변 회로 배선(BP3) 각각은 기판(100)과 평행한 제2 방향(DR2)으로 연장되며, 평면상 라인 형태 또는 바(bar) 형태를 가질 수 있다. 제1 주변 회로 배선(BP1), 제2 주변 회로 배선(BP2), 및 제3 주변 회로 배선(BP3) 각각은 제2 방향(DR2)과 교차하는 제1 방향(DR2)으로 이격되어 배열될 수 있다.
상기에서 주변 회로 영역(PCR)에 배치되는 주변 회로 배선(BP)의 개수, 배열, 및 배치는 하나의 예시로서 이에 한정되는 것은 아니며 다양하게 변경될 수 있다. 이에 대한 상세한 설명은 도 6 내지 도 8을 참조하여 후술된다.
주변 회로 배선(BP)은 셀 어레이 영역(CAR)에 위치하는 랜딩 패드(LP)의 패드 금속 패턴(159)과 동일한 층에 위치할 수 있다. 주변 회로 배선(BP)은 패드 금속 패턴(159)과 동일한 물질을 이용하여 동일한 공정에서 형성될 수 있다.
주변 회로 배선(BP)은 주변 컨택(251)을 통하여 불순물 영역(201)들에 연결될 수 있다. 주변 컨택(251) 및 주변 회로 배선(BP)은, 예를 들면, 구리(Cu), 텅스텐(W) 및 알루미늄(Al), 탄탈럼(Ta) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
주변 컨택(251)는 제1 층간 절연막(207) 및 제2 층간 절연막(209)을 관통하여 기판(100)과 연결될 수 있다. 주변 컨택(251)의 하단은 기판(100)의 상부면보다 낮은 레벨에 위치할 수 있다. 주변 컨택(251)는 주변 회로 배선(BP)과 불순물 영역(201)들 사이를 전기적으로 연결할 수 있다.
컨택 배리어 막(253)은 주변 회로 배선(BP) 및 주변 컨택(251)의 표면을 덮을 수 있다. 컨택 배리어 막(253)은 주변 회로 배선(BP)의 하부면과 제2 층간 절연막(209)의 사이에 위치할 수 있다. 컨택 배리어 막(253)은 주변 컨택(251)의 측면들 및 하부면들 위에 위치할 수 있다.
컨택 배리어 막(253)은 금속 질화물을 포함할 수 있다. 컨택 배리어 막(253)은, 예를 들면, 티타늄 질화물(TiN), 탄탈럼 질화물(TaN) 및 텅스텐 질화물(WN) 중 하나를 포함할 수 있다.
주변 회로 배선(BP)들의 사이 각각에 제2 트렌치(TR2)가 위치할 수 있다. 예를 들면, 제1 주변 회로 배선(BP1)과 제2 주변 회로 배선(BP2) 사이 및 제2 주변 회로 배선(BP2)과 제3 주변 회로 배선(BP3) 사이에 제2 트렌치(TR2)가 위치할 수 있다.
제2 트렌치(TR2)는 주변 회로 배선(BP)들의 측면들의 사이에 위치하며, 제2 층간 절연막(209)의 상부면으로부터 소정의 깊이만큼 형성될 수 있다. 즉, 제2 트렌치(TR2)는 제2 층간 절연막(209)의 상부면으로부터 하부면을 향해 함몰된 형태를 가질 수 있다. 제2 트렌치(TR2)의 내측면과 바닥면은 주변 회로 배선(BP)들의 측면 및 제2 층간 절연막(209)에 정의될 수 있다. 제2 트렌치(TR2)의 바닥면은 게이트 캐핑 패턴(230)의 상부면보다 높은 레벨에 위치할 수 있다.
일 실시예에서, 제2 트렌치(TR2)는 게이트 스택(200)과 수직 방향인 제3 방향(DR3)에서 중첩되는 곳에 위치하거나 게이트 스택(200)들 사이의 제2 소자 분리막(101b)과 수직 방향인 제3 방향(DR3)과 중첩하는 곳에 위치할 수 있다. 다만, 제2 트렌치(TR2)의 위치하는 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들면, 제2 트렌치(TR2)는 주변 회로 배선(BP)들 사이에서 게이트 스택(200) 및 제2 소자 분리막(101b)과 수직 방향인 제3 방향(DR3)에서 비중첩하는 곳에 위치할 수 있다.
도 2에서는 주변 회로 배선(BP)들 사이에 위치하는 제2 트렌치(TR2)의 제1 방향(DR1)에 따른 폭이 실질적으로 동일한 것으로 도시하였으나, 이에 한정되지 않으며, 몇몇 실시예에서 주변 회로 배선(BP)들 사이에 위치하는 제2 트렌치(TR2)의 제1 방향(DR1)에 따른 폭은 상이할 수 있다. 예를 들면, 제1 주변 회로 배선(BP1)과 제2 주변 회로 배선(BP2) 사이에 위치하는 제2 트렌치(TR2)의 제1 방향(DR1)에 따른 폭과 제2 주변 회로 배선(BP2)과 제3 주변 회로 배선(BP3) 사이에 위치하는 제2 트렌치(TR2)의 제1 방향(DR1)에 따른 폭은 상이할 수 있다.
제1 배선 절연 패턴(250)은 주변 회로 배선(BP)들 사이에서 제2 트렌치(TR2)의 일부를 채우며, 제2 트렌치(TR2) 내에 위치할 수 있다. 제1 배선 절연 패턴(250)은 실질적으로 동일한 두께로 컨포멀하게 제2 트렌치(TR2)의 내측면과 바닥면을 덮을 수 있다. 제1 배선 절연 패턴(250)은 예를 들면, 실리콘 질화물을 포함할 수 있다.
제2 배선 절연 패턴(260)은 제2 트렌치(TR2) 내에서 제1 배선 절연 패턴(250) 위에 위치할 수 있다. 즉, 제2 배선 절연 패턴(260)은 제2 트렌치(TR2) 내에서 제1 배선 절연 패턴(250) 위에 위치하며, 제1 배선 절연 패턴(250)이 형성되고 남은 제2 트렌치(TR2)의 잔부를 채울 수 있다.
제2 배선 절연 패턴(260)은 제1 배선 절연 패턴(250)에 의해 둘러싸일 수 있다. 즉, 제2 배선 절연 패턴(260)의 양측면들과 바닥면 위에 제1 배선 절연 패턴(250)이 위치할 수 있다. 제2 배선 절연 패턴(260)은 제1 배선 절연 패턴(250)에 대하여 식각 선택비를 갖는 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 예를 들면, 제2 배선 절연 패턴(260)은 TEOS(Tetraethyl orthosilicate) 산화물을 포함할 수 있다.
제1 및 제2 배선 절연 패턴들(250, 260)은 셀 어레이 영역(CAR)에 위치하는 절연 패턴(161)과 동일한 층에 위치하며, 제1 및 제2 배선 절연 패턴들(250, 260)의 상부면들은 절연 패턴(161)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 배선 절연 패턴(250) 및 제2 배선 절연 패턴(260)의 배치 관계 및 형상 등에 대한 상세한 설명은 도 3을 참조하여 후술된다.
식각 정지막(SL)은 절연 패턴(161), 제1 배선 절연 패턴(250), 제2 배선 절연 패턴(260), 및 주변 회로 배선(BP)들을 덮을 수 있다. 식각 정지막(SL) 위에 절연층(IL)이 위치할 수 있다.
컨택 플러그(520)는 절연층(IL) 및 식각 정지막(SL)을 관통하여, 주변 회로 배선(BP)들과 연결될 수 있다. 도 2에서는 컨택 플러그(520)가 제1 주변 회로 배선(BP)과 연결되는 것으로 도시하였으나, 연결 형태는 이에 한정되지 않으며, 다양하게 변경될 수 있다. 예를 들면, 컨택 플러그(520)는 제2 주변 회로 배선(BP2) 또는 제3 주변 회로 배선(BP3)과 연결되거나, 주변 회로 배선(BP)들 각각과 연결될 수 있다.
주변 회로 영역(PCR)에 위치하는 컨택 플러그(520)는 셀 어레이 영역(CAR)에 위치하는 커패시터 컨택 비아(420)와 동일한 층에 위치할 수 있다. 컨택 플러그(520)는 커패시터 컨택 비아(420)와 동일한 물질을 이용하여 동일한 공정에서 형성될 수 있다.
주변 신호 배선(530)은 절연층(IL) 위에 위치할 수 있다. 주변 신호 배선(530)은 컨택 플러그(520) 위에 위치할 수 있으며, 컨택 플러그(520)와 전기적으로 연결될 수 있다. 주변 신호 배선(530)은 컨택 플러그(520)를 통해 주변 회로 배선(BP)과 전기적으로 연결될 수 있다. 주변 회로 배선(BP)은 주변 신호 배선(530)을 통해 소정의 신호를 전달받을 수 있다.
주변 회로 영역(PCR)에 위치하는 주변 신호 배선(530)은 셀 어레이 영역(CAR)에 위치하는 셀 신호 배선(430)과 동일한 층에 위치할 수 있다. 주변 신호 배선(530)은 셀 신호 배선(430)과 동일한 물질을 이용하여 동일한 공정에서 형성될 수 있다.
이하에서, 도 3을 참조하여, 제1 배선 절연 패턴(250) 및 제2 배선 절연 패턴(260)의 배치 관계 및 형상 등에 대하여 상세히 설명한다.
도 3에 도시된 바와 같이, 제1 배선 절연 패턴(250)과 제2 배선 절연 패턴(260)은 제2 트렌치(TR2) 내에 차례로 위치할 수 있다. 도 2 및 도 3에서는 제2 트렌치(TR2) 내에 제1 배선 절연 패턴(250)과 제2 배선 절연 패턴(260)이 순차적으로 위치한 것으로 도시하였으나, 이에 한정되지 않으며, 제2 트렌치(TR2) 내에 다른 층이 더 위치할 수 있다. 예를 들면, 제2 트렌치(TR2)와 제1 배선 절연 패턴(250) 사이 또는 제1 배선 절연 패턴(250)과 제2 배선 절연 패턴(260) 사이에 다른 층이 더 위치할 수 있다.
또한, 몇몇 실시예에서, 제2 트렌치(TR2) 내에 위치하는 제2 배선 절연 패턴(260)은 생략될 수 있다. 이에 대한 상세한 설명은 도 4 및 도 5를 참조하여 후술된다.
제1 배선 절연 패턴(250)은 제2 트렌치(TR2) 내에서 제2 트렌치(TR2)의 표면을 따라 컨포멀하게 위치하며, 단면상 “U” 형상을 가질 수 있다.
제1 배선 절연 패턴(250)은 제2 트렌치(TR2)의 바닥면 위에 위치하는 제1 부분(250a) 및 제2 트렌치(TR2)의 내측면 위에 위치하는 제2 부분(250b)들을 포함할 수 있다.
제1 배선 절연 패턴(250)의 제1 부분(250a)은 제2 트렌치(TR2)의 바닥면 위에 위치하며, 제2 트렌치(TR2)의 내측면 양측에 위치하는 제2 부분(250b)들을 연결할 수 있다. 제1 배선 절연 패턴(250)의 제2 부분(250b)들은 제2 배선 절연 패턴(260)을 사이에 두고, 제1 방향(DR2)으로 이격되어 제2 트렌치(TR2)의 내측면 양측에 각각 위치할 수 있다. 제1 배선 절연 패턴(250)의 제2 부분(250b)들 각각은 제1 부분(250a)으로부터 제3 방향(DR3)을 따라 연장될 수 있다.
제2 배선 절연 패턴(260)은 제2 트렌치(TR2) 내에서 제1 배선 절연 패턴(250)에 의해 둘러싸일 수 있다. 즉, 제2 배선 절연 패턴(260)의 양 측면은 제1 배선 절연 패턴(250)의 제2 부분(250b)들과 직접 접촉하고, 제2 배선 절연 패턴(260)의 하부면(260S2)은 제1 배선 절연 패턴(250)의 제1 부분(250a)과 직접적으로 접촉할 수 있다.
제1 배선 절연 패턴(250)의 제2 부분(250b)들의 상부면(250S), 제2 배선 절연 패턴(260)의 상부면(260S1)은 주변 회로 배선(BP)들의 상부면(BP_S)과 실질적으로 공면을 이룰 수 있다. 즉, 제1 배선 절연 패턴(250)의 제2 부분(250b)들의 상부면(250S), 제2 배선 절연 패턴(260)의 상부면(260S1), 및 주변 회로 배선(BP)들의 상부면(BP_S)은 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말해, 제1 배선 절연 패턴(250)의 제2 부분(250b)들의 상부면(250S), 제2 배선 절연 패턴(260)의 상부면(260S1), 및 주변 회로 배선(BP)들의 상부면(BP_S)은 실질적으로 평탄할 수 있다.
이는, 도 17을 참조하여, 후술할 바와 같이, 제1 배선 절연 패턴(250), 제2 배선 절연 패턴(260), 및 주변 회로 배선(BP)에 대해 동시에 평탄화 공정을 수행함에 따른 결과일 수 있다.
제1 배선 절연 패턴(250)의 제2 부분들(250b)의 일측면은 제2 층간 절연막(209), 컨택 배리어 막(253), 및 주변 회로 배선(BP)들의 측면과 직접 접촉하고, 일측면의 반대면인 타측면은 제2 배선 절연 패턴(260)과 직접 접촉할 수 있다.
주변 회로 배선(BP)들과 직접 접촉하는 제1 배선 절연 패턴(250)의 일측 측면의 기울기는 주변 회로 배선(BP)들의 측면의 기울기와 실질적으로 동일할 수 있다.
상술한 바와 같이, 제1 배선 절연 패턴(250)은 제2 트렌치(TR2) 내에서 실질적으로 일정한 두께를 가질 수 있다. 즉, 제1 배선 절연 패턴(250)의 제1 부분(250a)은 제3 방향(DR3)에 따른 제1 두께(D1)를 가지며, 제2 트렌치(TR2)의 바닥면을 따라 연장되고, 제1 배선 절연 패턴(250)의 제2 부분(250b)들은 제1 방향(DR1)에 따른 제2 두께(D2)를 가지며, 제2 트렌치(TR2)의 내측면을 따라 연장될 수 있다. 제1 두께(D1)는 제2 두께(D2)와 실질적으로 동일하거나, 클 수 있다. 이 또한, 상술한 평탄화 공정을 수햄함에 따른 결과일 수 있다.
일 실시예에 따른 반도체 장치에 의하면, 제2 트렌치(TR2) 내에서 일정한 두께를 가지는 제1 배선 절연 패턴(250)이 위치할 수 있다. 이는 평탄화 공정에 의해서, 제1 배선 절연 패턴(250)이 형성된 결과일 수 있다.
즉, 평탄화 공정 단계에서 제2 트렌치(TR2)의 바닥면 위에 위치하는 제1 배선 절연 패턴(250)의 제1 부분(250a)의 두께는 일정하게 유지될 수 있으므로, 제1 배선 절연 패턴(250) 위에 제2 배선 절연 패턴(260)이 안정적으로 형성될 수 있다.
이에 따라, 후속 식각 공정 단계에서 제2 층간 절연막(209)의 아래에 위치하는 게이트 스택(200)이나 제1 층간 절연막(207)이 손상되는 것을 방지할 수 있다.
또한, 제2 배선 절연 패턴(250)이 제1 배선 절연 패턴(260)이 형성되고 남은 잔부를 채우도록 제2 트렌치(TR2) 내에서 제1 배선 절연 패턴(260) 위에 형성됨에 따라, 상술한 평탄화 공정 단계를 원활하게 수행할 수 있다.
이하에서는, 도 4 내지 도 8을 참조하여, 다양한 실시예에 따른 반도체 장치에 대해 설명한다. 이하의 실시예에서, 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 4 및 도 5는 몇몇 실시예에 따른 반도체 장치의 단면을 나타내는 단면도들이다. 구체적으로, 도 4 및 도 5는 도 2의 R1 영역에 대응하는 R2 영역 및 R3 영역 각각을 나타낸다.
도 4 및 도 5에 도시된 실시예에 따르면, 도 3에 도시된 실시예와 달리, 제2 트렌치(TR2) 내에서 제2 배선 절연 패턴(260)이 생략된 점에서 차이가 있다.
제2 트렌치(TR2) 내에서 제2 배선 절연 패턴(260)이 생략됨에 따라, 제2 트렌치(TR2) 위에 위치하는 식각 정지막(SL)이 제1 배선 절연 패턴(250)의 상부면으로부터 제1 배선 절연 패턴(250)의 측면을 따라 연장되어 제2 트렌치(TR2) 내에 위치할 수 있다.
구체적으로, 도 4를 참조하면, 식각 정지막(SL)은 제2 트렌치(TR2) 내에서 제1 배선 절연 패턴(250)의 제2 부분(250b)들이 제1 방향(DR1)으로 이격되어 위치함에 따라 형성되는 공간의 적어도 일부를 채울 수 있다.
식각 정지막(SL)은 제1 배선 절연 패턴(250)의 제1 부분(250a)의 상부면 및 제2 부분(250b)들의 상부면과 측면을 따라 컨포멀하게 위치할 수 있다.
식각 정지막(SL)은 제1 배선 절연 패턴(250)의 제2 부분(250b)들 사이의 공간의 일부를 채우며, 갭 영역(SL_G)을 정의할 수 있다. 즉, 식각 정지막(SL)의 갭 영역(SL_G)은 식각 정지막(SL)이 제1 배선 절연 패턴(250)의 제2 부분(250b)들 사이 공간의 일부를 채우고 남은 잔부에 해당될 수 있다.
절연층(IL)은 식각 정지막(SL)의 갭 영역(SL_G)을 충진하며, 식각 정지막(SL) 위에 위치할 수 있다. 이에 따라, 제2 트렌치(TR2) 내에 제1 배선 절연 패턴(250), 식각 정지막(SL), 및 절연층(IL)이 차례로 위치하며, 제2 트렌치(TR2)를 완전히 채울 수 있다.
도 5에 도시된 실시예에 의하면, 식각 정지막(SL)에 의해 정의된 갭 영역(SL_G)에 에어 갭(AG)이 위치할 수 있다. 즉, 도 4에 도시된 실시예와 달리, 식각 정지막(SL)의 갭 영역(SL_G)에 절연층(IL) 대신 에어 갭(AG)이 위치할 수 있다.
이는, 도 4에 도시된 실시예와 비교하여, 식각 정지막(SL)이 제1 배선 절연 패턴(250)의 제2 부분(250b)들 사이 공간을 더 많이 채워 식각 정지막(SL)의 갭 영역(SL_G)의 폭이 줄어듬에 따른 결과 일 수 있다. 즉, 식각 정지막(SL)의 갭 영역(SL_G)의 폭이 줄어듬에 따라, 절연층(IL)을 형성하는 공정 단계에서 절연층(IL)이 식각 정지막(SL)의 갭 영역(SL_G)을 채우지 못하고, 갭 영역(SL_G)을 덮도록 형성되어 갭 영역(SL_G) 내에 에어 갭(AG)이 형성될 수 있다.
에어 갭(AG)의 상부면(AG_S1)은 주변 회로 배선들(BP1, BP2)의 상부면(BP_S1) 및 제1 배선 절연 패턴(250)의 상부면(250S)보다 높은 레벨에 위치하고, 에어 갭(AG)의 하부면(AG_S2)은 주변 회로 배선들(BP1, BP2)의 하부면(BP_S2)보다 낮은 레벨에 위치할 수 있다.
도 5에서는 식각 정지막(SL)의 갭 영역(SL_G)의 전부에 에어 갭(AG)이 위치하는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들면, 식각 정지막(SL)의 갭 영역(SL_G) 일부에 에어 갭(AG)이 위치하고, 나머지 일부에 절연층(IL)이 위치할 수 있다. 이에 따라, 에어 갭(AG)의 상부면(AG_S1)은 주변 회로 배선들(BP1, BP2)의 상부면(BP_S1) 및 제1 배선 절연 패턴(250)의 상부면(250S)보다 낮은 레벨에 위치할 수 있다.
도 4 및 도 5에 도시된 실시예들에 의한 경우에도, 제2 트렌치(TR2)의 바닥면 위에 위치하는 제1 배선 절연 패턴(250)의 두께는 일정하게 유지될 수 있으므로, 제1 배선 절연 패턴(250) 위에 식각 정지막(SL)이 안정적으로 형성될 수 있다.
이에 따라, 후속 식각 공정 단계들에서 제2 층간 절연막(209)의 아래에 위치하는 게이트 스택(200)이나 제1 층간 절연막(207)이 손상되는 것을 방지할 수 있다.
도 6은 몇몇 실시예에 따른 반도체 장치의 주변 회로 영역을 개략적으로 나타낸 평면도이다. 도 7은 도 6의 D-D’선을 따라 절단한 단면도이다. 도 8은 도 7의 R4 영역을 확대한 부분 확대도이다.
도 6을 참조하면, 도 1에 도시된 실시예와 달리, 주변 회로 배선(BP)들 각각의 형상과 배치가 다르다는 점에서 차이가 있다. 도 2에서 C-C’선을 따라 절단한 단면도에 대한 내용과 도 3의 부분 확대도에 대한 내용은 도 7에서 D-D’선을 따라 절단한 단면도 및 도 8의 부분 확대도에도 실질적으로 동일하게 적용될 수 있으므로, 도 7과 도 8 각각에서는 도 2 및 도 3과의 차이점을 중심으로 설명한다.
구체적으로, 도 6 내지 도 8을 참조하면, 본 실시예에서 복수의 주변 회로 배선(BP)은 제1 주변 회로 배선(BP1), 제2 주변 회로 배선(BP2), 제3 주변 회로 배선(BP3), 제4 주변 회로 배선(BP4), 제5 주변 회로 배선(BP5), 및 제6 주변 회로 배선(BP6)을 포함할 수 있다.
제1 주변 회로 배선(BP1), 제2 주변 회로 배선(BP2), 제3 주변 회로 배선(BP3), 제4 주변 회로 배선(BP4), 제5 주변 회로 배선(BP5), 및 제6 주변 회로 배선(BP6)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열될 수 있다. 즉, 복수의 주변 회로 배선(BP)은 평면상에서 제1 방향(DR1) 및 제2 방향(DR2)을 따라 이격되어 평면상 아일랜드 패턴으로 배열될 수 있다.
예를 들면, 제1 주변 회로 배선(BP1), 제2 주변 회로 배선(BP2), 및 제3 주변 회로 배선(BP3)은 제1 방향(DR1)으로 나란하게 이격되어 배열되며 제1 행을 이루고, 제4 주변 회로 배선(BP4), 제5 주변 회로 배선(BP5), 및 제6 주변 회로 배선(BP6)은 제1 방향(DR1)으로 나란하게 이격되어 배열되며 제2 행을 이룰 수 있다.
또한, 제1 주변 회로 배선(BP1)과 제4 주변 회로 배선(BP4)은 제2 방향(DR2)으로 나란하게 이격되어 제1 열을 이루고, 제2 주변 회로 배선(BP2)과 제5 주변 회로 배선(BP5)은 제2 방향(DR2)으로 나란하게 이격되어 제2 열을 이루며, 제3 주변 회로 배선(BP3)과 제6 주변 회로 배선(BP6)은 제2 방향(DR2)으로 나란하게 이격되어 제3 열을 이룰 수 있다.
본 실시예에서, 제1 방향(DR1)으로 이격되어 위치하는 주변 회로 배선(BP)들 사이의 제1 간격(W1) 및/또는 제2 방향(DR2)으로 이격되어 위치하는 주변 회로 배선(BP)들 사이의 제2 간격(W2)보다 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 대각선 방향인 제4 방향(DR4) 또는 제5 방향(DR5)으로 이격되어 위치하는 주변 회로 배선(BP)들 사이의 제3 간격(W3)이 더 멀 수 있다.
상기 제1 간격(W1)과 제2 간격(W2)은 실질적으로 동일할 수 있다. 다만, 이에 한정되지 않으며, 상기 제1 간격(W1)과 제2 간격(W2)은 상이할 수 있다.
예를 들면, 제1 주변 회로 배선(BP1)과 제5 주변 회로 배선(BP5) 사이의 거리는 제1 주변 회로 배선(BP1)과 제2 주변 회로 배선(BP2) 사이의 거리 또는 제1 주변 회로 배선(BP1)과 제4 주변 회로 배선(BP4) 사이의 거리보다 멀 수 있다.
본 실시예에서, 주변 회로 영역(PCR)에 배치되는 주변 회로 배선(BP)의 개수, 배열, 및 배치는 하나의 예시로서 이에 한정되는 것은 아니며 다양하게 변경될 수 있다.
도 8에 도시된 바와 같이, 복수의 주변 회로 배선(BP)들에 의해 둘러싸인 중심부 영역(CPR)에 위치하는 제2 트렌치(TR2) 내에 형성된 제1 배선 절연 패턴(250)의 제1 부분(250a)은 제3 방향(DR3)에서 제1 두께(T1)를 갖고, 제1 배선 절연 패턴(250)의 제2 부분(250b)들은 제1 방향(DR1)에서 제2 두께(T2)를 가질 수 있다. 복수의 주변 회로 배선(BP)들에 의해 둘러싸인 중심부 영역(CPR)에 위치하는 제2 트렌치(TR2) 내에 형성된 제1 배선 절연 패턴(250)의 제1 두께(T1)와 제2 두께(T2)는 실질적으로 동일할 수 있다.
복수의 주변 회로 배선(BP)들에 의해 둘러싸인 중심부 영역(CPR)에 위치하는 제2 트렌치(TR2) 내에 형성된 제1 배선 절연 패턴(250)의 제1 두께(T1) 및 제2 두께(T2) 각각은 제1 방향(DR1)으로 이격된 주변 회로 배선(BP)들 사이에 위치하는 제2 트렌치(TR2) 내에 형성된 제1 배선 절연 패턴(250)의 제1 두께(도 3의 ‘D1’ 참조) 및 제2 두께(도 3의 ‘D2’ 참조)보다 얇을 수 있다. 이는, 제2 트렌치(TR2)에 인접한 주변 회로 배선(BP)들의 배열 형태 차이 또는 이격 거리 차이 등에 의한 결과일 수 있다.
여기서, 중심부 영역(CPR)은 적어도 3개 이상의 주변 회로 배선(BP)들 사이에 위치하며. 적어도 3개 이상의 주변 회로 배선(BP)들에 의해 둘러싸인 영역을 의미할 수 있다.
예를 들면, 도 6에 도시된 바와 같이, 중심부 영역(CPR)은 4개의 주변 회로 배선(BP)들에 의해 둘러싸인 영역일 수 있다. 즉, 중심부 영역(CPR)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)을 따라 아일랜드 패턴으로 배열된 제1 주변 회로 배선(BP1), 제2 주변 회로 배선(BP2), 제4 주변 회로 배선(BP4), 및 제5 주변 회로 배선(BP5)의 중심부에 위치하며, 이들에 의해 둘러싸인 영역을 의미할 수 있다. 다시 말해, 중심부 영역(CPR)은 제4 방향(DR4)으로 이격된 제1 주변 회로 배선(BP1)과 제5 주변 회로 배선(BP5) 사이 영역과 제5 방향(DR5)으로 이격된 제2 주변 회로 배선(BP2)과 제4 주변 회로 배선(BP4) 사이 영역 중 서로 중첩하는 영역을 의미할 수 있다.
또한, 제1 방향(DR1) 또는 제2 방향(DR2)으로 이격된 주변 회로 배선(BP)들 사이에 위치하는 제2 트렌치(TR2)는 도 2에 도시된 실시예에 따른 제2 트렌치(TR2)를 의미할 수 있다.
본 실시예에 의한 경우에도, 중심부 영역(CPR)에 위치하는 제2 트렌치(TR2) 내에 형성되는 제1 배선 절연 패턴(250)은 도 2 및 도 3에 도시된 실시예에 따른 제2 트렌치(TR2) 내에 형성된 제1 배선 절연 패턴(250)과 마찬가지로, 제2 트렌치(TR2) 내에서 일정한 두께를 가질 수 있다. 즉, 제2 트렌치(TR2)의 내측면과 바닥면 위에 위치하는 제1 배선 절연 패턴(250)의 두께는 실질적으로 동일할 수 있으며, 평탄화 공정 단계에서 제2 트렌치(TR2)의 바닥면 위에 위치하는 제1 배선 절연 패턴(250)의 두께는 일정하게 유지될 수 있다.
이에 따라, 본 실시예에 의한 경우에도, 도 2에 도시된 실시예에와 실질적으로 동일한 효과를 가질 수 있다.
이하, 도 9 내지 도 18b를 참조하여, 반도체 장치의 제조 방법에 대해 설명한다. 이하에서는, 이전에 설명한 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 9 내지 도 18a는 일 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 18b는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 구체적으로, 도 9 내지 도 18b는 도 2의 A-A' 선 및 C-C' 선을 따라 절단한 영역에 대응된다.
먼저, 도 9를 참조하면, 기판(100)의 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)에 제1 활성 영역(A1) 및 제2 활성 영역(A2)을 정의하는 제1 및 제2소자 분리막들(101a, 101b)을 형성할 수 있다. 제1 및 제2 소자 분리막들(101a, 101b)은 기판(100) 상부에 트렌치들을 형성하고, 트렌치들 내에 절연물질을 채워 형성될 수 있다.
이어, 셀 어레이 영역(CAR)의 기판(100)의 전면에 하부 절연막(110)을 형성할 수 있다. 하부 절연막(110)은 단일막 또는 복수개의 절연막들을 포함할 수 있다. 하부 절연막(110)은, 예를 들면, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
이어, 기판(100) 및 하부 절연막(110)을 패터닝하여 셀 불순물 영역들을 각각 노출시키는 리세스 영역들을 형성할 수 있다. 예를 들면, 리세스 영역들의 각각은 평면적 관점에서 타원 형태를 가질 수 있다. 다른 예로, 리세스 영역들은 평면적 관점에서 지그재그 형태 또는 벌집(honeycomb) 형태로 배열될 수 있다.
이어, 주변 회로 영역(PCR)의 기판(100)의 전면에 예비 게이트 절연막(210p) 및 예비 일함수 조절층(225p)을 형성할 수 있다.
이어, 기판(100)의 전면에 제1 예비 도전층(21), 제2 예비 도전층(22), 제3 예비 도전층(23) 및 제1 예비 절연층(26)을 형성할 수 있다. 제1 예비 도전층(21)은 도핑된 반도체 물질을 포함할 수 있다. 제1 예비 도전층(21)은, 예를 들면, 폴리 실리콘을 포함할 수 있다. 제3 예비 도전층(23)은 금속을 포함할 수 있으며, 예를 들면, W, Ti, 및 Ta 중 적어도 하나를 포함할 수 있다. 제1 예비 도전층(21) 및 제3 예비 도전층(23)은 ALD 공정 또는 PVD 공정에 의해 형성될 수 있다. 제2 예비 도전층(22)은 실리사이드를 포함할 수 있으며, 제1 예비 도전층(21)의 상부면을 제3 예비 도전층(23)의 하부면과 반응시켜 형성할 수 있다. 제1 예비 절연층(26)은 실리콘 질화물을 포함할 수 있으며, ALD공정, CVD공정, 및 PVD공정 중 하나를 이용하여 형성될 수 있다.
이어, 주변 회로 영역(PCR)에 패터닝 공정을 수행하여 게이트 스택(200)을 형성할 수 있다. 이어서, 게이트 스택(200)의 측벽 상에 제1 게이트 스페이서(241) 및 제2 게이트 스페이서(242)를 형성할 수 있다.
이어, 도 10을 참조하면, 기판(100)의 전면에 제2 예비 절연층(27) 및 제3 예비 절연층(28)을 형성할 수 있다. 셀 어레이 영역(CAR)에서 제1 예비 절연층(26) 위에 제2 예비 절연층(27) 및 제3 예비 절연층(28)을 순차적으로 형성할 수 있다.
제2 예비 절연층(27)은 주변 회로 영역(PCR)에서 기판(100)의 상부면, 제2 게이트 스페이서(242)의 측면, 및 게이트 스택(200)의 상부면을 덮도록 형성될 수 있다. 주변 회로 영역(PCR)에서 제2 예비 절연층(27)으로부터 제3 게이트 스페이서(243)가 형성될 수 있다.
주변 회로 영역(PCR)에서 제3 예비 절연층(28)을 형성하기 전에 제1 층간 절연막(207)을 형성할 수 있다. 제1 층간 절연막(207)은 제3 게이트 스페이서(243)를 덮을 수 있다. 제1 층간 절연막(207)은 제3 게이트 스페이서(243)의 상부면과 동일한 레벨에 위치한 상부면을 갖도록 형성될 수 있다. 제1 층간 절연막(207) 위에 제3 예비 절연층(28)이 형성될 수 있다. 주변 회로 영역(PCR)에서 제3 예비 절연층(28)으로부터 제2 층간 절연막(209)이 형성될 수 있다.
이어, 도 11을 참조하면, 기판(100)의 셀 어레이 영역(CAR)에 패터닝 공정을 수행하여 비트 라인 구조체(BLS)를 형성할 수 있다. 패터닝 공정이 수행되는 동안 기판(100)의 주변 회로 영역(PCR)은 마스크 패턴에 의해 가려질 수 있다.
이어, 셀 어레이 영역(CAR)에서 비트 라인 구조체(BLS)의 측면 위에 제1 스페이서(131), 제2 스페이서(132), 및 제3 스페이서(133)를 순차적으로 형성할 수 있다. 제2 스페이서(132) 및 제3 스페이서(133)를 형성하기 전에 비트 라인 구조체(BLS)의 하부 측면 위에 비트 라인 컨택 스페이서(155)가 형성될 수 있다.
이어, 도 12를 참조하면, 비트 라인 구조체(BLS)의 측면들 사이에 예비 하부 컨택들(미도시)를 형성할 수 있다.
이어, 식각 공정을 수행하여 제1 스페이서(131), 제2 스페이서(132) 및 제3 스페이서(133)의 상부를 부분적으로 제거한 후, 제1 스페이서(131)의 상부 측면을 덮는 제4 스페이서(134)를 형성할 수 있다.
이어, 예비하부 컨택들(미도시)의 상부를 부분적으로 제거하여 하부 컨택(CP)들을 형성할 수 있다. 하부 컨택(CP)들의 상부면은 제2 스페이서(132)의 상부면 및 제3 스페이서(133)의 상부면보다 낮은 레벨에 위치할 수 있다. 제1 스페이서 내지 제4 스페이서들(131, 132, 133, 134)는 스페이서 구조체(130)를 구성할 수 있다.
이어, 기판(100)의 주변 회로 영역(PCR)에 제1 층간 절연막(207) 및 제2 층간 절연막(209)을 관통하는 컨택홀(CTH)들을 형성할 수 있다. 컨택홀(CTH)들을 형성하는 공정 단계에서 기판(100)의 상부가 부분적으로 제거될 수 있다. 컨택홀(CTH)들의 바닥면은 기판(100)의 상부면보다 낮은 레벨에 위치할 수 있다.
이어, 도 13을 더 참조하면, 기판(100)의 전면에 증착 공정을 수행하여 예비 배리어 막(57)을 형성할 수 있다. 예비 배리어 막(57)은 셀 어레이 영역(CAR)에서 하부 컨택(CP)들의 상부면, 스페이서 구조체(130)의 측면들, 및 비트 라인 구조체(BLS)의 상부면을 덮을 수 있다. 예비 배리어 막(57)은 주변 회로 영역(PCR)에서 제2 층간 절연막(209)의 상부면 및 컨택홀(CTH)의 내측면들을 덮을 수 있다.
이어, 예비 배리어 막(57) 위에 금속막(59)을 형성할 수 있다. 셀 어레이 영역(CAR)에서 금속막(59)은 스페이서 구조체(130)들의 사이를 채우며, 비트 라인 구조체(BLS)의 상부면 위로 연장될 수 있다. 예비 배리어 막(57)은 셀 어레이 영역(CAR)에서 배리어 막(157)을 형성할 수 있고, 주변 회로 영역(PCR)에서 컨택 배리어 막(253)을 형성할 수 있다.
이어, 도 14를 참조하면, 금속막(59)에 패터닝 공정을 수행하여, 셀 어레이 영역(CAR)에서 제1 트렌치(TR1) 및 패드 금속 패턴(159)이 형성됨에 따라, 랜딩 패드(LP)가 형성될 수 있다. 즉, 배리어 막(157)과 패드 금속 패턴(159)은 랜딩 패드(LP)를 구성할 수 있다. 동시에 주변 회로 영역(PCR)에 제2 트렌치(TR2)가 형성되고, 주변 회로 배선들(BP1, BP2)이 형성될 수 있다.
이어, 도 15를 참조하면, 기판(100)의 전면에 증착 공정을 수행하여 제1 예비 절연 패턴(50)을 형성할 수 있다. 예를 들면, 증착 공정은 화학 기상 증착 공정(CVD)일 수 있다. 다만 이에 한정되지 않으며, 증착 공정은 ALD공정 및 PVD공정 중 하나를 이용하여 형성될 수 있다. 제1 예비 절연 패턴(50)은 셀 어레이 영역(CAR)에서 제1 트렌치(TR1)를 채우고, 랜딩 패드(LP)의 상부면을 덮을 수 있다.
제1 예비 절연 패턴(50)은 주변 회로 영역(PCR)에서 제2 트렌치(TR2를 채우고, 주변 회로 배선들(BP1, BP2)의 상부면을 덮을 수 있다. 제1 예비 절연 패턴(50)은 제1 트렌치(TR1)를 완전히 채우는 것과 비교하여, 제2 트렌치(TR2)는 부분적으로 채울 수 있다.
이어, 도 16을 참조하면, 기판(100)의 주변 회로 영역(PCR)에 증착 공정을 수행하여 제1 예비 절연 패턴(50) 위에 제2 예비 절연 패턴(60)을 형성할 수 있다. 예를 들면, 증착 공정은 화학 기상 증착(CVD)일 수 있다. 다만 이에 한정되지 않으며, 증착 공정은 ALD공정 및 PVD공정 중 하나를 이용하여 형성될 수 있다.
제2 예비 절연 패턴(60)은 제2 트렌치(TR2)를 완전히 채울 수 있다. 즉, 제2 예비 절연 패턴(60)은 제1 예비 절연 패턴(50)이 형성되고 남은 제2 트렌치(TR2)의 잔부를 채우며, 제1 예비 절연 패턴(50)의 상부면을 덮을 수 있다.
제2 예비 절연 패턴(60)의 증착 공정이 수행되는 동안 기판(100)의 셀 어레이 영역(CAR)은 마스크 패턴에 의해 가려질 수 있다. 다만, 이에 한정되지 않으며, 몇몇 실시예에서, 제2 예비 절연 패턴(60)은 기판(100)의 셀 어레이 영역(CAR)을 포함한 기판(100)의 전면에 증착될 수 있다.
제2 예비 절연 패턴(60)은 제1 예비 절연 패턴(50)에 대하여 식각 선택비를 갖는 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 예를 들면, 제2 예비 절연 패턴(60)은 TEOS(Tetraethyl orthosilicate) 산화물을 포함할 수 있다.
이어, 도 17을 참조하면, 기판(100)의 전면에 평탄화 공정이 이루어질 수 있다. 예를 들면, 평탄화 공정은 화학 기계적 연마 공정(CMP)일 수 있다. 평탄화 공정은 기판(100)의 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에 이루어질 수 있다. 평탄화 공정은 제1 예비 절연 패턴(50) 및 제2 예비 절연 패턴(60)에 대하여 수행될 수 있으며, 셀 어레이 영역(CAR)의 랜딩 패드(LP)의 상부면 및 주변 회로 배선들(BP1, BP2)의 상부면이 노출될 때까지 수행될 수 있다.
상술한 바와 같이, 제2 예비 절연 패턴(60)이 제2 트렌치(TR2)를 완전히 채움에 따라, 평탄화 공정 단계는 원활하게 수행될 수 있다.
평탄화 공정에 의해 셀 어레이 영역(CAR)에서 제1 예비 절연 패턴(50)이 패터닝되어 각각 절연 패턴(161)이 형성될 수 있다. 절연 패턴(161)의 상부면의 레벨과 금속 패턴(159)의 상부면의 레벨은 실질적으로 동일 할 수 있다.
또한, 주변 회로 영역(PCR)에서 제1 예비 절연 패턴(50) 및 제2 예비 절연 패턴(60)이 각각 패터닝되어 제1 및 제2 절연배선 패턴(250, 260)이 형성될 수 있다. 제1 및 제2 절연배선 패턴(250, 260)의 상부면 및 주변 회로 배선들(BP1, BP2)의 상부면의 레벨은 실질적으로 동일할 수 있다. 평탄화 공정 후, 추가적으로 클리닝 공정이 이루어질 수 있다.
이어. 도 18a를 참조하면, 기판(100)의 전면에 식각 정지막(SL)을 형성할 수 있다. 식각 정지막(SL)은 기판(100)의 전면을 컨포멀하게 덮을 수 있다. 즉, 식각 정지막(SL)은 절연 패턴(161), 랜딩 패드(LP), 제1 및 제2 배선 절연 패턴들(250, 260), 주변 회로 배선들(BP1, BP2)을 덮을 수 있다.
도 18b에 도시된 바와 같이, 몇몇 실시예에서, 도 17을 참조하여 상술한 평탄화 공정 이후에 제2 트렌치(TR2) 내에서 제2 배선 절연 패턴(260)을 제거한 뒤, 식각 정지막(SL)을 기판(100)의 전면에 형성할 수 있다.
이에 따라, 도 18a에 도시된 실시예와 달리, 식각 정지막(SL)은 제2 트렌치(TR2)가 위치한 곳에서 컨포멀하게 제1 배선 절연 패턴(250)의 표면을 덮으며, 제2 트렌치(TR2) 내에도 형성될 수 있다.
이어, 도 2를 다시 참조하면, 셀 어레이 영역(CAR)의 식각 정지막(SL) 위에 하부 전극(BE), 고유전막(DL), 및 상부 전극(UE)을 차례로 형성함으로써, 커패시터(CAP)를 형성할 수 있다.
이어, 기판(100)의 전면에 절연층(IL)을 형성할 수 있다. 절연층(IL)은 커패시터(CAP)를 덮을 수 있다. 이어, 절연층(IL)을 관통하는 홀들이 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에 형성될 수 있고, 이들을 각각 채우는 커패시터 컨택 비아(420)과 컨택 플러그(520)가 형성될 수 있다.
이어, 절연층(IL) 위에 커패시터 컨택 비아(420) 및 컨택 플러그(520) 각각과 연결되는 셀 신호 배선(430)과 주변 신호 배선(530)을 형성할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판
250: 제1 배선 절연 패턴
260: 제2 배선 절연 패턴
CAR: 셀 어레이 영역
PCR: 주변 회로 영역
CPR: 중심부 영역
BP: 주변 회로 배선
SL: 식각 정지막
TR1: 제1 트렌치
TR2: 제2 트렌치

Claims (10)

  1. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판,
    상기 기판의 주변 회로 영역 위에 위치하는 게이트 스택,
    상기 게이트 스택 위에 위치하며, 트렌치를 포함하는 층간 절연막,
    상기 층간 절연막 위에 위치하며, 상기 트렌치를 사이에 두고 이격된 주변 회로 배선들,
    상기 주변 회로 배선들 사이에서 상기 트렌치의 바닥면 및 내측면들을 동일한 두께로 덮는 제1 배선 절연 패턴, 및
    상기 트렌치 내에서 상기 제1 배선 절연 패턴 위에 위치하며, 상기 제1 배선 절연 패턴에 의해 둘러싸인 제2 배선 절연 패턴을 포함하는 반도체 장치.
  2. 제1 항에서,
    상기 제1 배선 절연 패턴의 상부면, 상기 제2 배선 절연 패턴의 상부면, 및 상기 주변 회로 배선들의 상부면은 평탄한 반도체 장치.
  3. 제2항에서,
    상기 제1 배선 절연 패턴의 상부면, 상기 제2 배선 절연 패턴의 상부면, 및 상기 주변 회로 배선의 상부면을 덮는 식각 정지막을 더 포함하는 반도체 장치.
  4. 제3 항에서,
    상기 트렌치는 상기 게이트 스택과 수직 방향에서 중첩하는 반도체 장치.
  5. 제1항에서,
    상기 주변 회로 배선들 각각은 제1 방향으로 연장되며, 평면상 라인 형상을 가지며,
    상기 주변 회로 배선들은 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배열되고,
    상기 트렌치는 상기 제2 방향에서 인접한 상기 주변 회로 배선들 사이에 위치하는 반도체 장치.
  6. 제1항에서,
    상기 주변 회로 배선들은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 평면상 아일랜드 패턴으로 배열되며,
    상기 트렌치는 평면상 4개의 상기 주변 회로 배선들에 의해 둘러싸인 반도체 장치.
  7. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판,
    상기 기판의 주변 회로 영역 위에 위치하는 게이트 스택,
    상기 게이트 스택 위에 위치하며, 트렌치를 포함하는 층간 절연막,
    상기 층간 절연막 위에 위치하는 주변 회로 배선들, 및
    상기 주변 회로 배선들 사이에서 상기 트렌치의 바닥면 및 내측면들을 동일한 두께로 덮는 배선 절연 패턴을 포함하며,
    상기 주변 회로 배선들은 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 평면상 아일랜드 패턴으로 배열되고,
    상기 트렌치는 평면상 상기 주변 회로 배선들에 의해 둘러싸인 반도체 장치.
  8. 제7 항에서,
    상기 주변 회로 배선들의 상부면과 상기 배선 절연 패턴의 상부면은 평탄한 반도체 장치.
  9. 제8 항에서,
    상기 주변 회로 배선들과 상기 배선 절연 패턴 위에 위치하며, 상기 트렌치에서 갭 영역을 정의하는 식각 정지막 및
    상기 식각 정지막 위에 위치하며, 상기 갭 영역을 충진하는 절연층을 더 포함하는 반도체 장치.
  10. 제8 항에서,
    상기 주변 회로 배선들과 상기 배선 절연 패턴 위에 위치하며, 상기 트렌치에서 갭 영역을 정의하는 식각 정지막 및
    상기 식각 정지막 위에 위치하며, 상기 갭 영역을 덮는 절연층을 더 포함하며,
    상기 갭 영역에 에어 갭(air gap)이 위치하는 반도체 장치.
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