TWI806514B - 半導體裝置 - Google Patents

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TWI806514B TW111110824A TW111110824A TWI806514B TW I806514 B TWI806514 B TW I806514B TW 111110824 A TW111110824 A TW 111110824A TW 111110824 A TW111110824 A TW 111110824A TW I806514 B TWI806514 B TW I806514B
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金東完
朴建熹
朴桐湜
朴晙晳
張志熏
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置可包括：基板，包括胞元區及周邊區；閘極堆疊，位於周邊區上；層間絕緣層，位於閘極堆疊上；周邊電路內連線，位於層間絕緣層上；以及內連絕緣圖案，位於周邊電路內連線之間。所述內連絕緣圖案可包括成對的垂直部分以及連接部分，所述垂直部分在與基板的頂表面平行的第一方向上彼此間隔開，所述連接部分將垂直部分連接至彼此。所述內連絕緣圖案的各垂直部分可在與周邊電路內連線的頂表面相同的水平高度處具有第一厚度且在與周邊電路內連線的底表面相同的水平高度處具有第二厚度。第一厚度可實質上等於第二厚度。

Description

半導體裝置 [相關申請案的交叉參考]
本專利申請案主張優先於在2021年8月5日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0103233號，所述韓國專利申請案的全部內容併入本案供參考。
本揭露有關一種半導體裝置，且具體而言有關一種在周邊區上的周邊電路內連線之間包括絕緣圖案的半導體裝置。
由於其小的大小、多功能及/或低成本的特性，半導體裝置被認為是電子行業中的重要元件。半導體裝置可被分類成用於儲存資料的半導體記憶體裝置、用於對資料進行處理的半導體邏輯裝置以及包括記憶體元件及邏輯元件二者的混合半導體裝置。
一般而言，半導體裝置可包括在垂直方向上堆疊的圖案以及用於將所述圖案電性連接至彼此的接觸插塞。隨著半導體裝置的積體密度增大，所述圖案之間的距離及/或所述圖案與接觸插塞之間的距離減小。因此，所述圖案之間的寄生電容及/或所述圖案與接觸插塞之間的寄生電容增大，且此可能會導致半導體裝置的效能或操作速度劣化。
本發明概念的一些實施例可提供一種具有改善的電性特性的半導體裝置。
根據本發明概念的實施例，一種半導體裝置可包括：基板，包括胞元區及周邊區；閘極堆疊，位於所述周邊區上；層間絕緣層，位於所述閘極堆疊上；周邊電路內連線，位於所述層間絕緣層上；以及內連絕緣圖案，位於所述周邊電路內連線之間。所述內連絕緣圖案可包括成對的垂直部分以及連接部分，所述垂直部分在與所述基板的頂表面平行的第一方向上彼此間隔開，所述連接部分將所述垂直部分連接至彼此。所述內連絕緣圖案的各所述垂直部分可在與所述周邊電路內連線的頂表面相同的水平高度處在所述第一方向上具有第一厚度且在與所述周邊電路內連線的底表面相同的水平高度處在所述第一方向上具有第二厚度。所述第一厚度可實質上等於所述第二厚度。
根據本發明概念的實施例，一種半導體裝置可包括：基板，包括胞元區及周邊區，所述周邊區包括主動區及對所述主動區進行界定的裝置隔離層；閘極堆疊，位於所述主動區上；層間絕緣層，位於所述閘極堆疊上，所述層間絕緣層包括第一溝渠；以及周邊電路內連線及第一內連絕緣圖案，所述周邊電路內連線位於所述層間絕緣層上，所述第一內連絕緣圖案位於所述周邊電路內連線之間。所述第一內連絕緣圖案可位於所述第一溝渠的一部分中。所述第一內連絕緣圖案可在與所述基板的頂表面垂直的 方向上與所述裝置隔離層交疊，且所述第一內連絕緣圖案的最頂表面可與所述周邊電路內連線中的和所述第一內連絕緣圖案相鄰的一者的頂表面共面。
根據本發明概念的實施例，一種半導體裝置可包括：基板，包括胞元區及周邊區，所述胞元區包括第一主動區及對所述第一主動區進行界定的第一裝置隔離層，所述周邊區包括第二主動區及對所述第二主動區進行界定的第二裝置隔離層；字元線，在第一方向上延伸以與所述第一主動區交叉；位元線結構，被設置成在所述字元線上在與所述第一方向垂直的第二方向上延伸；間隔件結構，位於所述位元線結構的側表面上；下部接觸件，位於所述間隔件結構之間且連接至所述第一主動區；搭接墊(landing pad)，在所述下部接觸件上延伸至所述位元線結構的頂表面上的區，所述搭接墊包括接墊金屬圖案及位於所述接墊金屬圖案與所述下部接觸件之間的障壁層；絕緣圖案，至少局部地包圍所述搭接墊的側表面，所述絕緣圖案的頂表面與所述搭接墊共面；電容器，位於所述搭接墊的頂表面上；閘極堆疊，位於所述第二主動區上；閘極間隔件結構，位於各所述閘極堆疊的側表面上；周邊接觸件，位於所述閘極間隔件結構之間且連接至所述第二主動區；第一層間絕緣層，在所述閘極間隔件結構的頂表面保持不接觸所述第一層間絕緣層的同時位於所述閘極間隔件結構的側表面上且至少局部地覆蓋所述閘極間隔件結構的所述側表面；第二層間絕緣層，位於所述閘極堆疊及所述第一層間絕緣層上；周邊電 路內連線，位於所述第一層間絕緣層上且連接至所述周邊接觸件；以及內連絕緣圖案，位於所述周邊電路內連線之間。所述內連絕緣圖案可包括成對的垂直部分以及連接部分，所述垂直部分在與所述基板的頂表面平行的第一方向上彼此間隔開，所述連接部分將所述垂直部分連接至彼此。所述內連絕緣圖案的各所述垂直部分可在與所述周邊電路內連線的頂表面相同的水平高度處具有第一厚度且在與所述周邊電路內連線的底表面相同的水平高度處具有第二厚度。所述連接部分可在與所述基板的所述頂表面垂直的方向上具有第三厚度，且所述第三厚度可等於或大於所述第一厚度及所述第二厚度。
21:第一初步導電層
22:第二初步導電層
23:第三初步導電層
26:第一初步絕緣層
27:第二初步絕緣層
28:第三初步絕緣層
57:初步障壁層
59:金屬層
61:初步絕緣圖案
100:基板
101a:第一裝置隔離層
101b:第二裝置隔離層
102:凹槽區
103:閘極絕緣層
105:硬罩幕圖案
110:下部絕緣層
120:位元線
121:多晶矽圖案
122:矽化物圖案
123:金屬圖案
125:位元線頂蓋圖案
126:第一頂蓋圖案
127:第二頂蓋圖案
128:第三頂蓋圖案
130:間隔件結構
131:第一間隔件
132:第二間隔件
133:第三間隔件
134:第四間隔件
155:位元線接觸間隔件
157:障壁層
159:接墊金屬圖案
161、261:絕緣圖案
200:閘極堆疊
201:雜質區
207:第一層間絕緣層/層間絕緣層
209:第二層間絕緣層
210:閘極絕緣層
210p:初步閘極絕緣層
220:閘極電極
221:第一導電層
222:第二導電層
223:第三導電層
225:功函數調整層
225p:初步功函數調整層
230:閘極頂蓋圖案
240:閘極間隔件結構
241:第一閘極間隔件
242:第二閘極間隔件
243:第三閘極間隔件
251:周邊接觸件
252:周邊電路內連線
252B:底表面
252T、261T:頂表面
253:接觸障壁層
261a:第一內連絕緣圖案/第一絕緣內連圖案
261b:第二內連絕緣圖案/第二絕緣內連圖案
901:第一罩幕
902:第二罩幕圖案
A-A'、B-B'、C-C':線
aa、aa':部分
A1:第一主動區
A2:第二主動區
BE:底部電極
BLS:位元線結構
CAP:電容器
CN:連接部分
CP:下部接觸件
CPp:初步下部接觸件
D1:第一方向
D2:第二方向
D3:第三方向
DC:位元線接觸圖案
DL:高介電常數介電層
H:接觸孔洞
IL:絕緣層
LP:搭接墊
LPs:側表面
MCR:胞元區/胞元陣列區
ML:模製構件
PCR:周邊區
PE:垂直部分
SL:蝕刻停止層
SLB、SLT:最下部部分
TB:第三厚度
TR1:第一溝渠
TR2:第二溝渠
TR3:第三溝渠
TS1:第一厚度
TS2:第二厚度
UE:頂部電極
VA1:第一連接通孔
VA2:第二連接通孔
VL:空間
WO:寬度
WL:字元線
圖1是示意性地示出根據本發明概念實施例的半導體裝置的一部分的平面圖。
圖2是示出根據本發明概念實施例的半導體裝置的一部分的平面圖。
圖3是沿著圖2所示線A-A'、B-B'及C-C'截取的剖視圖。
圖4是示出圖3所示部分「aa」的放大剖視圖。
圖5是示出根據比較實例的半導體裝置的與圖3所示部分「aa」對應的一部分的放大剖視圖。
圖6A至圖6R是根據本發明概念實施例的沿著圖2所示線A-A'及C-C'截取以示出製造半導體裝置的方法的剖視圖。
現將參照附圖更全面地闡述本發明概念的示例性實施例，示例性實施例在所述附圖中示出。在圖式中對相同的組成元件使用相同的參考編號，且省略對其重覆說明。應理解，儘管在本文中可使用用語「第一(first)」、「第二(second)」等來闡述各種元件，然而該些元件不應受該些用語的限制。該些用語僅用於區分一個元件與另一元件。因此，舉例而言，在不背離本發明概念的教示的條件下，以下論述的第一元件、第一組件或第一區段可被稱為第二元件、第二組件或第二區段。如本文中所使用的用語「及/或(and/or)」包括相關聯列出項中的一或多者的任何及所有組合。應注意，針對一個實施例闡述的態樣可併入於不同的實施例中，但未針對其進行具體闡述。亦即，所有實施例及/或任何實施例的特徵可以任何方式及/或組合進行組合。
圖1是示意性地示出根據本發明概念實施例的半導體裝置的一部分的平面圖。
根據本發明概念實施例的半導體裝置可包括具有胞元區MCR及周邊區PCR的基板100。胞元區MCR可包括多個記憶體胞元。胞元區MCR可包括揮發性記憶體裝置的記憶體胞元、非揮發性記憶體裝置的記憶體胞元或揮發性記憶體裝置及非揮發性記憶體裝置二者的記憶體胞元。在實施例中，胞元區MCR可為動態隨機存取記憶體(dynamic random access memory，DRAM)裝置的記憶體胞元區。胞元區MCR可包括用於儲存資料的多個單位記憶體胞元。各所述單位記憶體胞元可包括至少一個電晶體及至 少一個電容器。
周邊區PCR可與胞元區MCR相鄰地設置。在實施例中，周邊區PCR可設置於胞元區MCR的至少一個側附近。舉例而言，周邊區PCR可被設置成至少局部地包圍胞元區MCR。在胞元區MCR與周邊區PCR之間可設置有裝置隔離層，以將胞元區MCR與周邊區PCR分隔開。
周邊區PCR可包括用於對胞元區MCR進行驅動的電路。在實施例中，周邊區PCR可包括DRAM裝置的核心區。核心區可包括例如感測放大器及寫入驅動器。在實施例中，周邊區PCR可包括DRAM裝置的周邊電路區。周邊電路區可包括例如列解碼器及行解碼器。
圖2是示出根據本發明概念實施例的半導體裝置的一些部分(例如，胞元區的一部分及周邊區的一部分)的平面圖。圖3是沿著圖2所示線A-A'、B-B'及C-C'截取的剖視圖。
參照圖2及圖3，在基板100的胞元區MCR上可存在第一裝置隔離層101a以對第一主動區A1進行界定。基板100可為由矽、鍺或矽-鍺形成或者包含矽、鍺或矽-鍺的半導體基板。
第一主動區A1可位於基板100的上部部分中。可藉由對基板100的上部部分進行圖案化來形成第一主動區A1。第一主動區A1可具有矩形形狀或條形形狀。第一主動區A1可以二維方式排列於第一方向D1及第二方向D2上。第一主動區A1可具有向第一方向D1及第二方向D2傾斜的長軸。各第一主動區A1可 具有隨著距基板100的底表面的距離增大而減小的寬度。換言之，各第一主動區A1可在與基板100的頂表面垂直的方向上(即，在第三方向D3上)具有減小的寬度。
在基板100中可存在字元線WL。當在平面圖中觀察時，字元線WL可在第二方向D2上延伸，以與第一主動區A1及第一裝置隔離層101a交叉。字元線WL可排列於第一方向D1上。在字元線WL與基板100之間可夾置有閘極絕緣層103。
詳言之，在第一主動區A1及第一裝置隔離層101a中可形成有閘極凹槽區102。閘極絕緣層103可以共形方式至少局部地覆蓋閘極凹槽區102的內表面。字元線WL可位於閘極凹槽區102的下部部分中且至少局部地對閘極凹槽區102的下部部分進行填充。字元線WL可與第一主動區A1及第一裝置隔離層101a間隔開，閘極絕緣層103夾置於字元線WL與第一主動區A1及第一裝置隔離層101a之間。如圖3的剖視圖中所示，字元線WL的頂表面可位於較基板100的頂表面低的水平高度處。在字元線WL的頂表面上可存在硬罩幕圖案105，以位於閘極凹槽區102的其餘部分中且至少局部地對閘極凹槽區102的其餘部分進行填充。硬罩幕圖案105的頂表面可位於與基板100的頂表面相同的水平高度處。
位元線結構BLS可在第一方向D1上延伸，以與第一主動區A1交叉。位元線結構BLS可與字元線WL電性斷開，以與字元線WL交叉。位元線結構BLS可包括位元線120及位於位元 線120上的位元線頂蓋圖案125。
位元線120可包括依序堆疊的多晶矽圖案121、矽化物圖案122及金屬圖案123。在多晶矽圖案121與基板100之間可夾置有下部絕緣層110，且多晶矽圖案121的一部分(在下文中為位元線接觸圖案DC)可與第一主動區A1進行實體接觸。換言之，位元線120可經由位元線接觸圖案DC電性連接至第一主動區A1。如圖3的剖視圖中所示，位元線接觸圖案DC的底表面可位於較基板100的頂表面低且較字元線WL的頂表面高的水平高度處。位元線接觸圖案DC可局部地設置於凹槽區中，所述凹槽區形成於基板100中以暴露出第一主動區A1的頂表面。當在平面圖中觀察時，凹槽區可具有橢圓形形狀，且凹槽區在短軸方向上的寬度可大於位元線結構BLS的寬度。
位元線頂蓋圖案125可位於位元線120的金屬圖案123上。位元線頂蓋圖案125可包括第一頂蓋圖案126、第二頂蓋圖案127及第三頂蓋圖案128。
位元線接觸間隔件155可被設置成位於凹槽區的設置有位元線接觸圖案DC的其餘部分的至少一部分中且對所述至少一部分進行填充。作為實例，位元線接觸間隔件155可位於位元線接觸圖案DC的相對的側表面上且至少局部地覆蓋位元線接觸圖案DC的所述相對的側表面。作為另一實例，位元線接觸間隔件155可設置於凹槽區中，以至少局部地包圍位元線接觸圖案DC。位元線接觸間隔件155可由相對於下部絕緣層110具有蝕刻選擇 性的絕緣材料形成或者包含所述絕緣材料。舉例而言，位元線接觸間隔件155可由一或多種材料(例如但不限於氧化矽、氮化矽及/或氮氧化矽)形成或者包含所述一或多種材料且可具有多層式結構。在實施例中，位元線接觸間隔件155的頂表面可位於與下部絕緣層110的頂表面實質上相同的水平高度處。
在位元線結構BLS的側表面之間可設置有下部接觸件CP。下部接觸件CP可沿著位元線結構BLS的側表面排列且排列於第一方向D1上。當在平面圖中觀察時，各下部接觸件CP可位於字元線WL之間以及位元線結構BLS之間。各下部接觸件CP可在位元線120中兩條相鄰的位元線120之間耦合至基板100。下部接觸件CP可電性連接至基板100的第一主動區A1。下部接觸件CP可由例如經摻雜多晶矽形成或者包含例如經摻雜多晶矽。
如圖3的剖視圖中所示，下部接觸件CP的底端可位於較基板100的頂表面低且較位元線接觸圖案DC的底表面高的水平高度處。如圖3的剖視圖中所示，下部接觸件CP的頂表面可位於較位元線結構BLS的位元線頂蓋圖案125的底表面低的水平高度處。下部接觸件CP可藉由位元線接觸間隔件155而與位元線接觸圖案DC電性斷開。
在下部接觸件CP上可存在搭接墊LP。搭接墊LP可經由下部接觸件CP電性連接至基板100的第一主動區A1。如圖3的剖視圖中所示，搭接墊LP的頂表面可位於較位元線結構BLS的頂表面高的水平高度處，且搭接墊LP的底表面可位於較位元線 結構BLS的頂表面低的水平高度處。舉例而言，如圖3的剖視圖中所示，搭接墊LP的底表面可位於較位元線120的金屬圖案123的頂表面低的水平高度處。搭接墊LP可包括依序堆疊的障壁層157與接墊金屬圖案159。在實施例中，在下部接觸件CP與搭接墊LP之間可設置有接觸矽化物圖案。
在位元線結構BLS與下部接觸件CP之間可設置有間隔件結構130。間隔件結構130可沿著位元線結構BLS的側表面延伸且在第一方向D1上延伸。間隔件結構130可包括第一間隔件131、第二間隔件132、第三間隔件133及第四間隔件134。(亦參照圖6O)第一間隔件131可直接位於位元線結構BLS的側表面上。第二間隔件132可位於第一間隔件131與下部接觸件CP之間。第三間隔件133可位於第二間隔件132與下部接觸件CP之間。第二間隔件132可放置於第一間隔件131與第三間隔件133之間。第一間隔件131及第三間隔件133可由相對於下部絕緣層110具有蝕刻選擇性的絕緣材料形成或者包含所述絕緣材料。
第二間隔件132可由介電常數較第一間隔件131及第三間隔件133低的絕緣材料形成或者包含所述絕緣材料。作為實例，第一間隔件131及第三間隔件133可由氮化矽形成或者包含氮化矽，且第二間隔件132可由氧化矽形成或者包含氧化矽。作為另一實例，第二間隔件132可包含空氣。亦即，第二間隔件132可為界定於第一間隔件131的側表面與第三間隔件133的側表面之間的空氣間隔件。第四間隔件134可位於第二間隔件132的頂表 面上及第一間隔件131的側表面上。第四間隔件134可至少局部地包圍搭接墊LP的下部部分。當在平面圖中觀察時，第四間隔件134可具有環形形狀。
絕緣圖案161可位於搭接墊LP之間的空間中且至少局部地對搭接墊LP之間的空間進行填充。絕緣圖案161可至少局部地包圍搭接墊LP的側表面LPs。如圖3中所示，絕緣圖案161可位於界定於搭接墊LP的側表面之間的第一溝渠TR1中。第一溝渠TR1可為被配置成將搭接墊LP彼此電性分隔的節點分隔溝渠。搭接墊LP可彼此間隔開，第一溝渠TR1夾置於搭接墊LP之間。第一溝渠TR1可具有由搭接墊LP的表面、位元線頂蓋圖案125的表面及間隔件結構130的表面進行界定的內側表面。舉例而言，絕緣圖案161可由氮化矽形成或者包含氮化矽。
在搭接墊LP上可設置有電容器CAP。電容器CAP可分別電性連接至搭接墊LP。各電容器CAP可包括底部電極BE、頂部電極UE及位於底部電極BE與頂部電極UE之間的高介電常數(high-k)介電層DL。底部電極BE及頂部電極UE中的每一者可由一或多種材料(包括但不限於鈦、鉭、鎢、銅及/或鋁)形成或者包含所述一或多種材料。
底部電極BE及頂部電極UE可由以下一或多種材料形成或者包含以下一或多種材料：包括但不限於經摻雜的矽、Ru、RuO、Pt、PtO、Ir、IrO、SrRuO(SRO)、(Ba,Sr)RuO(BSRO)、CaRuO(CRO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、 TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合。高介電常數介電層DL可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其任意組合。
在電容器CAP上可存在絕緣層IL，且第一連接通孔VA1可穿透絕緣層IL且可連接至電容器CAP。
在基板100的周邊區PCR上可存在閘極堆疊200。閘極堆疊200可在與基板100的頂表面平行的方向上延伸。在實施例中，閘極堆疊200可被配置成具有條形形狀。閘極堆疊200可位於第二主動區A2上，第二主動區A2形成於基板100的上部部分中。第二主動區A2可為經n型雜質或p型雜質摻雜的雜質區且可由第二裝置隔離層101b進行界定。
在基板100的上部部分中可形成有雜質區201。雜質區201可含有與第二主動區A2中的雜質不同的雜誌且可具有與第二主動區A2不同的導線類型。雜質區201可包括成對的源極區與汲極區，所述源極區與汲極區藉由施加至閘極堆疊200的電壓而電性連接至彼此或彼此電性斷開。雜質區201可彼此間隔開，閘極堆疊200夾置於雜質區201之間。雜質區201可分別放置於閘極堆疊200的相對的側表面附近。作為實例，閘極堆疊200與雜質區201可構成PMOS電晶體，且雜質區201可為p型雜質區。舉例而言，雜質區201可含有一或多種材料，包括但不限於硼(B)、鋁(Al)、鎵(Ga)及/或銦(In)。作為另一實例，閘極堆疊200 與雜質區201可構成N通道金屬氧化物半導體(N-channel metal-oxide semiconductor，NMOS)電晶體，且雜質區201可為n型雜質區。雜質區201可含有一或多種材料，包括但不限於磷(P)、砷(As)及/或銻(Sb)。
閘極堆疊200可包括閘極絕緣層210、閘極電極220及閘極頂蓋圖案230。閘極絕緣層210可夾置於基板100的頂表面與閘極電極220之間。閘極頂蓋圖案230可位於閘極電極220的頂表面上。
閘極絕緣層210可由一或多種介電材料形成或者包含所述一或多種介電材料。在實施例中，閘極絕緣層210可包括第一介電層及位於第一介電層上的第二介電層。第一介電層可具有較第二介電層低的介電常數。舉例而言，第一介電層可包括氧化矽層及/或氮氧化矽層。第二介電層可由介電常數較氧化矽及/或氮氧化矽高的一或多種高介電常數介電材料形成或者包含所述一或多種高介電常數介電材料。舉例而言，第二介電層可由以下材料形成或者包含以下材料：含有鉿(Hf)、鋁(Al)、鋯(Zr)及/或鑭(La)中的一者的氧化物、氮化物、矽化物及/或氮氧化物。
閘極電極220可包括依序堆疊的功函數調整層225、第一導電層221、第二導電層222及第三導電層223。功函數調整層225可被配置成對電晶體的臨限電壓進行控制。在實施例中，功函數調整層225可厚於閘極絕緣層210。功函數調整層225可包括p型金屬層及/或n型金屬層。功函數調整層225可由以下一或多種 材料形成或者包含以下一或多種材料：包括但不限於Ti、Ta、Al、Ni、Co、La、Pd、Nb、Mo、Hf、Ir、Ru、Pt、Yb、Dy、Er、Pd、TiAl、HfSiMo、TiN、WN、TaN、RuN、MoN、TiAlN、TaC、TiC及/或TaC。在實施例中，功函數調整層225可更包含La/TiN、Mg/TiN及/或Sr/TiN。
第一導電層221可由一或多種經摻雜半導體材料形成或者包含所述一或多種經摻雜半導體材料。舉例而言，第一導電層221可由經摻雜多晶矽形成或者包含經摻雜多晶矽。在實施例中，第一導電層221可經p型摻雜劑摻雜。
第二導電層222可形成於第一導電層221與第三導電層223之間。第二導電層222可薄於第一導電層221及第三導電層223。第二導電層222可包括形成於第一導電層221與第三導電層223之間的介面處的矽化物層。第二導電層222可由一或多種材料(包括但不限於矽化鈦、矽化鈷、矽化鎳、矽化鎢、矽化鉑及/或矽化鉬)形成或者包含所述一或多種材料。第三導電層223可由一或多種金屬材料形成或者包含所述一或多種金屬材料。舉例而言，第三導電層223可由W、Ti及/或Ta形成或者包含W、Ti及/或Ta。
閘極頂蓋圖案230可設置於閘極電極220的頂表面上。閘極頂蓋圖案230可被形成為位於第三導電層223的頂表面上且至少局部地覆蓋第三導電層223的頂表面，且進而對閘極電極220進行保護。閘極頂蓋圖案230可由一或多種絕緣材料形成或者包 含所述一或多種絕緣材料。舉例而言，閘極頂蓋圖案230可由氮化矽形成或包含氮化矽。
在閘極堆疊200的側表面上可存在閘極間隔件結構240。閘極間隔件結構240可包括第一閘極間隔件241、第二閘極間隔件242及第三閘極間隔件243。
第一閘極間隔件241可位於閘極堆疊200的側表面上。第一閘極間隔件241可在垂直方向上沿著閘極堆疊200的側表面延伸。第一閘極間隔件241可具有較第二閘極間隔件242低的較低氧含量。第一閘極間隔件241可具有介於6.5至7.5的第一介電常數。第一閘極間隔件241可由相對於第二閘極間隔件242具有蝕刻選擇性的材料形成或者包含所述材料。舉例而言，第一閘極間隔件241可由氮化矽形成或者包含氮化矽。第一閘極間隔件241的頂表面可與閘極頂蓋圖案230的頂表面共面。第一閘極間隔件241可直接位於閘極電極220的側表面及閘極頂蓋圖案230的側表面上。
第二閘極間隔件242可位於第一閘極間隔件241上。第二閘極間隔件242可具有較第一閘極間隔件241大的寬度。第二閘極間隔件242的寬度可隨著距基板100的頂表面的距離增大而減小。第二閘極間隔件242可由例如氧化矽形成或者包含例如氧化矽。
第三閘極間隔件243可位於第二閘極間隔件242上。第三閘極間隔件243可延伸至閘極堆疊200的頂表面上的區，以至 少局部地覆蓋第一閘極間隔件241的頂表面及閘極頂蓋圖案230的頂表面。在實施例中，第三閘極間隔件243可延伸至基板100的頂表面上的區。
在基板100上可形成有第一層間絕緣層207。第一層間絕緣層207可被設置成至少局部地覆蓋閘極間隔件結構240的側表面，但不覆蓋閘極間隔件結構240的頂表面，使得閘極間隔件結構240的頂表面保持不接觸層間絕緣層207。第一層間絕緣層207的頂表面可與第三閘極間隔件243的頂表面共面。第一層間絕緣層207可包括藉由可流動化學氣相沈積(flowable chemical vapor deposition，FCVD)方法形成的高密度電漿(high-density plasma，HDP)氧化物層或氧化矽層。在第一層間絕緣層207上可形成有第二層間絕緣層209。第二層間絕緣層209的底表面可至少局部地覆蓋第三閘極間隔件243的頂表面。第二層間絕緣層209可由氮化矽形成或者包含氮化矽。
在第二層間絕緣層209上可形成有周邊電路內連線252。周邊電路內連線252可經由周邊接觸件251耦合至雜質區201。周邊接觸件251及周邊電路內連線252可由一或多種材料(包括但不限於銅(Cu)、鎢(W)及鋁(Al)、鉭(Ta)及/或鈦(Ti))形成或者包含所述一或多種材料。周邊接觸件251可被設置成穿透第一層間絕緣層207及第二層間絕緣層209且可連接至基板100。在實施例中，如圖3的剖視圖中所示，周邊接觸件251的底端可位於較基板100的頂表面低的水平高度處。周邊接觸件251 可將周邊電路內連線252電性連接至雜質區201。
接觸障壁層253可至少局部地覆蓋周邊電路內連線252及周邊接觸件251。接觸障壁層253可位於周邊電路內連線252的底表面與第二層間絕緣層209之間。接觸障壁層253可位於周邊接觸件251的側表面及底表面上。接觸障壁層253可包含金屬氮化物。接觸障壁層253可由一或多種材料(包括但不限於氮化鈦(TiN)、氮化鉭(TaN)及/或氮化鎢(WN))形成或者包含所述一或多種材料。
在周邊電路內連線252之間可形成有第二溝渠TR2及第三溝渠TR3。第二溝渠TR2及第三溝渠TR3可形成於周邊電路內連線252的側表面之間，以穿透第二層間絕緣層209。如圖3的剖視圖中所示，第二溝渠TR2的底部可位於較閘極頂蓋圖案230的頂表面高的水平高度處。如圖3的剖視圖中所示，第三溝渠TR3的底部可位於較閘極頂蓋圖案230的頂表面高的水平高度處。在實施例中，如圖3的剖視圖中所示，第三溝渠TR3的底部可位於較閘極頂蓋圖案230的頂表面低的水平高度處。
當在與基板100平行的第一方向上量測時，第二溝渠TR2的寬度可大於第三溝渠TR3的寬度。作為實例，第二溝渠TR2在第一方向上的寬度(圖4所示WO)可介於自約80奈米至約100奈米的範圍內。第三溝渠TR3在第一方向上的寬度可大於約0奈米且可小於或等於約20奈米。
在實施例中，第二溝渠TR2可在垂直方向上與閘極堆疊 200交疊(如圖3中所示(例如，參見部分「aa」))或者在垂直方向上與閘極堆疊200之間的第二裝置隔離層101b交疊。
第一內連絕緣圖案261a可位於第二溝渠TR2的一部分中且至少局部地對第二溝渠TR2的所述一部分進行填充，且第二內連絕緣圖案261b可位於第三溝渠TR3中且至少局部地或完全地對第三溝渠TR3進行填充。在實施例中，第一內連絕緣圖案261a及第二內連絕緣圖案261b可由氮化矽形成或者包含氮化矽。以下將更詳細地闡述第一內連絕緣圖案261a。
蝕刻停止層SL可至少局部地覆蓋絕緣圖案161、第一內連絕緣圖案261a、第二內連絕緣圖案261b及周邊電路內連線252。絕緣層IL可位於蝕刻停止層SL上。第二連接通孔VA2可穿透絕緣層IL及蝕刻停止層SL且可連接至周邊電路內連線252。
圖4是示出圖3所示部分「aa」的放大剖視圖。
參照圖3及圖4，第一內連絕緣圖案261a可具有「U」形形狀。詳言之，第一內連絕緣圖案261a可包括在第一方向上彼此間隔開的成對的垂直部分PE以及將垂直部分PE連接至彼此的連接部分CN。第一內連絕緣圖案261a的垂直部分PE中的一者可具有與周邊電路內連線252的側表面進行實體接觸的第一側表面以及與周邊電路內連線252的側表面間隔開的第二側表面。第一內連絕緣圖案261a的垂直部分PE的第二側表面可具有與周邊電路內連線252的側表面實質上相同的斜率。舉例而言，在其中周邊電路內連線252的側表面相對於基板100的頂表面的斜率為90 度或接近90度的情形中，第一內連絕緣圖案261a的垂直部分PE的第二側表面的斜率可為90度或者可接近90度。
第一內連絕緣圖案261a的垂直部分PE的頂表面261T可與和垂直部分PE進行實體接觸或和垂直部分PE相鄰的周邊電路內連線252的頂表面252T共面。此可因對第一內連絕緣圖案261a及周邊電路內連線252執行的平坦化製程而形成，如將在以下進行闡述。
當在與和第一內連絕緣圖案261a的垂直部分PE相鄰的周邊電路內連線252的頂表面252T相同的水平高度處在第一方向上量測時，第一內連絕緣圖案261a的垂直部分PE可具有第一厚度TS1。當在與和第一內連絕緣圖案261a的垂直部分PE相鄰的周邊電路內連線252的底表面252B相同的水平高度處在第一方向上量測時，第一內連絕緣圖案261a的垂直部分PE可具有第二厚度TS2。第一厚度TS1可實質上等於第二厚度TS2。
第一內連絕緣圖案261a的連接部分CN可在與基板100的頂表面垂直的方向上具有第三厚度TB。第三厚度TB可等於或大於第一厚度TS1及第二厚度TS2。
蝕刻停止層SL可位於周邊電路內連線252的頂表面及第一內連絕緣圖案261a的頂表面上且至少局部地覆蓋周邊電路內連線252的頂表面及第一內連絕緣圖案261a的頂表面。蝕刻停止層SL的最下部部分SLT可位於第二層間絕緣層209的頂表面與底表面之間。蝕刻停止層SL的最下部部分SLB可被定位成較靠近 第二層間絕緣層209的底表面而言更靠近第二層間絕緣層209的頂表面。蝕刻停止層SL的與第一內連絕緣圖案261a的垂直部分PE進行實體接觸的一部分的厚度可實質上等於蝕刻停止層SL的與第一內連絕緣圖案261a的連接部分CN進行實體接觸的另一部分的厚度。
蝕刻停止層SL可被設置成至少局部地對第一內連絕緣圖案261a的垂直部分PE之間的空間進行填充。未被蝕刻停止層SL填充的空間VL可至少局部地被絕緣層IL填充。在實施例中，蝕刻停止層SL可被設置成至少局部地或完全地對垂直部分PE之間的空間進行填充。
在垂直方向上與第二裝置隔離層101b交疊的第一內連絕緣圖案261a(例如，參見圖3所示部分aa')可被配置成具有第一內連絕緣圖案261a的前述特徵。
返回參照圖3，搭接墊LP的頂表面的水平高度可與周邊電路內連線252的頂表面的水平高度實質上相同。另外，絕緣圖案161的頂表面的水平高度可與第一內連絕緣圖案261a的頂表面的水平高度及第二內連絕緣圖案261b的頂表面的水平高度實質上相同。
根據本發明概念的實施例，第一內連絕緣圖案261a可被形成為在第二溝渠TR2中具有大致均勻的厚度。此可因第一內連絕緣圖案261a是藉由平坦化製程形成，如將參照圖6M進行闡述。可防止或抑制第一內連絕緣圖案261a的連接部分CN的一部 分的厚度在平坦化製程期間減小。因此，蝕刻停止層SL可穩定地設置於第一內連絕緣圖案261a的連接部分CN上。由於蝕刻停止層SL共形地設置於第二層間絕緣層209上，因此可防止或減少閘極堆疊200或位於第二層間絕緣層209下方的第一層間絕緣層207在將參照圖6Q闡述的蝕刻製程中被損壞的可能性。
圖5是示出根據比較實例的半導體裝置的與圖3所示部分「aa」對應的一部分的放大剖視圖。
圖5示出其中絕緣圖案261是藉由蝕刻製程形成而非藉由參照圖6M闡述的平坦化製程形成的結構。與圖3中所示的結構不同，第一內連絕緣圖案261a可不具有「U」形形狀。在圖5所示結構中，第一內連絕緣圖案261a在第一方向上的第一厚度TS1可小於第二厚度TS2。另外，第三厚度TB可在朝向第一內連絕緣圖案261a的中心的方向上減小，且可形成孔洞以穿透第一內連絕緣圖案261a的中心部分。因此，閘極堆疊200或位於第二層間絕緣層209下方的第一層間絕緣層207可能會被損壞。隨著深度增大，第二層間絕緣層209的底部部分可不被蝕刻停止層SL覆蓋。在此種情形中，閘極堆疊200或位於第二層間絕緣層209下方的第一層間絕緣層207可能在將參照圖6Q闡述的蝕刻製程中被損壞。
圖6A至圖6R是根據本發明概念實施例的沿著圖2所示線A-A'及C-C'截取以示出製造半導體裝置的方法的剖視圖。
參照圖6A，可在基板100中形成第一裝置隔離層101a 及第二裝置隔離層101b，以對第一主動區A1及第二主動區A2進行界定。可藉由在基板100的上部部分中形成溝渠且使用絕緣材料至少局部地對所述溝渠進行填充來形成第一裝置隔離層101a及第二裝置隔離層101b。
可在基板100的胞元區MCR上形成下部絕緣層110。下部絕緣層110可包括單個絕緣層或多個絕緣層。下部絕緣層110可包括例如氧化矽層、氮化矽層及/或氮氧化矽層。
接下來，可對基板100及下部絕緣層110進行圖案化以分別形成暴露出胞元雜質區的凹槽區。當在平面圖中觀察時，各凹槽區可具有例如橢圓形形狀。另外，當在平面圖中觀察時，凹槽區可排列成鋸齒狀(zigzag)形狀形或蜂巢形狀。
可在基板100的周邊區PCR上形成初步閘極絕緣層210p及初步功函數調整層225p。初步閘極絕緣層210p及初步功函數調整層225p可不形成於基板100的胞元區MCR上。
參照圖6B，可在基板100上形成第一初步導電層21、第二初步導電層22、第三初步導電層23及第一初步絕緣層26。第一初步導電層21可由經摻雜半導體材料形成或者包含經摻雜半導體材料。第一初步導電層21可由例如多晶矽形成或者包含例如多晶矽。第三初步導電層23可由一或多種金屬材料(例如，W、Ti及Ta)形成或者包含所述一或多種金屬材料。可藉由原子層沈積(atomic layer deposition，ALD)製程或物理氣相沈積(physical vapor deposition，PVD)製程形成第一初步導電層21及第三初步 導電層23。第二初步導電層22可由矽化物形成或者包含矽化物且可作為第一初步導電層21的頂表面與第三初步導電層23的底表面之間的反應結果而被形成。第一初步絕緣層26可由氮化矽形成或者包含氮化矽且可使用ALD製程、CVD製程及PVD製程中的一者形成。
參照圖6C，可執行圖案化製程以在周邊區PCR上形成閘極堆疊200。此後，可在閘極堆疊200的側表面上形成第一閘極間隔件241及第二閘極間隔件242。
參照圖6D，可在基板100上形成第二初步絕緣層27及第三初步絕緣層28。第二初步絕緣層27與第三初步絕緣層28可依序形成於胞元區MCR上，以至少局部地覆蓋第一初步絕緣層26。第二初步絕緣層27可形成於周邊區PCR上，以至少局部地覆蓋基板100的頂表面、第二閘極間隔件242的側表面及閘極堆疊200的頂表面。第三閘極間隔件243可由周邊區PCR上的第二初步絕緣層27形成。可在周邊區PCR上形成第三初步絕緣層28之前形成第一層間絕緣層207。第一層間絕緣層207可至少局部地覆蓋第三閘極間隔件243。第一層間絕緣層207可被形成為具有位於與第三閘極間隔件243的頂表面相同的水平高度處的頂表面。第三初步絕緣層28可形成於第一層間絕緣層207上。第二層間絕緣層209可由周邊區PCR上的第三初步絕緣層28形成。
參照圖6E，可對基板100的胞元區MCR執行圖案化製程以形成位元線結構BLS。在圖案化製程期間，基板100的周邊 區PCR可被罩幕圖案遮蔽。
參照圖6F，可在胞元區MCR上形成第一間隔件131、第二間隔件132及第三間隔件133，以至少局部地依序覆蓋位元線結構BLS的側表面。在實施例中，在形成第二間隔件132及第三間隔件133之前，可在位元線結構BLS的下部側表面上形成位元線接觸間隔件155。
參照圖6G，可在位元線結構BLS的側表面之間形成初步下部接觸件CPp。接下來，可執行蝕刻製程以局部地移除第一間隔件131的上部部分、第二間隔件132的上部部分及第三間隔件133的上部部分。可執行蝕刻製程，直至第一間隔件131的頂表面、第二間隔件132的頂表面及第三間隔件133的頂表面位於與初步下部接觸件CPp的頂表面相似的水平高度處。
參照圖6H，可形成第四間隔件134以至少局部地覆蓋第一間隔件131的上部側表面。此後，可藉由局部地移除初步下部接觸件CPp的上部部分來形成下部接觸件CP。下部接觸件CP可被形成為具有位於較第二間隔件132的頂表面及初步下部接觸件CPp的頂表面低的水平高度處的頂表面。第一間隔件131、第二間隔件132、第三間隔件133及第四間隔件134可構成間隔件結構130。
接下來，可在基板100的周邊區PCR上形成接觸孔洞H，以在垂直方向上穿透第一層間絕緣層207及第二層間絕緣層209。可在形成接觸孔洞H期間局部地移除基板100的上部部分。 接觸孔洞H可具有位於較基板100的頂表面低的水平高度處的底表面，如圖6H中所示。
參照圖6I，可執行沈積製程以在基板100上形成初步障壁層57。初步障壁層57可在胞元陣列區MCR上至少局部地覆蓋下部接觸件CP的頂表面、間隔件結構130的側表面及位元線結構BLS的頂表面。初步障壁層57可在周邊區PCR上至少局部地覆蓋第二層間絕緣層209的頂表面及接觸孔洞H的內表面。
參照圖6J，可在初步障壁層57上形成金屬層59。在胞元區MCR上，金屬層59可至少局部地對間隔件結構130之間的空間進行填充且可延伸至位元線結構BLS的頂表面上的區。初步障壁層57可在胞元區MCR上形成障壁層157且可在周邊區PCR上形成接觸障壁層253。
參照圖6K，可對金屬層59執行圖案化製程，以在胞元區MCR上形成第一溝渠TR1及接墊金屬圖案159，且因此可在胞元區MCR上形成搭接墊LP。在實施例中，可對金屬層59執行圖案化製程，以在周邊區PCR上形成第二溝渠TR2及第三溝渠TR3，且因此可在周邊區PCR上形成周邊電路內連線252。
參照圖6L，可執行沈積製程以在基板100上形成初步絕緣圖案61。在實施例中，沈積製程可為化學氣相沈積(CVD)製程。在胞元區MCR上，初步絕緣圖案61可被形成為至少局部地對第一溝渠TR1進行填充且至少局部地覆蓋搭接墊LP的頂表面。另外，在周邊區PCR上，初步絕緣圖案61可被形成為至少局 部地對第二溝渠TR2及第三溝渠TR3進行填充且至少局部地覆蓋周邊電路內連線252的頂表面。第一溝渠TR1及第三溝渠TR3可至少局部地或完全地被初步絕緣圖案61填充，而第二溝渠TR2可至少局部地被初步絕緣圖案61填充。
參照圖6M，可對初步絕緣圖案61執行平坦化製程。在實施例中，平坦化製程可為化學機械研磨(chemical-mechanical polishing，CMP)製程。可對胞元區MCR及周邊區PCR二者執行平坦化製程。可執行平坦化製程以暴露出胞元區MCR上的搭接墊LP的頂表面的至少一部分及周邊電路內連線252的頂表面的至少一部分。
作為平坦化製程的結果，可對胞元區MCR上的初步絕緣圖案61進行圖案化以形成絕緣圖案161。絕緣圖案161的頂表面可位於與接墊金屬圖案159的頂表面實質上相同的水平高度處。另外，可對周邊區PCR上的初步絕緣圖案61進行圖案化以形成第一絕緣內連圖案261a及第二絕緣內連圖案261b。第一絕緣內連圖案261a及第二絕緣內連圖案261b可具有形成於與周邊電路內連線252的頂表面實質上相同的水平高度處的頂表面。在平坦化製程之後，可另外地執行清潔製程。
參照圖6N，可在基板100上形成蝕刻停止層SL。蝕刻停止層SL可被形成為以共形方式至少局部地覆蓋第二溝渠TR2中的第一內連絕緣圖案261a的頂表面。在實施例中，蝕刻停止層SL可被形成為至少局部地或完全地對第二溝渠TR2的未被第一內 連絕緣圖案261a填充的其餘空間進行填充。
參照圖6O，可在蝕刻停止層SL上形成模製構件ML。模製構件ML可由相對於蝕刻停止層SL具有蝕刻選擇性的材料形成或者包含所述材料。在實施例中，模製構件ML可由氧化矽形成或者包含氧化矽。可在模製構件ML上形成第一罩幕901以對其中將形成底部電極BE的區進行界定。
參照圖6P，可藉由使用第一罩幕901作為蝕刻罩幕依序對模製構件ML的一部分與蝕刻停止層SL的一部分進行蝕刻來形成至少局部地暴露出搭接墊LP的電極孔洞。可形成導電材料以至少局部地對所述電極孔洞進行填充，可對導電材料執行回蝕製程或化學機械製程以形成底部電極BE，且然後可移除第一罩幕901。此後，可在與底部電極BE交疊的區上選擇性地形成第二罩幕圖案902。
參照圖6Q，可使用第二罩幕圖案902作為蝕刻罩幕來對模製構件ML的其餘部分進行蝕刻。此處，在胞元區MCR及周邊區PCR上可留下蝕刻停止層SL。此後，可在胞元區MCR上依序形成高介電常數介電層DL與頂部電極UE以形成電容器CAP。
參照圖6L，可在基板100上形成絕緣層IL。絕緣層IL可至少局部地覆蓋電容器CAP。
返回參照圖2，可在胞元區MCR及周邊區PCR上形成孔洞以穿透絕緣層IL，且可形成第一連接通孔VA1及第二連接通孔VA2以至少局部地對所述孔洞進行填充。
根據本發明概念的實施例，可改善半導體裝置的可靠性。
儘管已具體示出並闡述了本發明概念的示例性實施例，然而此項技術中具有通常知識者應理解，可在不背離隨附申請專利範圍的精神及範圍的條件下對其進行形式及細節上的變化。
100:基板
101a:第一裝置隔離層
101b:第二裝置隔離層
103:閘極絕緣層
120:位元線
121:多晶矽圖案
122:矽化物圖案
123:金屬圖案
125:位元線頂蓋圖案
126:第一頂蓋圖案
127:第二頂蓋圖案
128:第三頂蓋圖案
130:間隔件結構
155:位元線接觸間隔件
157:障壁層
159:接墊金屬圖案
161:絕緣圖案
200:閘極堆疊
201:雜質區
207:第一層間絕緣層/層間絕緣層
209:第二層間絕緣層
210:閘極絕緣層
220:閘極電極
221:第一導電層
222:第二導電層
223:第三導電層
225:功函數調整層
230:閘極頂蓋圖案
240:閘極間隔件結構
241:第一閘極間隔件
242:第二閘極間隔件
243:第三閘極間隔件
251:周邊接觸件
252:周邊電路內連線
253:接觸障壁層
261a:第一內連絕緣圖案/第一絕緣內連圖案
261b:第二內連絕緣圖案/第二絕緣內連圖案
A-A'、B-B'、C-C':線
aa、aa':部分
A1:第一主動區
A2:第二主動區
BE:底部電極
BLS:位元線結構
CAP:電容器
CP:下部接觸件
DC:位元線接觸圖案
IL:絕緣層
LP:搭接墊
MCR:胞元區/胞元陣列區
PCR:周邊區
SL:蝕刻停止層
TR1:第一溝渠
TR2:第二溝渠
TR3:第三溝渠
UE:頂部電極
VA1:第一連接通孔
VA2:第二連接通孔
WL:字元線

Claims (10)

  1. 一種半導體裝置，包括：基板，包括胞元區及周邊區；閘極堆疊，位於所述周邊區上；層間絕緣層，位於所述閘極堆疊上；周邊電路內連線，位於所述層間絕緣層上；以及內連絕緣圖案，位於所述周邊電路內連線之間，其中所述內連絕緣圖案包括成對的垂直部分以及連接部分，所述垂直部分在與所述基板的頂表面平行的第一方向上彼此間隔開，所述連接部分將所述垂直部分連接至彼此，其中所述內連絕緣圖案的各所述垂直部分在與所述周邊電路內連線的頂表面相同的水平高度處在所述第一方向上具有第一厚度且在與所述周邊電路內連線的底表面相同的水平高度處在所述第一方向上具有第二厚度，且其中所述第一厚度實質上等於所述第二厚度。
  2. 如請求項1所述的半導體裝置，其中所述內連絕緣圖案的所述垂直部分與所述周邊電路內連線中的和所述垂直部分相鄰的一者進行實體接觸，且其中所述內連絕緣圖案的所述垂直部分的頂表面與所述周邊電路內連線中的所述一者的所述頂表面共面。
  3. 如請求項1所述的半導體裝置，其中所述連接部分在與所述基板的所述頂表面垂直的方向上具有第三厚度，且 其中所述第三厚度在所述第一方向上是均勻的。
  4. 如請求項3所述的半導體裝置，其中所述第三厚度等於或大於所述第一厚度及所述第二厚度。
  5. 如請求項1所述的半導體裝置，其中所述內連絕緣圖案的所述垂直部分具有第一側表面及第二側表面，所述第一側表面與所述周邊電路內連線中的和所述垂直部分相鄰的一者進行實體接觸，所述第二側表面在所述第一方向上與所述第一側表面間隔開，且其中所述第二側表面的斜率實質上等於所述周邊電路內連線的側表面的斜率。
  6. 如請求項1所述的半導體裝置，更包括位於所述內連絕緣圖案上的蝕刻停止層，其中所述蝕刻停止層的與所述內連絕緣圖案的所述垂直部分進行實體接觸的一部分的厚度實質上等於所述蝕刻停止層的與所述內連絕緣圖案的所述連接部分進行實體接觸的另一部分的厚度。
  7. 如請求項1所述的半導體裝置，更包括位於所述內連絕緣圖案上的蝕刻停止層，其中所述蝕刻停止層的最下部部分位於所述層間絕緣層的頂表面與底表面之間的水平高度處，且其中所述蝕刻停止層的所述最下部部分位於較靠近所述層間絕緣層的所述底表面而言更靠近所述層間絕緣層的所述頂表面的 水平高度處。
  8. 如請求項1所述的半導體裝置，更包括：位元線，在所述基板的所述胞元區上在第二方向上延伸，所述第二方向平行於所述基板的所述頂表面且與所述第一方向交叉；下部接觸件，在所述位元線中的兩條相鄰的位元線之間耦合至所述基板；搭接墊，位於所述下部接觸件上；以及絕緣圖案，至少局部地包圍所述搭接墊的側表面，其中所述絕緣圖案的頂表面的水平高度實質上等於所述內連絕緣圖案的頂表面的水平高度。
  9. 一種半導體裝置，包括：基板，包括胞元區及周邊區，所述周邊區包括主動區及對所述主動區進行界定的裝置隔離層；閘極堆疊，位於所述主動區上；層間絕緣層，位於所述閘極堆疊上，所述層間絕緣層包括第一溝渠；以及周邊電路內連線及第一內連絕緣圖案，所述周邊電路內連線位於所述層間絕緣層上，所述第一內連絕緣圖案位於所述周邊電路內連線之間，其中所述第一內連絕緣圖案位於所述第一溝渠的一部分中，其中所述第一內連絕緣圖案在與所述基板的頂表面垂直的方 向上與所述裝置隔離層交疊，且其中所述第一內連絕緣圖案的遠離所述基板的最頂表面與所述周邊電路內連線中的和所述第一內連絕緣圖案相鄰的一者的遠離所述基板的頂表面共面。
  10. 一種半導體裝置，包括：基板，包括胞元區及周邊區，所述胞元區包括第一主動區及對所述第一主動區進行界定的第一裝置隔離層，所述周邊區包括第二主動區及對所述第二主動區進行界定的第二裝置隔離層；字元線，在第一方向上延伸以與所述第一主動區交叉；位元線結構，在所述字元線上在與所述第一方向垂直的第二方向上延伸；間隔件結構，位於所述位元線結構的側表面上；下部接觸件，位於所述間隔件結構之間且連接至所述第一主動區；搭接墊，在所述下部接觸件上延伸至所述位元線結構的頂表面上的區，所述搭接墊包括接墊金屬圖案及位於所述接墊金屬圖案與所述下部接觸件之間的障壁層；絕緣圖案，至少局部地包圍所述搭接墊的側表面，所述絕緣圖案的頂表面與所述搭接墊共面；電容器，位於所述搭接墊的頂表面上；閘極堆疊，位於所述第二主動區上；閘極間隔件結構，位於各所述閘極堆疊的側表面上； 周邊接觸件，位於所述閘極間隔件結構之間且連接至所述第二主動區；第一層間絕緣層，在所述閘極間隔件結構的頂表面保持不接觸所述第一層間絕緣層的同時位於所述閘極間隔件結構的側表面上且至少局部地覆蓋所述閘極間隔件結構的所述側表面；第二層間絕緣層，位於所述閘極堆疊及所述第一層間絕緣層上；周邊電路內連線，位於所述第一層間絕緣層上，且各所述周邊電路內連線連接至所述周邊接觸件；以及內連絕緣圖案，位於所述周邊電路內連線之間，其中所述內連絕緣圖案包括成對的垂直部分以及連接部分，所述垂直部分在與所述基板的頂表面平行的所述第一方向上彼此間隔開，所述連接部分將所述垂直部分連接至彼此，其中所述內連絕緣圖案的各所述垂直部分在與所述周邊電路內連線的頂表面相同的水平高度處具有第一厚度且在與所述周邊電路內連線的底表面相同的水平高度處具有第二厚度，其中所述連接部分在與所述基板的所述頂表面垂直的方向上具有第三厚度，且其中所述第三厚度等於或大於所述第一厚度及所述第二厚度。
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