TWI807984B - 半導體結構及其製造方法、記憶體晶片、電子設備 - Google Patents

半導體結構及其製造方法、記憶體晶片、電子設備 Download PDF

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Abstract

本公開實施例涉及半導體領域，提供半導體結構及其製造方法、記憶體晶片、電子設備，半導體結構包括：基底，所述基底上具有堆疊結構，所述堆疊結構包括在第一方向排列的多個記憶體單元組，所述記憶體單元組包括在第二方向排列的多層記憶體單元；多個引線柱，其中，至少兩個所述引線柱分別與不同記憶體單元組中的不同層的所述記憶體單元相連。本公開實施例至少可以提高半導體結構的積體度。

Description

半導體結構及其製造方法、記憶體晶片、電子設備
本發明是有關於一種半導體，且特別是有關於一種半導體結構及其製造方法、記憶體晶片、電子設備。
半導體結構包括多個記憶體單元，記憶體單元需要與週邊電路連接以執行存儲功能。半導體結構的積體度越高，則其可容納的記憶體單元的數目越多，半導體結構的性能也更為優異。然而，目前半導體結構內的空間浪費較多；此外，受制於物理特性的因素，記憶體單元的體積已達到縮放極限；受制於製程因素，記憶體單元的堆疊層數也難以提高。
因此，亟需一種新架構的半導體結構，以提高半導體結構的積體度。
本發明提供一種半導體結構及其製造方法、記憶體晶 片、電子設備，至少有利於提高半導體結構的積體度。
本發明的半導體結構，包括：基底，基底上具有堆疊結構，堆疊結構包括在第一方向排列的多個記憶體單元組，記憶體單元組包括在第二方向排列的多層記憶體單元；多個引線柱，其中，至少兩個引線柱分別與不同記憶體單元組中的不同層的記憶體單元相連。
本發明的半導體結構的製造方法，包括：提供基底，在基底上形成堆疊結構，堆疊結構包括在第一方向排列的多個記憶體單元組，記憶體單元組包括在第二方向排列的多層記憶體單元；形成多個引線柱，其中，至少兩個引線柱分別與不同記憶體單元組中的不同層的記憶體單元相連。
本發明的另一半導體結構，包括：基底，基底上具有堆疊結構，堆疊結構包括在第一方向排列的多個記憶體單元組，記憶體單元組包括在第二方向排列的多層記憶體單元；多個引線柱，其中，至少兩個引線柱連接同一記憶體單元組中的不同記憶體單元。
本發明的記憶體晶片，包括如前所述的半導體結構。
本發明的電子設備，包括如前所述的記憶體晶片。
基於上述，本公開實施例提供的技術方案至少具有以下優點：在本公開實施例提供的半導體結構中，至少兩個引線柱中與記憶體單元組中的不同層的記憶體單元相連。也就是說，將至少兩個引線柱直接與記憶體單元相連，從而有利於減少臺階個數 或者不再單獨設置臺階區，以提高半導體結構的積體度。
3:平行信號線
4:垂直信號線
5:引線柱
6:介質層
7:導線
11:基底
12:絕緣層
21:源汲摻雜區
22:通道區
51:接觸部
52:延伸部
71:罩幕層
72:開口
73:犧牲層
81:第1通孔
82:第2通孔
83:第3通孔
84:第4通孔
85:第5通孔
100:記憶體單元區
200:臺階區
300:引線柱
211:第一源汲摻雜區
212:第二源汲摻雜區
811:第1子通孔
821:第2子通孔
A-A1:剖線
BL:位元線
C:電容
T:電晶體
TC:記憶體單元
TC0:記憶體單元組
WL:字元線
X:第一方向
Y:第三方向
Z:第二方向
此處的附圖被併入說明書中並構成本說明書的一部分，示出了符合本公開的實施例，並與說明書一起用於解釋本公開的原理。顯而易見地，下面描述中的附圖僅僅是本公開的一些實施例，對於本領域普通技術人員而言，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1示出了一種半導體結構的俯視圖。
圖2示出了圖1的局部放大圖。
圖3示出了圖2在A-A1方向上的剖面圖。
圖4示出了本公開實施例提供的堆疊結構的示意圖。
圖5至圖11分別示出了本公開實施例提供的七種不同半導體結構的局部俯視圖。
圖12示出了本公開實施例提供的一種記憶體單元組的示意圖。
圖13示出了本公開實施例提供的一種半導體結構的局部側視示意圖。
圖14示出了本公開實施例提供的另一種記憶體單元組的示意圖。
圖15示出了本公開實施例提供的另一種半導體結構的局部 側視示意圖。
圖16示出了本公開實施例提供的又一種記憶體單元組的示意圖。
圖17示出了本公開實施例提供的又一種半導體結構的局部側視示意圖。
圖18至圖21分別示出了本公開實施例提供的四種不同記憶體單元組的示意圖。
圖22示出了本公開實施例提供的結構模組的示意圖。
圖23至圖31示出了本公開實施例提供的一種半導體結構的製造方法中各步驟對應的結構示意圖。
圖32至圖35示出了本公開實施例提供的另一種半導體結構的製造方法中各步驟對應的結構示意圖。
圖36示出了本公開實施例提供的再一種記憶體單元組的示意圖。
圖37至圖38分別示出了本公開實施例提供的兩種不同半導體結構的局部俯視圖。
由背景技術可知，半導體結構的積體度有待進一步提高。以下將對此進行詳細說明。圖1為一種半導體結構的俯視圖，圖2為圖1中虛線圈內臺階的放大圖，圖3為圖2在A-A1方向上的剖面圖。參考圖1至圖3，半導體結構包括記憶體單元區100 和臺階區200。記憶體單元區100內具有多層記憶體單元。臺階區200內具有多個臺階，每個臺階與每層記憶體單元一一對應設置。臺階內可以設置連接層(圖中未示出)，臺階上可設置引線柱300，引線柱300通過臺階內的連接層與記憶體單元電連接，從而將記憶體單元引出，以便於記憶體單元與週邊電路連接。然而，隨著記憶體單元堆疊層數的增加，臺階區200所佔用的面積會越來越大。比如，若共有64層記憶體單元，相應地，則需要64個臺階，越底層的臺階的面積會越大。若最頂層的臺階的面積為0.25μm2，則最底層的臺階的面積為64*0.25=16μm2。參考圖3，每個臺階以下的連接層僅僅起到支撐和電連接的作用，從而造成底層空間的浪費。因此，半導體結構的積體度有待進一步提高。
本公開一實施例提供一種半導體結構，在此半導體結構中，多個引線柱中的至少兩者與不同記憶體單元組中的不同層的記憶體單元相連。也就是說，將至少兩個引線柱直接與記憶體單元相連，從而有利於減少臺階個數或者不再單獨設置臺階區，空間利用率得以提高，進而半導體結構的積體度提高。
下面將結合附圖對本公開的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本公開各實施例中，為了使讀者更好地理解本公開實施例而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本公開實施例所要求保護的技術方案。
如圖4至圖22所示，本公開一實施例提供一種半導體結 構，半導體結構包括：基底11(參考圖23)，基底11上具有堆疊結構，堆疊結構包括在第一方向X排列的多個記憶體單元組TC0，記憶體單元組TC0包括在第二方向Z排列的多層記憶體單元TC；多個引線柱5，其中，至少兩個引線柱5分別與不同記憶體單元組TC0中的不同層的記憶體單元TC相連。
即，利用記憶體單元TC多層堆疊的排列方式，將至少兩個引線柱5直接與記憶體單元TC相連，可以減少臺階個數。若所有引線柱5直接與記憶體單元TC相連時，則無需再單獨設置臺階區。也就是說，與記憶體單元TC相連的引線柱5在基底11表面的正投影位於堆疊結構在基底11表面的正投影內，從而提高了基底11表面的利用程度，進而提高半導體結構的積體度。此外，至少兩個引線柱5與不同記憶體單元組TC0中的不同層的記憶體單元TC相連，則說明至少兩個引線柱5可以利用不同記憶體單元組TC0的空間位置。
以下將結合附圖對半導體結構進行詳細說明。
在一些實施例中，參考圖4至圖5、圖8至圖22，同一記憶體單元組TC0中的所有記憶體單元TC至多與一個引線柱5相連。即，每個記憶體單元組TC0中只需設置一個引線柱5與記憶體單元TC的連接位置。由於同一記憶體單元組TC0內的連接位置較少，從而使得不同記憶體單元組TC0中的連接方式相對統一，進而有利於統一不同引線柱5與記憶體單元TC的連接製程，以降低生產成本。需要說明的是，為使引線柱5與不同層的記憶 體單元TC相連，可以去除記憶體單元TC內的部分結構使得至少部分引線柱5貫穿至少一個記憶體單元TC，也可以將引線柱5設置在記憶體單元TC的側壁且不貫穿記憶體單元TC。
在另一些實施例中，參考圖6至圖7，至少兩個引線柱5相連的記憶體單元TC位於同一記憶體單元組TC0。即，每個記憶體單元組TC0中可以設置多個引線柱5與記憶體單元TC的連接位置。需要說明的是，為使引線柱5與記憶體單元TC相連，通常需要去除記憶體單元TC內的部分結構，以提供引線柱5所需的空間位置。記憶體單元TC內的部分結構被去除後，該記憶體單元TC可不再執行存儲功能。若多個引線柱5位於同一記憶體單元組TC0，則有利於減少失效的記憶體單元TC的數量，從而提高半導體結構內的空間利用率，進而提高積體度。
具體地，至少兩個引線柱5相連的記憶體單元TC位於同一記憶體單元組TC0，可以包括如下兩種情況：位於同一記憶體單元組TC0的至少兩個引線柱5與同一層的記憶體單元TC相連；或者，位於同一記憶體單元組TC0的至少兩個引線柱5與不同層的記憶體單元TC相連。
參考圖6，位於同一記憶體單元組TC0的至少兩個引線柱5可以沿第一方向X排列；參考圖7，位於同一記憶體單元組TC0的至少兩個引線柱5可以沿第三方向Y排列。
在一些實施例中，參考圖4，引線柱5的數量等於或大於記憶體單元TC的層數，且每一層至少包括一個與引線柱5相連的 記憶體單元TC。即，每層記憶體單元TC都可以與引線柱5直接相連，而無需再單獨設置臺階區域。此外，每一層的記憶體單元TC可以通過一個或多個引線柱5引出。在每一層的記憶體單元TC通過一個引線柱5引出時，有利於簡化製程；在每一層的記憶體單元TC通過多個引線柱5引出時，有利於增大接觸面積，從而降低接觸電阻。
需要說明的是，記憶體單元組TC0內具有多種不同的結構，因此，若與同一記憶體單元組TC0相連的引線柱5的數量過多，則引線柱5所需要的空間位置越大，不同引線柱5可能與記憶體單元組TC0內的不同結構相連，而針對不同的結構通常需要採用不同的連接製程。在一些實施例中，與同一記憶體單元組TC0相連的引線柱5數少於記憶體單元組TC0中記憶體單元TC的層數，通過控制與同一記憶體單元組TC0相連的引線柱5的數目，使該數目保持在合理範圍內，以簡化引線柱5與記憶體單元TC的連接製程。
在一些實施例中，參考圖6、圖8至圖9，引線柱5沿第一方向X排成一列。也就是說，在第一方向X上，多個引線柱5大致對齊，從而便於多個引線柱5與記憶體單元TC內同一種結構相連，進而有利於統一引線柱5與記憶體單元TC的連接製程，以降低生產成本。
舉例而言，參考圖8，引線柱5沿第一方向X排成一直列。換言之，引線柱5在同一直線上排列，多個引線柱5在第三 方向Y上的兩端對齊，從而有利於簡化製程，並提高半導體結構的均一性。此外，參考圖9，引線柱5也可以略有錯開，即多個引線柱5在第三方向Y上的兩端不對齊，從而降低引線柱5的正對面積，以減小相鄰引線柱5之間的寄生電容。
參考圖4、圖12至圖22，至少一個引線柱5在第二方向Z延伸並貫穿記憶體單元組TC0中的至少一個記憶體單元TC，在此種情況下，至少一個引線柱5在基底11表面的正投影位於一個記憶體單元TC在基底11表面的正投影內。以下將對此進行詳細說明，為便於理解，將引線柱5劃分為層疊設置的接觸部51和延伸部52。接觸部51與記憶體單元TC連接，與接觸部51相連的記憶體單元TC稱之為對應層的記憶體單元TC。
具體地，至少兩個引線柱5分別與不同記憶體單元組TC0中不同層的記憶體單元TC相連，則說明至少有一個引線柱5與非頂層的記憶體單元TC相連。對於與非頂層的記憶體單元TC相連的引線柱5，除了需要利用對應層的記憶體單元TC的空間位置外，還需要佔用對應層上方的記憶體單元TC的空間位置。比如，參考圖12、圖14和圖16，次頂層作為對應層，引線柱5的接觸部51與次頂層的記憶體單元TC相連，則引線柱5的延伸部52需貫穿頂層的記憶體單元TC。被貫穿的記憶體單元TC以及與引線柱連接的記憶體單元TC不再具有存儲功能。換言之，可以直接去除對應層上方的記憶體單元TC的部分結構，從而為引線柱5的延伸部52提供空間位置，如此，有利於簡化生產製程。
需要說明的是，在另外一些實施例中，引線柱5的延伸部52也可以不佔用對應層上方的記憶體單元TC的空間位置，而佔用相鄰記憶體單元TC之間的空間位置。具體地，參考圖10，引線柱5的部分接觸部51從對應層的記憶體單元TC的位置凸設至相鄰記憶體單元TC之間的空間，以使得引線柱5的延伸部52能夠從相鄰記憶體單元TC之間的間隙向上引出，而無需貫穿對應層上方的記憶體單元TC，從而可以減少失效的記憶體單元TC的數目。或者，參考圖11，引線柱5的接觸部51和延伸部52設於相鄰記憶體單元TC之間的空間，且接觸部51與對應層的記憶體單元TC的側壁接觸，以使得引線柱5的延伸部52能夠從相鄰記憶體單元TC之間的間隙向上引出，而無需貫穿對應層上方的記憶體單元TC，從而可以減少失效的記憶體單元TC的數目。
參考圖4，對於與頂層的記憶體單元TC相連的引線柱5，此引線柱5只需利用對應層的記憶體單元TC的空間位置，而無需佔用其他的記憶體單元TC的空間位置，因此，無需貫穿對應層以外的記憶體單元TC。
需要注意的是，在一些實施例中，參考圖4、圖12至圖13，引線柱5還可以貫穿對應層的記憶體單元TC，即去除對應層的記憶體單元TC的部分結構，從而為引線柱5的接觸部51提供空間位置；此時，引線柱5的至少部分側面與記憶體單元TC相連。
在另一些實施例中，引線柱5也可以不貫穿對應層的記憶體單元TC。比如，參考圖14至圖15，引線柱5嵌入對應層的 記憶體單元TC內，此時，引線柱5的底面和部分側面與記憶體單元TC相連。此外，參考圖16至圖17，引線柱5的底面與對應層的記憶體單元TC的頂面相連。
參考圖4、圖13、圖15和圖17，至少兩個引線柱5貫穿的記憶體單元TC的數目不同。即，至少兩個引線柱5與不同層的記憶體單元TC連接，從而將不同層的記憶體單元TC引出。如此，至少可以減少兩個臺階，以縮小半導體結構的體積。
參考圖12、圖14、圖16、圖18至圖21，半導體結構還包括：位於引線柱5與被貫穿的記憶體單元TC之間的介質層6。介質層6可以將引線柱5與對應層上方的記憶體單元TC相隔離。需要說明的是，若引線柱5還貫穿了對應層的記憶體單元TC，則介質層6位於引線柱5和對應層上方的記憶體單元TC之間，而露出引線柱5位於對應層的記憶體單元TC內的側壁，以使引線柱5通過側壁與對應層的記憶體單元TC相連。
參考圖4，相鄰兩個引線柱5之間至少間隔有一個記憶體單元組TC0。即，相鄰兩個引線柱5不與相鄰的記憶體單元組TC0相連，如此，有利於增大相鄰引線柱5之間的間距，從而降低寄生電容。
具體地，在一些例子中，相鄰兩個引線柱5之間的記憶體單元組TC0的數目相同，即配平相鄰引線柱5之間的間距，從而提高半導體結構的均一性。在另一些例子中，相鄰兩個引線柱5的正對面積，與相鄰兩個引線柱5之間的記憶體單元組TC0的數 目成正比。可以理解的是，相鄰引線柱5之間的寄生電容還與二者之間的正對面積相關，若二者之間的正對面積越大，則可相應增加二者間隔的記憶體單元組TC0的數目，以增大二者的間距，從而降低寄生電容。例如，與底層和次底層的記憶體單元TC連接的兩引線柱5相鄰設置，且兩引線柱5之間具有五個記憶體單元組TC0；與頂層和次頂層的記憶體單元TC連接的兩引線柱5相鄰設置，且兩引線柱5之間具有一個記憶體單元組TC0。
在另一些實施例中，參考圖8至圖9，相鄰兩個引線柱5也可以位於相鄰的記憶體單元組TC0，二者之間不具有記憶體單元組TC0。
以下將對堆疊結構進行具體說明。
參考圖4，半導體結構內具有第一方向X、第二方向Z和第三方向Y。第一方向X與基底11表面平行，第二方向Z與基底11表面垂直，第三方向Y與基底11表面平行。第三方向Y與第一方向X不同。例如，第三方向Y可以與第一方向X垂直。
繼續參考圖4，堆疊結構還包括多條平行信號線3和多條垂直信號線4；多條平行信號線3在第二方向Z排列，並沿第一方向X延伸，平行信號線3連接一層記憶體單元TC；垂直信號線4沿第二方向Z延伸，並與同一記憶體單元組TC0的多層記憶體單元TC連接。引線柱5與平行信號線3電連接。
也就是說，平行信號線3在基底11上堆疊設置的，需要通過引線柱5引出，以便於後續實現平行信號線3與週邊電路的 電連接。而垂直信號線4垂直於基底11設置，因此，無需通過引線柱5引出。在一些實施例中，引線柱5可以直接與平行信號線3相連，從而實現引線柱5與平行信號線3的電連接；在另一些實施例中，引線柱5可以通過記憶體單元TC內的導電結構與平行信號線3電連接。後續將對此進行詳細說明。
參考圖4至圖22，在一些實施例中，記憶體單元TC可以包括在第三方向Y排列的電晶體T和電容C，平行信號線3和垂直信號線4與電晶體T相連。例如，在動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)中，記憶體單元TC包括一個電晶體T和一個電容C。在另一些實施例中，記憶體單元TC也可以只包括電晶體T，比如，在靜態隨機存取記憶體(Static Random Access Memory，SRAM)中，其記憶體單元TC由六個電晶體T構成，又比如無電容雙柵量子阱單晶體管DRAM(Capacitorless Double Gate Quantum Well Single Transistor DRAM，1T DRAM)中，其記憶體單元TC由一個雙柵電晶體T構成。
電晶體T包括在第三方向Y排列的通道區22和源汲摻雜區21，源汲摻雜區21位於通道區22的兩側。平行信號線3和垂直信號線4中的一者為位元線BL，另一者為字元線WL。位元線BL與源汲摻雜區21連接，字元線WL與通道區22連接。例如，源汲摻雜區21包括第一源汲摻雜區211和第二源汲摻雜區212，第一源汲摻雜區211位於位元線BL與通道區22之間，第二源汲 摻雜區212位於通道區22遠離第一源汲摻雜區211的一側。第一源汲摻雜區211和第二源汲摻雜區212可以分別作為電晶體T的源極和汲極。此外，第二源汲摻雜區21還可以包括輕摻雜汲結構，輕摻雜汲結構位於通道區和汲極之間。
以下將對引線柱5與記憶體單元TC和平行信號線3的具體位置關係進行詳細說明。
在平行信號線3為位元線BL，垂直信號線4為字元線WL時，引線柱5與記憶體單元TC和平行信號線3的位置關係具體如下：
示例一，參考圖4、圖12至圖17，至少一個引線柱5的底面位於源汲摻雜區21。即，引線柱5在基底11表面的正投影與源汲摻雜區21的在基底11表面的正投影具有重疊，引線柱5可以利用源汲摻雜區21的空間位置與位元線BL實現電連接。需要說明的是，圖13、圖15和圖17均為局部側視的示意圖，且未示出通道區、垂直信號線和電容。
具體地，至少一個引線柱5與對應層的第一源汲摻雜區211相連。由於第一源汲摻雜區211比第二源汲摻雜區212靠近位元線BL，因此，利用第一源汲摻雜區211的空間位置實現引線柱5與位元線BL的電連接時，可以減小引線柱5與位元線BL之間的間距，從而降低電阻，且有利於簡化生產製程。若引線柱5利用第二源汲摻雜區212的空間位置實現引線柱5與位元線BL的電連接時，則可以對通道區22和第一源汲摻雜區211進行導體化處 理，以降低二者的電阻。
在一些實施例中，參考圖4，圖12至圖13，至少一個引線柱5貫穿至少一個記憶體單元TC中的源汲摻雜區21。引線柱5在基底表面的正投影與記憶體單元TC，例如第一源汲摻雜區211，在基底表面的正投影至少部分重疊。具體地，至少一個引線柱5貫穿對應層的源汲摻雜區21，比如引線柱5可以貫穿對應層的記憶體單元TC的第一源汲摻雜區211。在此種情況下，引線柱5可以通過側壁直接與位元線BL相連。
在另一些實施例中，參考圖14至圖15，引線柱5的底面嵌入源汲摻雜區21內。也就是說，引線柱5的底端位於源汲摻雜區21內，但未將源汲摻雜區21完全貫穿。在此種情況下，引線柱5既可以直接與位元線BL連接，也可以間接地通過源汲摻雜區21與位元線BL電連接。
在又一些實施例中，參考圖16至圖17，引線柱5的底面位於源汲摻雜區21的頂面，比如引線柱5的底面位於第一源汲摻雜區211的頂面。在此種情況下，引線柱5不直接與位元線BL相連，而是通過源汲摻雜區21與位元線BL實現電連接。為降低源汲摻雜區21的電阻，可以對源汲摻雜區21進行導體化處理，比如採用金屬矽化製程在源汲摻雜區21形成金屬矽化物；或者，對源汲摻雜區21進行重摻雜處理。
需要說明的是，對於與非頂層的相連的記憶體單元TC，引線柱5還可以貫穿對應層上方的源汲摻雜區21。對於與頂層的 記憶體單元TC相連的引線柱5，引線柱5無需再貫穿對應層以外的其他源汲摻雜區21。
示例二，參考圖18，記憶體單元TC還包括：位元線接觸區23，位元線接觸區23連接位元線BL和源汲摻雜區21。位元線接觸區23可以降低位元線BL與源汲摻雜區21之間的接觸電阻。例如，位元線接觸區23可以為重摻雜的多晶矽或金屬矽化物。
至少一個引線柱5的底面位於位元線接觸區23。即，引線柱5還可以利用位元線接觸區23的空間位置與位元線BL電連接。比如，至少一個引線柱5貫穿一個記憶體單元TC中的位元線接觸區23。或者，至少一個引線柱5嵌入對應層的位元線接觸區23；或者，至少一個引線柱5的底面與對應層的位元線接觸區23的頂面相連。
在平行信號線3為字元線WL，垂直信號線4為位元線BL，引線柱5與記憶體單元TC和平行信號線3的位置關係具體如下：
示例一，參考圖19，至少一個引線柱5的底面位於通道區22。即，引線柱5在基底11表面的正投影與通道區22在基底11表面的正投影具有重疊，引線柱5可以利用通道區22的空間位置與字元線WL實現電連接。
需要注意的是，字元線WL與通道區22存在多種位置關係。比如，字元線WL可以包覆整個通道區22，或者，字元線WL可以與通道區22的頂面和/或底面相連。
下麵以字元線WL至少覆蓋通道區22的頂面為例，對引線柱5與字元線WL的位置關係進行說明。
參考圖19，若引線柱5與非頂層的記憶體單元TC相連，則該引線柱5與對應層的記憶體單元TC上的字元線WL電連接，並貫穿位於對應層的上方的通道區22和字元線WL。引線柱5在基底表面的正投影與記憶體單元TC中通道區22在基底表面的正投影至少部分重疊。值得注意的是，引線柱5雖貫穿字元線WL，但並未將字元線WL完全截斷。比如，引線柱5從字元線WL的中心穿過。引線柱5與對應層上方的字元線WL之間還具有介質層6，以避免引線柱5與對應層上方的字元線WL發生電連接。
若引線柱5與頂層的記憶體單元TC相連，則該引線柱5可以與頂層的字元線WL電連接，且無需貫穿任何的字元線WL和通道區22。
由於半導體結構至少包括兩個與不同層的記憶體單元TC相連引線柱5，則至少一個引線柱5與非頂層的記憶體單元TC相連，因此，至少一個引線柱5貫穿至少一個記憶體單元TC中的通道區22。
需要說明的是，若字元線WL未覆蓋通道區22的頂面，而覆蓋了通道區22的底面；那麼與頂層的記憶體單元TC相連的引線柱5也至少需要貫穿一個通道區22，從而與通道區22底面的字元線WL連接。
示例二，參考圖20至圖21，至少一個引線柱5的底面位 於源汲摻雜區21，且引線柱5的部分側面與對應層的字元線WL相連。此外，字元線WL還貫穿位於對應層的上方的源汲摻雜區21。也就是說，引線柱5還可以利用源汲摻雜區21的位置與字元線WL實現電連接。具體地，參考圖20，至少一個引線柱5的底面位於第一源汲摻雜區211，且引線柱5的部分側面與對應層的字元線WL相連，引線柱5在基底表面的正投影與記憶體單元TC中第一源汲摻雜區211在基底表面的正投影至少部分重疊；參考圖21，至少一個引線柱5的底面位於第二源汲摻雜區212，且引線柱5的部分側面與對應層的字元線WL相連，引線柱5在基底表面的正投影與記憶體單元TC中第二源汲摻雜區212在基底表面的正投影至少部分重疊。
需要說明的是，引線柱5的底面位於源汲摻雜區21，但與源汲摻雜區21電隔離，例如引線柱5的底面可形成隔離層(圖中未示出)，或者，在形成引線柱5之前，對應層的源汲摻雜區21表面進行鈍化處理。
以下將對結構模組進行詳細說明。
參考圖22，堆疊結構為多個，同一堆疊結構的多條平行信號線3包括在第二方向Z上依次排佈的第1至第N平行信號線，N為大於1的正整數。
兩個堆疊結構構成結構模組。結構模組還包括多條導線7，導線7連接兩個連接不同堆疊結構的引線柱5，換言之，位於不同堆疊結構的兩個引線柱5與一條導線7連接，且兩個引線柱5 電連接的兩條平行信號線3的序號之和為N+1。
即，序號之和為N+1的兩條平行信號線3可以通過引線柱5和導線7電連接。電連接的兩條平行信號線3可以構成平行信號線組。由於電位相同，平行信號線組的兩條平行信號線3也可以視為一條平行信號線3。
例如，平行信號線3包括第1至第5平行信號線，一堆疊結構的第1平行信號線與另一堆疊結構的第5平行信號線互聯；一堆疊結構的第2平行信號線與另一堆疊結構的第4平行信號線互聯；一堆疊結構的第3平行信號線與另一堆疊結構的第3平行信號線互聯。第1平行信號線位於頂層，第5平行信號線位於底層。
需要說明的是，由於引線柱5貫穿記憶體單元TC，則被貫穿的記憶體單元TC不再執行存儲功能。由於引線柱5與不同層的記憶體單元TC連接，因此，半導體結構內不同層中可用的記憶體單元TC的數目不同。比如，共5層記憶體單元TC，第1層作為頂層，其缺少5個記憶體單元TC；第2層缺少4個記憶體單元TC；第3層缺少3個記憶體單元TC；第4層缺少2個記憶體單元TC；第5層作為底層，其缺少1個記憶體單元TC。在導線7的作用下，不同平行信號線組所連接的記憶體單元TC的數量相同。
此外，由於與不同層的記憶體單元TC連接的引線柱5具有不同的長度，從而產生了不同的電阻。基於RC延遲效應，不同記憶體單元TC的延遲時間不同。在導線7的作用下，引線柱5 兩兩一組，每組引線柱5的總長度大致相同，因此，有利於統一延遲時間，從而提高半導體結構的性能。
此外，不同層的記憶體單元TC與引導柱5的接觸面積可以保持一致，從而獲得一致的接觸電阻，以避免產生不同的延遲時間。比如，不同層的記憶體單元TC與引導柱5的接觸面積均為0.036~0.054μm2。
在一些實施例中，導線7連接的兩個引線柱5正對設置，且導線7的延伸方向垂直第一方向X。如此，有利於縮短兩引線柱5之間的間距，從而減小導線的長度。導線長度減小，則電阻減小，功耗降低，且延遲時間縮短。在另一些實施例中，參考圖22，導線7連接的兩個引線柱5也可以相互錯開。
在同一結構模組中，一堆疊結構的電晶體T與另一堆疊結構的電晶體T相向設置。也就是說，一堆疊結構的電容C具有在第三方向Y排列的相對兩側，其中，朝向另一堆疊結構的一側為內側，背向另一堆疊結構的一側為外側。電晶體T相向設置，則說明兩電晶體T均位於其所屬堆疊結構的內側。如此，有利於減小兩個電晶體T之間的間距，進而減小兩個引線柱5之間的間距，從而有利於減小導線7的長度。
如圖22所示，在另一些實施例中，在同一結構模組中，一堆疊結構的電晶體T與另一堆疊結構的電晶體T同向設置。或者，在同一結構模組中，一堆疊結構的電晶體T與另一堆疊結構的電晶體T反向設置。電晶體T同向設置，則說明一堆疊結構的 電晶體T位於電容C的內側，另一堆疊結構的電晶體T位於電容C的外側。電晶體T背向設置，則說明兩堆疊結構的電晶體T均位於電容C的外側。
綜上所述，本公開實施例將至少兩個引線柱5從臺階區融合進記憶體單元TC所在的區域，從而提高基底11表面面積的利用率。若所有引線柱5均設置在記憶體單元TC所在的區域，則無需單獨分出臺階區，從而提高了半導體結構的積體度，有利於增加記憶體單元TC的數量。
如圖23至圖35所示，本公開另一實施例還提供一種半導體結構的製造方法。該製造方法可以用於製造前述實施例提供的半導體結構，有關半導體結構的詳細說明可參考前述實施例。需要說明的是，為了便於描述以及清晰地示意出半導體結構製作方法的步驟，圖23至圖35均為半導體結構的局部結構示意圖，其中，圖23、圖25、圖26、圖28至圖30為局部側視示意圖，且未示意出通道區、垂直信號線和電容；圖24、圖27和圖31為局部俯視圖，且未示意出絕緣層12。圖32、圖34為第一方向X上的剖面圖，圖33、圖34為局部俯視圖，且未示意出絕緣層12。
參考圖23，提供基底11；在基底11上形成堆疊結構，堆疊結構包括在第一方向X排列的多個記憶體單元組TC0(參考圖1)，記憶體單元組TC0包括在第二方向Z排列的多層記憶體單元TC。同一記憶體單元組TC0的多個記憶體單元TC包括依次排佈的第1記憶體單元至第N記憶體單元。第1記憶體單元位於頂 層，第N記憶體單元位於底層。
例如，記憶體單元TC可以包括電晶體T和電容C。
具體地，形成電晶體T的步驟可以包括：形成多層間隔設置的主動層，每一主動層包括多個主動結構；對主動結構進行摻雜處理，以形成源汲摻雜區21、通道區22；在通道區22的表面形成柵介質層。也就是說，記憶體單元TC包括在第三方向Y排列的通道區22和源汲摻雜區21，源汲摻雜區21位於通道區22的兩側；第三方向Y與基底11表面平行。
此外，還需要在相鄰層的電晶體T之間形成絕緣層12，以隔離相鄰電晶體T。
形成電容C的步驟可以包括：形成電容支撐層，以及位於電容支撐層內的電容孔；在電容孔的內壁形成下電極，在下電極的表面形成電容介質層，在電容介質層的表面形成上電極。下電極、電容介質層和上電極構成電容C。
製造方法還包括：形成多條平行信號線3和多條垂直信號線4(參考圖4)；多條平行信號線3在第二方向Z排列，並沿第一方向X延伸，每條平行信號線3連接一層記憶體單元TC；垂直信號線4沿第二方向Z延伸，並與同一記憶體單元組TC0的多層記憶體單元TC連接。第一方向X與基底11表面平行，第二方向Z與基底11表面垂直。
垂直信號線4和平行信號線3中的一者為位元線BL，另一者為字元線WL。位元線BL與源汲摻雜區21的連接，字元線 WL作為柵極與通道區22連接。
形成垂直信號線4的方法可以包括：形成隔離結構，刻蝕隔離結構，以在隔離結構內形成填充孔，填充孔在第二方向Z上延伸；在填充孔內沉積導電材料，以形成垂直信號線4。
形成平行信號線3的步驟可以包括：在主動結構的表面沉積導電材料，以使導電材料包覆同一層的主動結構。此後，在相鄰平行信號線3之間形成隔離結構。
參考圖23至圖35，形成多個引線柱5，其中，至少兩個引線柱5分別與不同記憶體單元組TC0中的不同層的記憶體單元TC相連。
以下將對引線柱5的形成步驟進行詳細說明。
在平行信號線3為位元線BL，垂直信號線4為字元線WL時，引線柱5的形成步驟具體如下：首先，需要說明的是，同一記憶體單元組TC0的多個源汲摻雜區21包括依次排佈的第1層源汲摻雜區至第N層源汲摻雜區，N為正整數。第1層源汲摻雜區位於頂層，第N層源汲摻雜區位於底層。
參考圖23至圖24，形成罩幕層71，罩幕層71具有N個開口72；N為正整數；開口72位於源汲摻雜區21上方，比如第一源汲摻雜區211的上方。示例的，罩幕層71可以為光刻膠層，對光刻膠層進行光刻，以形成開口72。或者，罩幕層71還可以為層疊設置的硬罩幕層和光刻膠層，對光刻膠層光刻後，再刻蝕硬 罩幕層，以形成開口72。
參考圖25，沿開口72刻蝕第1記憶體單元，以形成多個第1子通孔811，其中一個第1子通孔811作為第1通孔81。具體地，沿開口72刻蝕源汲摻雜區21。此外，在刻蝕第1記憶體單元前，還需刻蝕位於第1記憶體單元上方的絕緣層12。
參考圖26至圖27，形成填充第1子通孔8的犧牲層73。例如，在第1子通孔8中沉積氧化矽等低介電常數材料以作為犧牲層73。
繼續參考圖26至圖27，圖案化罩幕層71，以使罩幕層71具有N-1個開口72。具體地，可以再次旋塗光刻膠層，並對光刻膠層進行光刻，以形成開口72。
參考圖28，沿著開口72刻蝕犧牲層73和第2記憶體單元，從而形成了第N-1個第2子通孔821，其中一個第2子通孔821作為第2通孔82。在刻蝕犧牲層73後，還需刻蝕位於第2記憶體單元上的絕緣層12。
參考圖29，重複形成犧牲層73、圖案化罩幕層71以及刻蝕的步驟，直至貫穿第N記憶體單元，即貫穿第N層源汲摻雜區。在另一些實施例中，重複形成犧牲層、圖案化罩幕層71以及刻蝕的步驟，直至貫穿第N-1記憶體單元，並露出第N記憶體單元；或者，直至貫穿第N-1記憶體單元，並去除部分厚度的第N記憶體單元。
至此，基於圖23至圖29，可以形成通孔8，通孔8包括 第1通孔至第N通孔。例如，參考圖29，可以形成第1通孔81、第2通孔82、第3通孔83、第4通孔84和第5通孔85。在一些實施例中，第1通孔81可以貫穿第1層源汲摻雜區，第N通孔可以貫穿第1層源汲摻雜區至第N層源汲摻雜區21。在另一些實施例中，第1通孔8露出第1層源汲摻雜區21，第N通孔貫穿第1層源汲摻雜區至第N-1源汲摻雜區且露出第N層源汲摻雜區21。在又一些實施例中，第一通孔8的底部嵌入第1層源汲摻雜區21，第N通孔貫穿第1層源汲摻雜區至第N-1層源汲摻雜區，且第N通孔的底部嵌入第N層源汲摻雜區。需要說明的是，在第一方向X上，依次排佈的第1通孔81、第2通孔82、第3通孔83、第4通孔84和第5通孔85的深度依次遞增。在其他實施例中，在第一方向X上，依次排佈的第1通孔81、第2通孔82、第3通孔83、第4通孔84和第5通孔85的深度可不遞增或遞減，而是深淺交替，從而避免後續形成的引線柱5中，深度大的引線柱5之間的寄生電容過大。
參考圖30至圖31，形成覆蓋通孔8的側壁的介質層6；形成填充通孔8的引線柱5，引線柱5與對應的源汲摻雜區21相接觸。
具體地，在第N通孔貫穿第N層源汲摻雜區21，或者在第N通孔貫穿第N-1層源汲摻雜區21且其底部嵌入第N層源汲摻雜區21時，形成介質層6和引線柱5的步驟可以包括：在通孔8的底部形成接觸部51，接觸部51與對應層的記 憶體單元TC相連。形成接觸部51後，在通孔8的側壁形成介質層6。例如，通過化學氣相沉積製程在通孔8的側壁和接觸部51的表面形成初始介質層；去除位於接觸部51表面的初始介質層，位於通孔8側壁的初始介質層作為介質層6。形成介質層6後，形成填充通孔8的延伸部52。延伸部52和接觸部51構成引線柱5。
在第N通孔8貫穿第N-1層源汲摻雜區，且露出第N層源汲摻雜區時，形成介質層6和引線柱5的步驟可以包括：在通孔8的內壁形成介質層6，形成介質層6後，再形成填充通孔8的引線柱5。在此種情況下，可以採用金屬矽化物製程在對應層的源汲摻雜區21內形成金屬矽化物，以降低接觸電阻。具體地，在通孔8的內壁沉積金屬層，進行熱處理，以使金屬層與源汲摻雜區21反應；此後，去除未反應的金屬層，未反應的金屬層主要位於通孔8的側壁；此後，再形成介質層6和引線柱5。
在平行信號線3為字元線WL，垂直信號線4為位元線BL時，引線柱5的形成步驟具體如下：首先，需要說明的是，同一記憶體單元組TC0的多個通道區22包括依次排佈的第1通道區至第N通道區，N為正整數。第1通道區位於頂層，第N通道區位於底層。
參考圖32至圖33，形成通孔8，通孔8包括第1通孔81至第N通孔。第1通孔8露出第1通道區連接的字元線WL，第N通孔8貫穿第1通道區22至第N-1通道區且露出第N通道區連接的字元線WL。有關通孔8的形成步驟可參考前述詳細說明。
參考圖34至圖35，形成覆蓋通孔8的側壁的介質層6。具體地，在通孔8的內壁形成初始介質層，去除位於通孔8底壁的初始介質層，以露出對應層的字元線WL，位於通孔8側壁的初始介質層作為介質層6。
繼續參考圖34至圖35，形成填充通孔8的引線柱5，引線柱5還與對應的字元線WL相接觸。例如，在通孔8中沉積銅、鋁、鈦或鎢等金屬以作為引線柱5。
需要說明的是，上述形成引線柱5的方法僅為示例性說明，而不限於此，可以根據引線柱5的具體結構對引線柱5的方法進行調整。
綜上所述，在本公開實施例中，刻蝕記憶體單元TC以形成通孔8，形成填充通孔8的介質層和引線柱5。如此，引線柱5可以利用記憶體單元TC的空間位置，直接與記憶體單元TC實現電連接，從而可以減少臺階數目或者不形成單獨的臺階區，進而有利於提高半導體結構的積體度。
參考圖36至圖38，本公開又一實施例還提供一種半導體結構，此半導體結構與前述實施例中的半導體結構大致相同，主要區別在於，此半導體結構的至少兩個引線柱5連接同一記憶體單元組TC0中的不同記憶體單元TC。此半導體結構與前述實施例中的半導體結構相同或相似的部分，請參考前述實施例中的詳細說明，在此不再贅述。
半導體結構包括：基底11(參考圖34)，基底11上具有 堆疊結構，堆疊結構包括在第一方向X排列的多個記憶體單元組TC0，記憶體單元組TC0包括在第二方向Z排列的多層記憶體單元TC；多個引線柱5，其中，至少兩個引線柱5連接同一記憶體單元組TC0中的不同記憶體單元TC。
相比於不同引線柱5位於不同的記憶體單元組TC0，至少兩個引線柱5可以利用同一記憶體單元組TC0的空間位置，從而有利於提高同一記憶體單元組的TC0內的空間利用率，還有利於增加可用的記憶體單元TC的數量。舉例而言，若兩個引線柱5分別與頂層和次頂層的記憶體單元TC相連，在二者位於不同記憶體單元組TC0時，會產生三個失效的記憶體單元TC；在二者位於同一記憶體單元組TC0時，會產生兩個失效的記憶體單元TC。
需要說明的是，在同一半導體結構中，也可以結合上述兩種方案。比如，半導體結構包括至少四個引線柱5，其中，至少兩個引線柱5分別與不同記憶體單元組TC0中的不同層的記憶體單元TC相連，且至少兩個引線柱5分別與同一記憶體單元組TC0中的不同層的記憶體單元TC相連。
繼續參考圖36至圖38，連接同一記憶體單元組TC0中不同記憶體單元TC的至少兩個引線柱5沿第一方向X排列，如此，從而有利於統一引線柱5與記憶體單元TC的連接位置，進而簡化連接製程。
在一些實施例中，堆疊結構還包括多條平行信號線3和多條垂直信號線4；多條平行信號線3在第二方向Z排列，並沿 第一方向X延伸，平行信號線3連接一層記憶體單元TC；垂直信號線4沿第二方向Z延伸，並與同一記憶體單元組TC0的多層記憶體單元TC連接。引線柱5與平行信號線3電連接。
在一些實施例中，連接同一記憶體單元組TC0中不同記憶體單元TC的引線柱5沿第一方向X排成一列。即，引線柱5在第一方向X大致對齊。如此，多個引線柱5與平行信號線3的間距大致相同，從而有利於平衡多個引線柱5與平行信號線3的接觸電阻。此外，還有利於簡化製程，提高半導體結構的均一性。舉例而言，參考圖37，多個引線柱5在第三方向Y上的兩端對齊設置，從而有利於簡化製程。參考圖38，多個引線柱5在第三方向Y上的兩端略有錯開，從而可以減小正對面積，以降低寄生電容。
綜上所述，在本公開實施例中，至少兩個引線柱5從臺階區融合進記憶體單元TC所在的區域，從而提高基底11表面面積的利用率。此外，至少兩個引線柱5與同一記憶體單元組TC0中的不同層的記憶體單元TC相連，則說明至少兩個引線柱5可以利用同一記憶體單元組TC0的空間位置，從而有利於減小失效的記憶體單元TC的數量，進而提高半導體結構的積體度。
本公開實施例還提供一種記憶體晶片，包括前述實施例提供的半導體結構。
記憶體晶片是用來存儲程式和各種資料資訊的記憶部件。例如，記憶體晶片可以為隨機存取記憶體晶片或唯讀記憶體 晶片，舉例而言，隨機存取記憶體晶片可以包括動態隨機存取記憶體或靜態隨機記憶體。由於前述半導體結構的積體度較高，從而有利於實現記憶體晶片的微型化。
本公開實施例還提供一種電子設備，包括前述實施例提供的記憶體晶片。
例如，電子設備可以為電視、電腦、手機或平板等設備。電子設備可以包括電路板和封裝結構，記憶體晶片可焊接於電路板上，並受到封裝結構的保護。此外，電子設備還可以包括電源，用於向記憶體晶片提供工作電壓。
在本說明書的描述中，參考術語“一些實施例”、“例如”等的描述意指結合該實施例或示例描述的具體特徵、結構、材料或者特點包含於本公開的至少一個實施例或示例中。在本說明書中，對上述術語的示意性表述不必須針對的是相同的實施例或示例。而且，描述的具體特徵、結構、材料或者特點可以在任一個或多個實施例或示例中以合適的方式結合。此外，在不相互矛盾的情況下，本領域的技術人員可以將本說明書中描述的不同實施例或示例以及不同實施例或示例的特徵進行結合和組合。
儘管上面已經示出和描述了本公開的實施例，可以理解的是，上述實施例是示例性的，不能理解為對本公開的限制，本領域的普通技術人員在本公開的範圍內可以對上述實施例進行變化、修改、替換和變型，故但凡依本公開的請求項和說明書所做的變化或修飾，皆應屬於本公開專利涵蓋的範圍之內。
3:平行信號線
4:垂直信號線
5:引線柱
21:源汲摻雜區
22:通道區
51:接觸部
52:延伸部
211:第一源汲摻雜區
212:第二源汲摻雜區
BL:位元線
C:電容
T:電晶體
TC:記憶體單元
TC0:記憶體單元組
WL:字元線
X:第一方向
Y:第三方向
Z:第二方向

Claims (33)

  1. 一種半導體結構，包括： 基底，所述基底上具有堆疊結構，所述堆疊結構包括在第一方向排列的多個記憶體單元組，所述記憶體單元組包括在第二方向排列的多層記憶體單元；以及 多個引線柱，其中，至少兩個所述引線柱分別與不同記憶體單元組中的不同層的所述記憶體單元相連。
  2. 如請求項1所述的半導體結構，其中所述引線柱沿所述第一方向排成一列。
  3. 如請求項2所述的半導體結構，其中所述引線柱沿所述第一方向排成一直列。
  4. 如請求項1所述的半導體結構，其中同一所述記憶體單元組中的所有所述記憶體單元至多與一個所述引線柱相連。
  5. 如請求項1所述的半導體結構，其中所述引線柱的數量等於或大於所述記憶體單元的層數，且每一層至少包括一個與所述引線柱相連的所述記憶體單元。
  6. 如請求項1所述的半導體結構，其中與同一所述記憶體單元組相連的引線柱數少於所述記憶體單元組中所述記憶體單元的層數。
  7. 如請求項1所述的半導體結構，其中所述第一方向與所述基底表面平行，所述第二方向與所述基底表面垂直； 所述堆疊結構還包括多條平行信號線和多條垂直信號線； 多條所述平行信號線在第二方向排列，並沿所述第一方向延伸，所述平行信號線連接一層所述記憶體單元； 所述垂直信號線沿所述第二方向延伸，並與同一所述記憶體單元組的多層所述記憶體單元連接；以及 所述引線柱與所述平行信號線電連接。
  8. 如請求項7所述的半導體結構，其中所述記憶體單元包括在第三方向排列的通道區和源汲摻雜區，所述源汲摻雜區位於所述通道區的兩側；所述第三方向與所述基底表面平行。
  9. 如請求項8所述的半導體結構，其中所述平行信號線為位元線，所述垂直信號線為字元線； 所述位元線與所述源汲摻雜區連接，所述字元線與所述通道區連接；以及 至少一個所述引線柱貫穿至少一個所述記憶體單元中的所述源汲摻雜區。
  10. 如請求項9所述的半導體結構，其中所述源汲摻雜區包括第一源汲摻雜區和第二源汲摻雜區，所述第一源汲摻雜區位於所述位元線與所述通道區之間，所述第二源汲摻雜區位於所述通道區遠離所述第一源汲摻雜區的一側；以及 所述引線柱貫穿所述第一源汲摻雜區。
  11. 如請求項8所述的半導體結構，其中所述平行信號線為字元線，所述垂直信號線為位元線； 所述位元線與所述源汲摻雜區連接，所述字元線與所述通道區連接；以及 至少一個所述引線柱貫穿至少一個所述記憶體單元中的所述通道區。
  12. 如請求項8所述的半導體結構，其中所述記憶體單元還包括：位元線接觸區，所述位元線接觸區連接所述位元線和所述源汲摻雜區。
  13. 如請求項12所述的半導體結構，其中所述至少一個所述引線柱貫穿一個所述記憶體單元中的所述位元線接觸區。
  14. 如請求項1所述的半導體結構，其中至少兩個所述引線柱貫穿的所述記憶體單元的數目不同。
  15. 如請求項1所述的半導體結構，其中相鄰兩個所述引線柱之間至少間隔有一個所述記憶體單元組。
  16. 如請求項15所述的半導體結構，其中相鄰兩個所述引線柱之間的所述記憶體單元組的數目相同。
  17. 如請求項16所述的半導體結構，其中相鄰兩個所述引線柱的正對面積，與所述相鄰兩個所述引線柱之間的所述記憶體單元組的數目成正比。
  18. 如請求項7所述的半導體結構，其中所述堆疊結構為多個，同一所述堆疊結構的多條所述平行信號線包括在第二方向上依次排佈的第1至第N平行信號線，N為大於1的正整數；以及 兩個所述堆疊結構構成結構模組，所述結構模組還包括多條導線，所述導線連接兩個連接不同所述堆疊結構的所述引線柱，且兩個所述引線柱電連接的兩條所述平行信號線的序號之和為N+1。
  19. 如請求項18所述的半導體結構，以及所述導線連接的兩個所述引線柱正對設置，且所述導線的延伸方向垂直所述第一方向。
  20. 如請求項18所述的半導體結構，其中所述記憶體單元包括：在第三方向排列的電晶體和電容； 在同一所述結構模組中，一所述堆疊結構的所述電晶體與另一所述堆疊結構的所述電晶體相向設置；或 在同一所述結構模組中，一所述堆疊結構的所述電晶體與另一所述堆疊結構的所述電晶體同向設置；或 在同一所述結構模組中，一所述堆疊結構的所述電晶體與另一所述堆疊結構的所述電晶體反向設置。
  21. 如請求項1所述的半導體結構，其中至少一個所述引線柱在第二方向延伸並貫穿所述記憶體單元組中的至少一個記憶體單元； 所述半導體結構還包括：位於所述引線柱與被貫穿的所述記憶體單元之間的介質層。
  22. 如請求項21所述的半導體結構，其中所述引線柱的底面與所述記憶體單元相連或所述引線柱的至少部分側面與所述記憶體單元相連。
  23. 如請求項1所述的半導體結構，其中所述至少兩個所述引線柱相連的所述記憶體單元位於同一所述記憶體單元組。
  24. 一種半導體結構的製造方法，包括： 提供基底； 在所述基底上形成堆疊結構，所述堆疊結構包括在第一方向排列的多個記憶體單元組，所述記憶體單元組包括在第二方向排列的多層記憶體單元；以及 形成多個引線柱，其中，至少兩個所述引線柱分別與不同記憶體單元組中的不同層的所述記憶體單元相連。
  25. 如請求項24所述的半導體結構的製造方法，其中所述第一方向與所述基底表面平行，所述第二方向與所述基底表面垂直；以及 形成多條平行信號線和多條垂直信號線；多條所述平行信號線在第二方向排列，並沿所述第一方向延伸，每條所述平行信號線連接一層所述記憶體單元；所述垂直信號線沿所述第二方向延伸，並與同一所述記憶體單元組的多層記憶體單元連接。
  26. 如請求項25所述的半導體結構的製造方法，其中所述記憶體單元包括在第三方向排列的通道區和源汲摻雜區，所述源汲摻雜區位於所述通道區的兩側；所述第三方向與所述基底表面平行；同一所述記憶體單元組的多個所述源汲摻雜區包括依次排佈的第1層源汲摻雜區至第N層源汲摻雜區，N為正整數；所述平行信號線為位元線，所述垂直信號線為字元線；所述位元線與所述源汲摻雜區連接，所述字元線與所述通道區連接； 所述製造方法包括： 形成第1通孔至第N通孔，第1通孔露出所述第1層源汲摻雜區，所述第N通孔貫穿第1層源汲摻雜區至第N-1層源汲摻雜區且露出所述第N層源汲摻雜區； 形成覆蓋所述通孔的側壁的介質層；以及 形成填充所述通孔的引線柱，所述引線柱與對應的源汲摻雜區相接觸。
  27. 如請求項25所述的半導體結構的製造方法，其中所述記憶體單元包括在第三方向排列的通道區和源汲摻雜區，所述源汲摻雜區位於所述通道區的兩側；所述第三方向與所述基底表面平行；同一所述記憶體單元組的多個所述通道區包括依次排佈的第1通道區至第N通道區，N為正整數；所述平行信號線為字元線，所述垂直信號線為位元線；所述位元線與所述源汲摻雜區連接，所述字元線與所述通道區連接； 所述方法包括： 形成第1通孔至第N通孔，第1通孔露出所述第1通道區連接的字元線，所述第N通孔貫穿第1通道區至第N-1通道區且露出所述第N通道區連接的字元線； 形成覆蓋所述通孔的側壁的介質層；以及 形成填充所述通孔的引線柱，所述引線柱還與對應的字元線相接觸。
  28. 如請求項24所述的半導體結構的製造方法，其中同一所述記憶體單元組的多個所述記憶體單元包括依次排佈的第1記憶體單元至第N記憶體單元； 形成多個引線柱之前，包括： 形成罩幕層，所述罩幕層具有N個開口，N為正整數； 沿所述開口刻蝕所述第1記憶體單元，以形成多個第1子通孔，其中一個所述第1子通孔作為所述第1通孔； 形成填充所述第1子通孔的犧牲層； 圖案化所述罩幕層，以使所述罩幕層具有N-1個所述開口； 沿著所述開口刻蝕所述犧牲層和第2記憶體單元；以及 重複形成所述犧牲層、圖案化所述罩幕層以及所述刻蝕的步驟，直至貫穿第N-1記憶體單元。
  29. 一種半導體結構，包括： 基底，所述基底上具有堆疊結構，所述堆疊結構包括在第一方向排列的多個記憶體單元組，所述記憶體單元組包括在第二方向排列的多層記憶體單元；以及 多個引線柱，其中，至少兩個所述引線柱連接同一所述記憶體單元組中的不同記憶體單元。
  30. 如請求項29所述的半導體結構，其中所述連接同一所述記憶體單元組中不同記憶體單元的至少兩個所述引線柱沿第一方向排列。
  31. 如請求項30所述的半導體結構，其中連接同一所述記憶體單元組中不同記憶體單元的所述引線柱沿第一方向排成一列。
  32. 一種記憶體晶片，包括請求項1至23及請求項29至31中任一項所述的半導體結構。
  33. 一種電子設備，包括請求項32所述的記憶體晶片。
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