KR102600110B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는, 기판 상에 수직하게 적층된 복수개의 메모리 셀 트랜지스터들; 적어도 하나의 상기 메모리 셀 트랜지스터들의 소스와 연결되는 제1 도전 라인; 상기 메모리 셀 트랜지스터들의 게이트들과 연결되는 제2 도전 라인; 및 상기 적어도 하나의 메모리 셀 트랜지스터들의 드레인에 연결된 캐패시터를 포함한다. 상기 캐패시터는, 상기 드레인으로부터 상기 기판의 상면과 평행한 제1 방향으로 수평적으로 연장되는 제1 전극을 포함하고, 상기 제1 및 제2 도전 라인들 중 하나는, 상기 제1 방향과 교차하는 제2 방향으로 수평적으로 연장되고, 상기 제1 및 제2 도전 라인들 중 다른 하나는, 상기 기판의 상면과 수직한 제3 방향으로 수직적으로 연장된다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 집적도가 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 메모리 셀 트랜지스터들; 적어도 하나의 상기 메모리 셀 트랜지스터들의 소스와 연결되는 제1 도전 라인; 상기 메모리 셀 트랜지스터들의 게이트들과 연결되는 제2 도전 라인; 및 상기 적어도 하나의 메모리 셀 트랜지스터들의 드레인에 연결된 캐패시터를 포함할 수 있다. 상기 캐패시터는, 상기 드레인으로부터 상기 기판의 상면과 평행한 제1 방향으로 수평적으로 연장되는 제1 전극을 포함하고, 상기 제1 및 제2 도전 라인들 중 하나는, 상기 제1 방향과 교차하는 제2 방향으로 수평적으로 연장되고, 상기 제1 및 제2 도전 라인들 중 다른 하나는, 상기 기판의 상면과 수직한 제3 방향으로 수직적으로 연장될 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 서로 이격되어 수직하게 적층된 복수개의 구조체들을 포함할 수 있다. 각각의 상기 구조체들은: 제1 불순물 영역, 채널 영역 및 제2 불순물 영역을 갖는 반도체 패턴; 및 상기 제2 불순물 영역에 연결된, 캐패시터의 제1 전극을 포함하고, 각각의 상기 구조체들은, 상기 기판의 상면과 평행한 제1 방향으로 수평적으로 연장되될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 갖는 적층 구조체; 및 상기 적층 구조체를 관통하며, 상기 기판의 상면에 수직하게 연장되는 제1 도전 라인을 포함할 수 있다. 상기 적층 구조체의 상기 층들 각각은: 상기 기판의 상면에 평행한 제1 방향으로 수평적으로 연장되는 제1 연장부; 및 상기 제1 연장부로부터 상기 제1 방향과 교차하는 제2 방향으로 수평적으로 연장되는 제2 연장부를 포함하고, 상기 제1 연장부는 제2 도전 라인을 포함하며, 상기 제2 연장부는, 반도체 패턴 및 상기 반도체 패턴에 연결된 제1 전극을 포함하고, 상기 반도체 패턴은 상기 제2 도전 라인과 상기 제1 전극 사이에 개재되며, 상기 제1 도전 라인은 상기 반도체 패턴을 둘러쌀 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는 메모리 셀 트랜지스터들 및 캐패시터들이 3차원적으로 기판 상에 적층될 수 있다. 이로써, 메모리 소자의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3a는 도 2의 M 영역을 나타내는 단면도이다.
도 3b는 도 2의 N 영역을 나타내는 단면도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 M 영역을 나타내는 단면도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 6a는 도 5의 M 영역을 나타내는 단면도이다.
도 6b는 도 5의 N 영역을 나타내는 단면도이다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 8은 도 7의 M 영역을 나타내는 단면도이다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다.
도 11a 내지 도 11c는 각각 도 10의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 13, 15, 17, 19, 21, 23, 25, 27, 29 및 31은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 14, 16a, 18a, 20a, 22a, 24a, 26a, 28a, 30a 및 32a은 각각 도 13, 15, 17, 19, 21, 23, 25, 27, 29 및 31의 A-A'선에 따른 단면도들이다.
도 16b, 18b, 20b, 22b, 24b, 26b, 28b, 30b 및 32b은 각각 도 15, 17, 19, 21, 23, 25, 27, 29 및 31의 B-B'선에 따른 단면도들이다.
도 20c, 22c, 24c, 26c, 28c, 30c 및 32c은 각각 도 19, 21, 23, 25, 27, 29 및 31의 C-C'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.
비트 라인들(BL)은 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
워드 라인들(WL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인들(WL)은 제1 방향(D1)으로 서로 이격될 수 있다.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 소스는 비트 라인(BL)에 연결될 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 캐패시터(DS)를 포함할 수 있다. 예를 들어, 메모리 셀 트랜지스터(MCT)의 드레인은 캐패시터(DS)에 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 3a는 도 2의 M 영역을 나타내는 단면도이다. 도 3b는 도 2의 N 영역을 나타내는 단면도이다.
도1, 도 2, 도3a 및 도 3b를 참조하면, 도 1을 참조하여 설명한 복수개의 서브 셀 어레이들(SCA) 중 하나가 기판(100) 상에 제공될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
구체적으로, 기판(100) 상에 제1 내지 제3 층들(L1, L2, L3)을 포함하는 적층 구조체(SS)가 제공될 수 있다. 적층 구조체(SS)의 제1 내지 제3 층들(L1, L2, L3)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 제1 내지 제3 층들(L1, L2, L3) 각각은, 복수개의 반도체 패턴들(SP), 복수개의 제1 전극들(EL1) 및 제1 도전 라인(CL1)을 포함할 수 있다.
반도체 패턴들(SP)은, 제1 도전 라인들(CL1)로부터 제2 방향(D2)으로 연장되는 라인 형태, 바(bar) 형태 또는 기둥 형태를 가질 수 있다. 일 예로, 반도체 패턴들(SP)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 각각의 반도체 패턴들(SP)은 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다.
채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 채널에 해당될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 소스 및 드레인에 해당될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 반도체 패턴(SP)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제2 불순물 영역들(SD1, SD2)은 n형 또는 p형의 도전형을 가질 수 있다.
반도체 패턴들(SP)의 일 단들에 제1 전극들(EL1)이 각각 연결될 수 있다. 다시 말하면, 반도체 패턴들(SP)의 제2 불순물 영역들(SD2)에 제1 전극들(EL1)이 각각 연결될 수 있다. 제1 전극들(EL1)은, 반도체 패턴들(SP)로부터 수평적으로 제2 방향(D2)으로 연장될 수 있다. 제1 전극들(EL1)은 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있다.
제1 전극들(EL1) 각각의 일 단은 반도체 패턴(SP)의 제2 불순물 영역(SD2)에 연결될 수 있고, 제1 전극들(EL1) 각각의 타 단은 지지막(SUP)과 연결될 수 있다. 제1 전극들(EL1) 각각의 상기 일 단과 상기 타 단을 잇는 가상의 선이 정의될 수 있다. 상기 가상의 선은 기판(100)의 상면에 평행하게 연장될 수 있다. 상기 가상의 선은 제2 방향(D2)과 평행할 수 있다.
지지막(SUP)은 제1 전극(EL1)을 물리적으로 지지하여, 제1 전극(EL1)이 휘어지지 않도록 할 수 있다. 지지막(SUP)은 복수개의 제1 전극들(EL1)을 공통으로 연결할 수 있다. 지지막(SUP)은 절연 물질을 포함할 수 있으며, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 어느 하나일 수 있다.
제1 도전 라인들(CL1)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제1 도전 라인들(CL1)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 제1 도전 라인들(CL1)은 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 제1 도전 라인들(CL1)은 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다.
제1 내지 제3 층들(L1, L2, L3) 중 대표적으로 제1 층(L1)에 관해 상세히 설명한다. 제1 층(L1)의 반도체 패턴들(SP)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 제1 층(L1)의 반도체 패턴들(SP)은 서로 동일한 제1 레벨에 위치할 수 있다. 제1 층(L1)의 제1 도전 라인(CL1)은, 제1 층(L1)의 반도체 패턴들(SP)의 제1 불순물 영역들(SD1)과 연결될 수 있다. 다시 말하면, 제1 층(L1)의 제1 도전 라인(CL1)은 제1 불순물 영역들(SD1)을 연결하며 제1 방향(D1)으로 연장될 수 있다. 일 예로, 제1 도전 라인(CL1)은 반도체 패턴들(SP)이 위치하는 상기 제1 레벨에 위치할 수 있다.
제1 층(L1)의 제1 전극들(EL1)은 제1 층(L1)의 반도체 패턴들(SP)로부터 수평적으로 제2 방향(D2)으로 연장될 수 있다. 제1 층(L1)의 제1 전극들(EL1)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 제1 층(L1)의 제1 전극들(EL1)은 서로 동일한 상기 제1 레벨에 위치할 수 있다. 제1 전극들(EL1)은 도전 물질을 포함할 수 있으며, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 어느 하나일 수 있다. 제1 전극들(EL1)은 제1 도전 라인(CL1)과 실질적으로 동일한 물질을 포함할 수 있다.
제2 층(L2) 및 제3 층(L3)에 관한 구체적인 설명은 앞서 설명한 제1 층(L1)과 실질적으로 동일할 수 있다. 제2 층(L2)의 제1 도전 라인(CL1), 반도체 패턴들(SP) 및 제1 전극들(EL1)은 상기 제1 레벨보다 높은 제2 레벨에 위치할 수 있다. 제3 층(L3)의 제1 도전 라인(CL1), 반도체 패턴들(SP) 및 제1 전극들(EL1)은 상기 제2 레벨보다 높은 제3 레벨에 위치할 수 있다.
도 3a를 다시 참조하면, 적층 구조체(SS)의 제1 전극들(EL1)의 표면들을 덮는 유전막(DL)이 제공될 수 있다. 유전막(DL)은 제1 전극(EL1)의 표면 상에서 균일한 두께를 가질 수 있다. 예를 들어, 유전막(DL)은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 란탄 산화물, 탄탈 산화물 및 티타늄 산화물과 같은 금속 산화물 및 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질 중 적어도 하나를 포함할 수 있다.
유전막(DL) 상에 제2 전극(EL2)이 제공될 수 있다. 제2 전극(EL2)은 제1 전극들(EL1)을 둘러쌀 수 있다. 제2 전극(EL2)은 도전 물질을 포함할 수 있으며, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 어느 하나일 수 있다. 각각의 제1 전극들(EL1), 유전막(DL) 및 제2 전극(EL2)은 캐패시터(DS)를 구성할 수 있다. 캐패시터(DS)는 데이터를 저장할 수 있는 메모리 요소일 수 있다.
도1, 도 2, 도3a 및 도 3b를 다시 참조하면, 기판(100) 상에, 적층 구조체(SS)를 관통하는 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은 제3 방향(D3)으로 연장되는 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있다. 제2 도전 라인들(CL2)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다.
각각의 제2 도전 라인들(CL2)은 수직적으로 적층된 반도체 패턴들(SP)을 둘러싸며 수직하게 연장될 수 있다. 제2 도전 라인(CL2)은 반도체 패턴(SP)의 상면, 바닥면 및 양 측벽들을 덮을 수 있다 (도 3b 참조). 제2 도전 라인(CL2)과 반도체 패턴(SP) 사이에는 게이트 절연막(GI) 이 개재될 수 있다. 다시 말하면, 본 발명의 실시예들에 따른 메모리 셀 트랜지스터(MCT)는 게이트 올 어라운드(Gate All Around) 트랜지스터일 수 있다.
게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
일 예로, 어느 하나의 제2 도전 라인(CL2)은, 제1 층(L1)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP), 제2 층(L2)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP), 및 제3 층(L3)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP)을 둘러쌀 수 있다. 다른 하나의 제2 도전 라인(CL2)은, 제1 층(L1)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP), 제2 층(L2)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP), 및 제3 층(L3)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP)을 둘러 쌀 수 있다.
제2 도전 라인들(CL2)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 제2 도전 라인들(CL2)은 도 1을 참조하여 설명한 워드 라인들(WL)일 수 있다.
제1 층(L1)의 첫 번째 반도체 패턴(SP) 및 첫 번째 제1 전극(EL1)은 제1 구조체를 구성할 수 있다. 제2 층(L2)의 첫 번째 반도체 패턴(SP) 및 첫 번째 제1 전극(EL1)은 제2 구조체를 구성할 수 있다. 제3 층(L3)의 첫 번째 반도체 패턴(SP) 및 첫 번째 제1 전극(EL1)은 제3 구조체를 구성할 수 있다. 상기 제1 내지 제3 구조체들은 서로 이격되어 수직적으로 적층될 수 있다. 상기 제1 내지 제3 구조체들은 수직적으로 중첩될 수 있다. 상기 제1 내지 제3 구조체들 각각은 제2 방향(D2)으로 수평적으로 연장되는 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있다. 하나의 제2 도전 라인(CL2)이 상기 제1 내지 제3 구조체들의 반도체 패턴들(SP)을 둘러쌀 수 있다.
도시되진 않았지만, 적층 구조체(SS) 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 기판(100) 상에 3차원적으로 적층된 메모리 셀 트랜지스터들(MCT) 및 이들에 각각 연결되어 수평적으로 연장되는 제1 전극들(EL1)(즉, 캐패시터들(DS))을 포함할 수 있다. 이로써, 종래 기판 상에 2차원적으로 배열된 메모리 셀 트랜지스터들 및 이들에 각각 연결되어 수직적으로 연장되는 제1 전극들(즉, 캐패시터들)을 포함하는 메모리 소자와 비교하여, 소자의 집적도를 향상시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 M 영역을 나타내는 단면도이다. 본 실시예에서는, 앞서 도1, 도 2, 도3a 및 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도1, 도 2, 도 3b 및 도 4를 참조하면, 각각의 제1 전극들(EL1)은 반도체 기둥(SPI) 및 반도체 기둥(SPI)의 표면을 감싸는 도전막(TML)을 포함할 수 있다. 도전막(TML)은 반도체 기둥(SPI)의 표면을 콘포멀하게 덮을 수 있다. 도전막(TML) 상에는 유전막(DL)이 제공될 수 있다.
반도체 기둥(SPI)은, 반도체 패턴(SP)으로부터 수평적으로 제2 방향(D2)으로 연장되는 기둥 형태를 가질 수 있다. 반도체 기둥(SPI)은 반도체 패턴(SP)과 일체로 연결될 수 있다. 반도체 기둥(SPI)은 반도체 패턴(SP)과 동일한 반도체 물질을 포함할 수 있다. 일 예로, 반도체 기둥(SPI)은 도핑된 반도체를 포함할 수 있다. 도전막(TML)은 도전성 금속질화물, 금속, 및 금속-반도체 화합물 중 어느 하나를 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 6a는 도 5의 M 영역을 나타내는 단면도이다. 도 6b는 도 5의 N 영역을 나타내는 단면도이다. 본 실시예에서는, 앞서 도1, 도 2, 도3a 및 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도1, 도 5, 도 6a 및 도 6b를 참조하면, 기판(100) 상에, 적층 구조체(SS)를 관통하는 백 게이트 라인들(BG)이 제공될 수 있다. 백 게이트 라인들(BG)은 제3 방향(D3)으로 연장되는 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있다. 백 게이트 라인들(BG)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다.
각각의 백 게이트 라인들(BG) 및 그와 인접하는 제2 도전 라인(CL2)은 서로 제2 방향(D2)으로 이격되어 배열될 수 있다. 백 게이트 라인(BG) 및 그와 인접하는 제2 도전 라인(CL2)은 반도체 패턴(SP)을 둘러쌀 수 있다. 백 게이트 라인(BG)은 반도체 패턴(SP)의 상면, 바닥면 및 양 측벽들을 덮을 수 있다 (도 6b 참조).
제2 도전 라인(CL2)과 반도체 패턴(SP) 사이에는 제1 게이트 절연막(GI1)이 개재될 수 있고, 백 게이트 라인(BG)과 반도체 패턴(SP) 사이에는 제2 게이트 절연막(GI2)이 개재될 수 있다. 제2 게이트 절연막(GI2)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다.
예를 들어, 메모리 셀 트랜지스터(MCT)가 NMOS인 경우, 채널인 반도체 패턴(SP) 내에 정공들이 축적될 수 있다. 백 게이트 라인(BG)은, 반도체 패턴(SP) 내에 축적된 정공들이 제1 도전 라인(CL1)을 통해 배출되도록 유도할 수 있다. 이로써, 메모리 셀 트랜지스터(MCT)의 전기적 특성을 안정화시킬 수 있다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 8은 도 7의 M 영역을 나타내는 단면도이다. 본 실시예에서는, 앞서 도1, 도 2, 도3a 및 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도1, 도 7 및 도 8을 참조하면, 기판(100) 상에 제1 지지막(SUP1) 및 제2 지지막(SUP2)이 제공될 수 있다. 제1 및 제2 지지막들(SUP1, SUP2)은, 적층 구조체(SS)의 제1 전극들(EL1)과 연결되어, 이들을 물리적으로 지지할 수 있다. 제1 지지막(SUP1)은 제1 전극(EL1)의 타 단에 연결될 수 있으며, 제2 지지막(SUP2)은, 제1 전극(EL1)의 일 단과 상기 타 단 사이의 일 부분과 연결될 수 있다. 제1 및 제2 지지막들(SUP1, SUP2)은, 각각 독립적으로, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 본 실시예에서는, 앞서 도1, 도 2, 도3a 및 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 9를 참조하면, 제1 도전 라인들(CL1)은 제3 방향(D3)으로 연장되는 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있다. 제1 도전 라인(CL1)은 수직적으로 적층된 반도체 패턴들(SP)을 연결하며 수직하게 연장될 수 있다. 제2 도전 라인들(CL2)은 제1 방향(D1)으로 연장되는 라인 형태, 바 형태 또는 기둥 형태를 가질 수 있다. 어느 하나의 제2 도전 라인(CL2)은, 어느 하나의 층(L1, L2, L3)의 수평적으로 배열된 반도체 패턴들(SP)을 둘러싸며 수평적으로 연장될 수 있다.
본 실시예에 따른 반도체 메모리 소자는, 앞서 도1, 도 2, 도3a 및 도 3b를 참조하여 설명한 반도체 메모리 소자와 달리, 비트 라인들(BL)(즉, 제1 도전 라인들(CL1))이 수직하게 연장될 수 있고, 워드 라인들(WL)(즉, 제2 도전 라인들(CL2))이 수평적으로 연장될 수 있다. 한편, 본 실시예에 따른 반도체 메모리 소자의 반도체 패턴(SP) 및 제1 전극(EL1)은, 제1 도전 라인(CL1)으로부터 수평적으로 제2 방향(D2)으로 연장될 수 있다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 평면도이다. 도 11a 내지 도 11c는 각각 도 10의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 본 실시예에서는, 앞서 도1, 도 2, 도3a 및 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 10, 도 11a 내지 도 11c 및 도 12를 참조하면, 기판(100) 상에 적층 구조체(SS)가 제공될 수 있다. 적층 구조체(SS)는, 기판(100) 상에 순차적으로 적층된 제1 내지 제4 층들(L1, L2, L3, L4)을 포함할 수 있다. 제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 제1 도전 라인(CL1), 반도체 패턴들(SP) 및 제1 전극들(EL1)을 포함할 수 있다. 제1 내지 제4 층들(L1, L2, L3, L4) 사이에는 절연막들(IL4, IL5)이 개재될 수 있다. 일 예로, 절연막들(IL4, IL5)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다.
적층 구조체(SS)의 제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 제1 방향(D1)으로 연장되는 제1 연장부(EP1) 및 제1 연장부(EP1)로부터 제2 방향(D2)으로 연장되는 제2 연장부들(EP2)을 포함할 수 있다. 제1 연장부(EP1)는 제1 도전 라인(CL1)을 포함할 수 있다. 제2 연장부(EP2)는 반도체 패턴(SP) 및 제1 전극(EL1)을 포함할 수 있다.
각각의 제1 내지 제4 층들(L1, L2, L3, L4) 내의 제1 도전 라인(CL1)은 제1 방향(D1)으로 연장될 수 있다. 제1 도전 라인(CL1)은 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다. 각각의 제1 내지 제4 층들(L1, L2, L3, L4) 내의 반도체 패턴들(SP)은 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.
적층 구조체(SS)를 관통하는 제1 트렌치들(TR1)이 형성되어 있을 수 있다. 제1 트렌치들(TR1)에 의해 적층 구조체(SS)의 제2 연장부들(EP2)이 정의될 수 있다. 적층 구조체(SS)의 서로 인접하는 한 쌍의 제2 연장부들(EP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다.
제1 트렌치(TR1)에 의해, 서로 수평적으로 인접하는 반도체 패턴들(SP)은 서로 분리될 수 있다. 제1 트렌치(TR1)에 의해, 서로 수평적으로 인접하는 제1 전극들(EL1)은 서로 분리될 수 있다.
각각의 반도체 패턴들(SP)은 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 제1 도전 라인(CL1)은 반도체 패턴들(SP)의 제1 불순물 영역들(SD1)과 연결될 수 있다. 제1 전극(EL1)은 반도체 패턴(SP)의 제2 불순물 영역(SD2)과 연결될 수 있다. 제1 전극(EL1)은 반도체 패턴(SP)의 제2 불순물 영역(SD2)으로부터 제2 방향(D2)으로 연장될 수 있다.
적층 구조체(SS)를 관통하며 수직하게(즉, 제3 방향(D3)) 연장되는 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은, 수직하게 적층된 반도체 패턴들(SP)을 둘러싸며 제3 방향(D3)으로 연장될 수 있다. 제2 도전 라인들(CL2)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 제2 도전 라인들(CL2)과 반도체 패턴들(SP) 사이에 게이트 절연막(GI)이 제공될 수 있다.
제1 전극들(EL1) 상에 제2 전극(EL2)이 제공될 수 있다. 제2 전극(EL2)은 제1 전극들(EL1)을 둘러쌀 수 있다. 제1 전극들(EL1)과 제2 전극(EL2) 사이에 유전막(DL)이 개재될 수 있다. 각각의 제1 전극들(EL1), 유전막(DL) 및 제2 전극(EL2)은 캐패시터(DS)를 구성할 수 있다.
적층 구조체(SS)의 양 측에 지지막들(SUP)이 제공될 수 있다. 지지막(SUP)은, 적층 구조체(SS)의 제2 연장부들(EP2)의 일 단들과 연결될 수 있다. 지지막(SUP)은 적층 구조체(SS)의 제1 전극들(EL1)을 물리적으로 지지할 수 있다.
도 13, 15, 17, 19, 21, 23, 25, 27, 29 및 31은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 14, 16a, 18a, 20a, 22a, 24a, 26a, 28a, 30a 및 32a은 각각 도 13, 15, 17, 19, 21, 23, 25, 27, 29 및 31의 A-A'선에 따른 단면도들이다. 도 16b, 18b, 20b, 22b, 24b, 26b, 28b, 30b 및 32b은 각각 도 15, 17, 19, 21, 23, 25, 27, 29 및 31의 B-B'선에 따른 단면도들이다. 도 20c, 22c, 24c, 26c, 28c, 30c 및 32c은 각각 도 19, 21, 23, 25, 27, 29 및 31의 C-C'선에 따른 단면도들이다.
도 13 및 도 14를 참조하면, 기판(100) 상에 적층 구조체(SS)가 형성될 수 있다 적층 구조체(SS)를 형성하는 것은, 순차적으로 적층된 제1 내지 제4 층들(L1, L2, L3, L4)을 형성하는 것을 포함할 수 있다. 제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 제1 절연막(IL1) 및 반도체 막(SL)을 포함할 수 있다. 반도체 막(SL)은 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제1 절연막(IL1)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 예를 들어, 제1 절연막(IL1)은 실리콘 산화막을 포함할 수 있다.
적층 구조체(SS) 상에 추가적인 제1 절연막(IL1)이 형성될 수 있다. 다시 말하면, 적층 구조체(SS)의 최상부의 반도체 막(SL)을 덮는 제1 절연막(IL1)이 형성될 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 기판(100) 상에 제1 패터닝 공정이 수행되어, 제1 트렌치들(TR1)이 형성될 수 있다. 적층 구조체(SS)는 제1 연장부(EP1) 및 제2 연장부들(EP2)을 갖도록 패터닝될 수 있다. 구체적으로, 상기 제1 패터닝 공정을 수행하는 것은, 제1 개구부들을 갖는 제1 마스크 패턴을 형성하는 것, 상기 제1 마스크 패턴을 식각 마스크로 적층 구조체(SS)를 식각하는 것, 및 상기 제1 마스크 패턴을 제거하는 것을 포함할 수 있다. 제1 트렌치들(TR1)에 의해 기판(100)의 상면의 일부가 노출될 수 있다.
적층 구조체(SS)의 제1 연장부(EP1)는 제1 방향(D1)으로 연장될 수 있다. 적층 구조체(SS)의 제2 연장부들(EP2)은, 제1 연장부(EP1)로부터 제2 방향(D2)으로 연장될 수 있다. 제2 연장부들(EP2)은 제1 방향(D1)을 따라 서로 이격될 수 있다.
도 17, 도 18a 및 도 18b를 참조하면, 제1 트렌치들(TR1)을 채우는 제2 절연막(IL2)이 형성될 수 있다. 제2 절연막(IL2)은 제1 절연막(IL1)과 동일하거나 다른 절연 물질을 포함할 수 있다. 제2 절연막(IL2)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 예를 들어, 제2 절연막(IL2)은 실리콘 산화막을 포함할 수 있다.
도 19 및 도 20a 내지 도 20c를 참조하면, 기판(100) 상에 제2 패터닝 공정이 수행되어, 제2 트렌치들(TR2)이 형성될 수 있다. 제2 트렌치들(TR2)은 제1 방향(D1)으로 연장될 수 있다. 구체적으로, 상기 제2 패터닝 공정을 수행하는 것은, 제2 개구부들을 갖는 제2 마스크 패턴을 형성하는 것, 상기 제2 마스크 패턴을 식각 마스크로 제1 절연막들(IL1)을 선택적으로 식각하는 것, 및 상기 제2 마스크 패턴을 제거하는 것을 포함할 수 있다.
상기 제2 패터닝 공정 동안 상기 제2 개구부들에 의해 노출된 제1 절연막들(IL1)이 선택적으로 제거될 수 있다. 제1 절연막들(IL1)이 제거되어 형성된 제2 트렌치들(TR2)은, 적층 구조체(SS)의 반도체 패턴들(SP)의 일부들을 노출시킬 수 있다.
도 21 및 도 22a 내지 도 22c를 참조하면, 제2 트렌치들(TR2)을 채우는 제3 절연막(IL3)이 형성될 수 있다. 제3 절연막(IL3)은 제1 및 제2 절연막들(IL1, IL2)과 식각 선택성이 있는 절연 물질을 포함할 수 있다. 제3 절연막(IL3)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 예를 들어, 제3 절연막(IL3)은 실리콘 질화막을 포함할 수 있다. 적층 구조체(SS)의 제2 연장부들(EP2)의 일 단들을 노출하는 제2 트렌치(TR2)에 채워진 제3 절연막(IL3)은, 지지막(SUP)을 구성할 수 있다.
도 23 및 도 24a 내지 도 24c를 참조하면, 제1 및 제2 절연막들(IL1, IL2)이 선택적으로 제거될 수 있다. 기판(100) 상에는 반도체 막들(SL)을 포함하는 적층 구조체(SS) 및 제3 절연막(IL3)이 잔류할 수 있다.
제1 및 제2 절연막들(IL1, IL2)이 제거됨으로써 반도체 막들(SL)이 노출될 수 있다. 노출된 반도체 막들(SL) 상에 불순물 도핑 공정이 수행되어, 반도체 막들(SL) 내에 도핑 영역들(DR)이 형성될 수 있다. 도핑된 불순물은 열처리 공정에 의해 확산되어, 도핑 영역(DR)의 일부는 제3 절연막(IL3)과 수직적으로 중첩될 수 있다.
도 25 및 도 26a 내지 도 26c를 참조하면, 노출된 반도체 막들(SL)이 도전 물질로 치환되어, 제1 도전 라인들(CL1) 및 제1 전극들(EL1)이 형성될 수 있다. 구체적으로, 반도체 막들(SL)을 도전 물질로 치환하는 것은, 실리사이드 공정을 포함할 수 있다. 노출된 반도체 막들(SL)은 금속과 반응하여, 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등)이 형성될 수 있다. 다른 예로, 반도체 막들(SL)을 도전 물질로 치환하는 것은, 반도체 막들(SL) 상에 금속질화물막 또는 금속막을 콘포멀하게 형성하는 것을 포함할 수 있다.
노출된 반도체 막들(SL)이 도전 물질로 치환될 동안, 제3 절연막(IL3)에 의해 덮인 반도체 막들(SL)은 보호될 수 있다. 이로써, 제3 절연막(IL3)에 의해 덮인 반도체 막들(SL)은 반도체 패턴들(SP)을 구성할 수 있다. 각각의 반도체 패턴들(SP) 내에 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)이 정의될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 잔류하는 도핑 영역들(DR)로부터 형성된 것일 수 있다. 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재된 영역일 수 있다.
도 27 및 도 28a 내지 도 28c를 참조하면, 기판(100) 상에 적층 구조체(SS) 내의 빈 공간들을 채우는 제4 절연막(IL4)이 형성될 수 있다. 제4 절연막(IL4)은 제3 절연막(IL3)과 식각 선택성이 있는 절연 물질을 포함할 수 있다. 제4 절연막(IL4)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 예를 들어, 제4 절연막(IL4)은 실리콘 산화막을 포함할 수 있다.
제3 절연막(IL3)이 선택적으로 제거되어, 제3 트렌치들(TR3)이 형성될 수 있다. 다만, 지지막들(SUP)은 제거되지 않을 수 있다. 구체적으로, 제3 절연막(IL3)을 제거하는 것은, 제3 절연막(IL3)을 노출하는 제3 개구부를 갖는 제3 마스크 패턴을 형성하는 것, 상기 제3 마스크 패턴을 식각 마스크로 제3 절연막(IL3)을 선택적으로 식각하는 것, 및 상기 제3 마스크 패턴을 제거하는 것을 포함할 수 있다. 상기 제3 마스크 패턴은 지지막들(SUP)을 덮도록 형성될 수 있다. 기판(100) 상에는, 제1 도전 라인들(CL1), 반도체 패턴들(SP) 및 제1 전극들(EL1)을 포함하는 적층 구조체(SS) 및 제4 절연막(IL4)이 잔류할 수 있다.
도 29 및 도 30a 내지 도 30c를 참조하면, 제3 트렌치들(TR3) 내에 게이트 절연막들(GI) 및 제2 도전 라인들(CL2)이 형성될 수 있다. 구체적으로, 제3 트렌치들(TR3)을 통해 노출된 반도체 패턴들(SP)을 콘포멀하게 덮는 게이트 절연막들(GI)이 형성될 수 있다. 게이트 절연막들(GI) 상에 반도체 패턴들(SP)을 둘러싸는 도전막이 형성될 수 있다. 상기 도전막을 패터닝하여, 제1 방향(D1)으로 서로 이격되어 배열되는 제2 도전 라인들(CL2)이 형성될 수 있다. 상기 도전막은, 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나로 형성될 수 있다. 각각의 제2 도전 라인들(CL2)은, 수직적으로 적층된 반도체 패턴들(SP)을 둘러싸며 제3 방향(D3)으로 연장되도록 형성될 수 있다.
도 31 및 도 32a 내지 도 32c를 참조하면, 제3 트렌치들(TR3) 내의 빈 공간들을 채우는 제5 절연막(IL5)이 형성될 수 있다. 제5 절연막(IL5)은 제4 절연막(IL4)의 상면을 덮도록 형성될 수 있다. 제5 절연막(IL5)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 예를 들어, 제5 절연막(IL5)은 실리콘 산화막을 포함할 수 있다.
기판(100) 상에 제3 패터닝 공정이 수행되어, 제1 전극들(EL1)이 선택적으로 노출될 수 있다. 구체적으로, 상기 제3 패터닝 공정을 수행하는 것은, 제4 개구부들을 갖는 제4 마스크 패턴을 형성하는 것, 상기 제4 마스크 패턴을 식각 마스크로 제4 및 제5 절연막들(IL4, IL5)을 선택적으로 식각하는 것, 및 상기 제4 마스크 패턴을 제거하는 것을 포함할 수 있다.
도 10 및 도 11a 내지 도 11c를 다시 참조하면, 노출된 제1 전극들(EL1)을 콘포멀하게 덮는 유전막(DL)이 형성될 수 있다. 유전막(DL) 상에 제1 전극들(EL1)을 둘러싸는 제2 전극(EL2)이 형성될 수 있다. 각각의 제1 전극들(EL1), 유전막(DL) 및 제2 전극(EL2)은 캐패시터(DS)를 구성할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상에 수직하게 적층된 복수개의 메모리 셀 트랜지스터들;
    적어도 하나의 상기 메모리 셀 트랜지스터들의 소스와 연결되는 제1 도전 라인;
    상기 메모리 셀 트랜지스터들의 게이트들과 연결되는 제2 도전 라인; 및
    상기 적어도 하나의 메모리 셀 트랜지스터들의 드레인에 연결된 캐패시터를 포함하되,
    상기 캐패시터는, 상기 드레인으로부터 상기 기판의 상면과 평행한 제1 방향으로 수평적으로 연장되는 제1 전극을 포함하고,
    상기 제1 및 제2 도전 라인들 중 하나는, 상기 제1 방향과 교차하는 제2 방향으로 수평적으로 연장되고,
    상기 제1 및 제2 도전 라인들 중 다른 하나는, 상기 기판의 상면과 수직한 제3 방향으로 수직적으로 연장되며,
    상기 제2 도전 라인은, 상기 메모리 셀 트랜지스터들 각각의 채널을 둘러싸는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 메모리 셀 트랜지스터들은, 상기 소스, 상기 드레인 및 이들 사이에 개재된 채널을 갖는 반도체 패턴을 포함하고,
    상기 반도체 패턴은, 상기 제1 도전 라인으로부터 상기 제1 방향으로 연장되는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 반도체 패턴 및 상기 제1 전극은 서로 동일한 레벨에 위치하고,
    상기 반도체 패턴 및 상기 제1 전극은 상기 제1 방향으로 나란히 정렬되는 반도체 메모리 소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 캐패시터는:
    상기 제1 전극을 덮는 유전막; 및
    상기 유전막 상의 제2 전극을 더 포함하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 전극은, 상기 드레인과 연결된 일 단, 및 상기 일 단에 대향하는(opposite to) 타 단을 포함하고,
    상기 일 단과 상기 타 단을 잇는 가상의 선은, 상기 제1 방향과 평행한 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제1 전극의 상기 타 단에 연결되어, 상기 제1 전극을 지지하는 제1 지지막을 더 포함하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 제1 전극의 상기 일 단과 상기 타 단 사이에 배치되어, 상기 제1 전극을 지지하는 제2 지지막을 더 포함하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 메모리 셀 트랜지스터들의 채널들에 인접하며, 상기 제2 도전 라인과 평행하게 연장되는 백 게이트 라인을 더 포함하는 반도체 메모리 소자.
  10. 기판 상에 서로 이격되어 수직하게 적층된 복수개의 구조체들, 제1 도전 라인 및 제2 도전 라인을 포함하되,
    각각의 상기 구조체들은:
    제1 불순물 영역, 채널 영역 및 제2 불순물 영역을 갖는 반도체 패턴; 및
    상기 제2 불순물 영역에 연결된, 캐패시터의 제1 전극을 포함하고,
    각각의 상기 구조체들은, 상기 기판의 상면과 평행한 제1 방향으로 수평적으로 연장되며,
    상기 제1 도전 라인은 상기 구조체들의 상기 반도체 패턴의 상기 제1 불순물 영역과 연결되고,
    상기 제2 도전 라인은 상기 구조체들의 상기 반도체 패턴의 상기 채널 영역을 둘러싸는 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 구조체들 각각의 상기 반도체 패턴 및 상기 제1 전극은 서로 동일한 레벨에 위치하고,
    상기 구조체들 각각의 상기 반도체 패턴 및 상기 제1 전극은 상기 제1 방향으로 나란히 정렬되는 반도체 메모리 소자.
  12. 제10항에 있어서,
    상기 구조체들은 서로 수직적으로 중첩되는 반도체 메모리 소자.
  13. 제10항에 있어서,
    상기 제1 도전 라인은, 상기 제1 방향과 교차하는 제2 방향으로 수평적으로 연장되고,
    상기 제2 도전 라인은, 상기 기판의 상면과 수직한 제3 방향으로 수직적으로 연장되는 반도체 메모리 소자.
  14. 제13항에 있어서,
    상기 구조체들의 상기 반도체 패턴들의 상기 채널 영역들을 감싸는 백 게이트 라인을 더 포함하되,
    상기 백 게이트 라인은 상기 제2 도전 라인과 평행하게 상기 제3 방향으로 연장되는 반도체 메모리 소자.
  15. 제10항에 있어서,
    상기 캐패시터는:
    상기 구조체들의 상기 제1 전극들을 덮는 유전막; 및
    상기 유전막 상에 제공되고, 상기 제1 전극들을 공통으로 덮는 제2 전극을 더 포함하는 반도체 메모리 소자.
  16. 제10항에 있어서,
    상기 구조체들의 상기 제1 전극들의 일 단들에 공통으로 연결되어, 상기 제1 전극들을 지지하는 지지막을 더 포함하는 반도체 메모리 소자.
  17. 기판 상에 수직하게 적층된 복수개의 층들을 갖는 적층 구조체; 및
    상기 적층 구조체를 관통하며, 상기 기판의 상면에 수직하게 연장되는 제1 도전 라인을 포함하되,
    상기 적층 구조체의 상기 층들 각각은:
    상기 기판의 상면에 평행한 제1 방향으로 수평적으로 연장되는 제1 연장부; 및
    상기 제1 연장부로부터 상기 제1 방향과 교차하는 제2 방향으로 수평적으로 연장되는 제2 연장부를 포함하고,
    상기 제1 연장부는 제2 도전 라인을 포함하며,
    상기 제2 연장부는, 반도체 패턴 및 상기 반도체 패턴에 연결된 제1 전극을 포함하고,
    상기 반도체 패턴은 상기 제2 도전 라인과 상기 제1 전극 사이에 개재되며,
    상기 제1 도전 라인은 상기 반도체 패턴을 둘러싸는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 반도체 패턴은, 제1 불순물 영역, 제2 불순물 영역 및 상기 제1 및 제2 불순물 영역들 사이의 채널 영역을 포함하고,
    상기 제2 도전 라인은 상기 제1 불순물 영역에 연결되며,
    상기 제1 전극은 상기 제2 불순물 영역에 연결되는 반도체 메모리 소자.
  19. 제17항에 있어서,
    상기 제2 연장부는, 상기 적층 구조체의 각각의 상기 층들 내에 복수개로 제공되고,
    복수개의 상기 제2 연장부들은 상기 제1 연장부에 공통으로 연결되고,
    상기 제2 연장부들은 상기 제1 방향을 따라 서로 이격되어 배열되는 반도체 메모리 소자.
  20. 제17항에 있어서,
    상기 층들의 상기 제1 전극들을 덮는 유전막; 및
    상기 유전막 상에 제공되고, 상기 제1 전극들을 공통으로 덮는 제2 전극을 더 포함하되,
    상기 제1 전극들, 상기 유전막 및 상기 제2 전극은 캐패시터들을 구성하는 반도체 메모리 소자.
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