CN111326526B - 3d存储器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种3D存储器件及其制造方法。该制造方法包括：在衬底上形成第一叠层结构，包括交替堆叠的层间绝缘层与牺牲层，衬底的表面包括相邻的台阶区与核心区；在第一叠层结构的表面上形成第一标记；以第一标记作为对准标记进行刻蚀，使得在所述第一叠层结构的侧面形成若干层第一台阶；以及以第一标记作为对准标记进行刻蚀以形成多个第一沟道孔，多个第一沟道孔穿过第一叠层结构。该制造方法通过在第一叠层结构的表面上形成第一标记，在形成台阶与沟道孔时，均以第一标记作为直接的对准标记进行刻蚀，从而避免了现有技术中存在的间接对准误差。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。
为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
在3D存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储单元的互联。在形成沟道柱以及刻蚀叠层结构形成台阶时，均需要与衬底上的零层标记(zero mark)对准。当3D存储器件的层数增加时，需要以零层标记为对准标记，采用上下两个叠层结构分别形成台阶。由于测量工艺的限制，目前只能测出下叠层结构的第一个台阶(LSS1)与其他台阶或结构的距离等参数，因此在实际的电路中，需要沟道柱以及每个台阶均与下叠层结构的第一个台阶进行对准。如果以零层标记作为对准标记，则下叠层结构的第一个台阶与其它的台阶存在间接对准误差，同时，沟道柱与下叠层结构的第一个台阶也存在间接对准误差，从而降低了整体工艺的对准精度，影响了器件的良率。
此外，零层标记在3D存储器件的电路中没有实际的用处，单独形成零层标记会增加器件的制造周期与成本。
因此，希望进一步改进3D存储器件的制造工艺，从而提高3D存储器件的良率。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，通过在第一叠层结构的表面上形成第一标记，在形成台阶与沟道孔时，均以第一标记作为直接的对准标记进行刻蚀，从而避免了现有技术中存在的间接对准误差。
根据本发明的一方面，提供了一种3D存储器件的制造方法，包括：在衬底上形成第一叠层结构，包括交替堆叠的层间绝缘层与牺牲层，所述衬底的表面包括相邻的台阶区与核心区；在所述第一叠层结构的表面上形成第一标记；以所述第一标记作为对准标记进行刻蚀，使得在所述第一叠层结构的侧面形成若干层第一台阶；以及以所述第一标记作为对准标记进行刻蚀以形成多个第一沟道孔，所述多个第一沟道孔穿过所述第一叠层结构。
优选地，还包括：形成至少覆盖所述多个第一台阶的第一填充层；形成覆盖所述第一填充层与所述第一叠层结构的第二叠层结构，包括交替堆叠的层间绝缘层与牺牲层，所述第二叠层结构的表面与所述第一叠层结构的表面共形，以将所述第一标记复制到所述第二叠层结构的表面；以所述第一标记作为对准标记进行刻蚀，使得在所述第二叠层结构的侧面形成若干层第二台阶；以及以所述第一标记作为对准标记进行刻蚀以形成多个第二沟道孔，所述第二沟道孔穿过所述第二叠层结构，并位于所述第一沟道孔之上。
优选地，所述第二叠层结构的各层均形成有所述第一标记。
优选地，所述第一叠层结构与所述第二叠层结构中的所有所述第一标记共形。
优选地，所述台阶区内，在与所述衬底表面平行的方向上，所述第一标记位于所述第一台阶与所述第二台阶的同一侧，并且所述第一台阶凸出于所述第二台阶。
优选地，在形成所述第一叠层结构之前，所述制造方法还包括：在所述衬底上形成具有开口的掩模，所述开口位于所述叠层结构一侧的衬底内；经所述开口向所述衬底中注入离子形成掺杂区；以及经所述开口刻蚀所述衬底形成凹槽，所述凹槽作为第二标记，其中，所述第一叠层结构的表面与所述衬底的表面共形，以将所述第二标记复制到所述第一叠层结构的表面，并以所述第二标记作为对准标记进行刻蚀以形成所述第一标记。
优选地，所述第一填充层还覆盖所述衬底，所述制造方法还包括：形成覆盖所述第一填充层与所述多个第二台阶的第二填充层；以及以所述第一标记为对准标记进行刻蚀以形成外围导电孔，所述外围导电孔穿过所述第二填充层与所述第一填充层，并与所述掺杂区接触。
优选地，所述掺杂区的结深大于所述凹槽的深度，所述外围导电孔延伸至所述掺杂区表面或所述掺杂区中。
优选地，在形成所述掩模之前，所述制造方法还包括在所述衬底表面形成隔离层，其中，所述掩模位于所述隔离层表面，在形成所述凹槽后所述隔离层被去除。
优选地，还包括以所述第一标记为对准标记进行划片以形成划片道。
优选地，在所述第一叠层结构的表面上形成第一标记的同时，还包括在所述第一叠层结构的表面上形成第三标记，所述第三标记的位置与所述划片道的位置对应。根据本发明的另一方面，提供了一种3D存储器件，包括：衬底；位于所述衬底上的叠层结构，包括交替堆叠的层间绝缘层与字线导体层，所述叠层结构的侧面形成有若干层台阶；以及多个沟道柱，穿过所述叠层结构；至少其中一层所述层间绝缘层的表面形成有第一标记；和/或至少其中一层所述字线导体层的表面形成有第一标记。
优选地，所述叠层结构包括第一叠层结构和位于所述第一叠层结构上的第二叠层结构；所述沟道柱包括穿过所述第一叠层结构的第一沟道柱和穿过所述第二叠层结构的第二沟道柱，所述第二沟道柱堆叠于所述第一沟道柱之上。
优选地，所述第一叠层结构的表面以及所述第二叠层结构的各层均形成有所述第一标记。
优选地，所述叠层结构中的所有所述第一标记共形。
优选地，所述第二叠层结构中的每一层字线导体层与层间绝缘层均与所述第一叠层结构的表面共形。
优选地，所述3D存储器件还包括：掺杂区，位于所述叠层结构一侧的衬底内；填充层，覆盖所述衬底以及所述叠层结构的侧面，所述填充层的局部沿朝向所述衬底的方向凸伸至所述掺杂区内；以及外围导电柱塞，穿过所述填充层，并与所述掺杂区接触。
优选地，所述掺杂区的结深大于所述填充层凸伸至所述掺杂区内的部分的厚度，所述外围导电柱塞的底部穿过所述填充层或者穿过所述填充层和部分所述掺杂区。
根据本发明实施例提供的3D存储器件及其制造方法，通过直接在第一叠层结构的表面上形成第一标记，作为形成台阶与沟道孔的刻蚀对准标记。与现有技术采用的常规对准方法相比，本实施例的第一标记是形成在第一叠层结构表面的，因此在形成每一个台阶时，均可利用第一标记进行光刻、刻蚀对准，进而使得每一个台阶均与第一个台阶直接对准。同理，沟道柱也与第一个台阶直接对准，从而避免了现有技术中存在的间接对准误差。
进一步的，当3D存储器件具有多个叠层结构时，通过制作表面与第一叠层结构共形的第二叠层结构，从而将第一标记复制到第二叠层的表面，之后再以第一标记作为对准标记进行刻蚀形成第二叠层结构的多个台阶，由于第一标记已经被复制到了第二叠层结构的表面，因此第二叠层结构的每个台阶也是和第一叠层结构的第一个台阶直接对准的，从而避免了现有技术中存在的间接对准误差。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a至1d分别示出了常规技术的光刻对准方法的示意图。
图2a和2b分别示出了3D存储器件的存储单元串的电路图和结构示意图。
图2c示出了3D存储器件的透视图。
图3a至图3o示出了本发明实施例的3D存储器件制造方法的各个阶段的结构图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a至1d分别示出了常规技术的光刻对准方法的示意图。其中，图1a为晶圆的顶视图，图1c为掩模板(mask)的顶视图，图1b与图1d为截面图，可参照图1a中的BB线截取。
以向晶圆1001进行离子掺杂的步骤为例，首先在晶圆1001表面形成氧化层1002，在氧化层1002上制作零层标记10。零层标记10可以为荧光标记，位于晶圆1001的边缘处。
然后在氧化层1002上形成光刻层1011，将掩模板1012上的对准标记20与零层标记10对准，之后采用光刻工艺将掩模板1012上的图案转移到光刻层1011上。最后经过图案画的光刻层1011对晶圆1001进行离子掺杂。
当所有工艺步骤完成后，晶圆1001最终会被切割，例如形成多个3D存储器件100’。在形成沟道柱以及刻蚀叠层结构形成台阶时，均需要与零层标记(zero mark)对准。当3D存储器件的层数增加时，需要采用上下两个叠层结构分别形成台阶与沟道柱。由于测量工艺的限制，目前只能测出下叠层结构的第一个台阶(LSS1)与其他台阶或结构的距离等参数，因此在实际的电路中，需要沟道柱以及每个台阶均与下叠层结构的第一个台阶进行对准，如果以零层标记作为对准标记，则下叠层结构的第一个台阶与其它的台阶存在间接对准误差，同时，沟道柱与下叠层结构的第一个台阶也存在间接对准误差，从而降低了整体工艺的对准精度，影响了器件的良率。此外，零层标记在3D存储器件的电路中没有实际的用处，单独形成零层标记会增加器件的制造周期与成本。
图2a和2b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图2a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)Q1、存储晶体管M1至M4以及第二选择晶体管(源极侧选择晶体管)Q2。第一选择晶体管Q1的栅极连接至漏极选择栅线(SelectionGate for Drain,SGD)，又称顶部栅选择线。第二选择晶体管Q2的栅极连接至源极选择栅线(Selection Gate for Source,SGS)，又称底部栅选择线。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图2b所示，存储单元串100的选择晶体管Q1和Q2分别包括顶部字线导体层122和底部栅极到体层123，存储晶体管M1至M4分别包括字线导体层121。字线导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的字线导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，字线导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，字线导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，字线导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在一些其他实施例中，选择晶体管Q1也可以制作成如存储晶体管M1至M4那样的结构，具体为在沟道柱110的上部，字线导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成选择晶体管Q1。由于选择晶体管Q1与存储晶体管M1至M4的结构相同，从而可以简化沟道柱的形成工艺。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源极选择栅线SGS偏置到大约零伏电压，使得对应于源极选择栅线SGS的选择晶体管Q2断开，漏极选择栅线SGD偏置到高电压VDD，使得对应于漏极选择栅线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2c示出3D存储器件的透视图。为了清楚起见，在图2c中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的字线导体层121、122和123。字线导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的字线导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图2b所示，在此不再进行详细说明。在沟道柱110的中间部分，字线导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，字线导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
漏极侧选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)109分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条漏极选择栅线(即漏极选择栅线SGD1至SGD4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙109分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
源极侧选择晶体管Q2的栅极导体连接成一体。如果源极侧选择晶体Q2的底部字线导体层123由栅线缝隙109分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源极选择线SGS。
图3a至图3o示出根据本发明实施例的3D存储器件制造方法的各个阶段的结构图，其中的截面图可参照图2c中的AA线截取。
该方法开始于已经形成多个阱区的半导体衬底101，在衬底101上形成隔离层102，如图3a所示，其中，衬底101例如是单晶硅衬底，衬底101的表面包括相邻的核心区、台阶区以及外围电路区。多个阱区例如为高压N阱(HVNW)和/或高压P阱(HVPW)。隔离层102例如是氧化硅层或氮化硅层。为了清楚起见，如图3a中并未示出衬底101中的阱区结构。
进一步的，在隔离层102上形成光刻层103，并采用光刻工艺将掩膜版104上的图案转移至光刻层103形成具有开口1031的掩模，如图3b所示，其中，开口1031位于外围电路内。
在本实施例中，光刻层103的材料为光致抗蚀剂，由于隔离层102的存在，光致抗蚀剂中的有机物不会污染衬底101。
进一步地，经开口1031向衬底101中注入离子形成掺杂区105，如图3c所示。
在本实施例中，掺杂区105的掺杂类型为P型。需要控制掺杂区105的结深到达衬底101的预定深度，以保证器件的电性连接性能。然而本发明实施例并不限于此，本领域技术人员可以根据需要将掺杂类型设置为N型。
进一步地，经开口1031刻蚀衬底101形成凹槽1011(第二标记)，如图3d所示。
在该步骤中，经开口1031分别对隔离层102与衬底101进行各向异性蚀刻，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，在到达掺杂区105时停止，形成凹槽1011。其中，掺杂区105的结深需要大于衬底101表面的凹槽1011深度。在蚀刻之后通过在溶剂中溶解或灰化去除光刻层103，此外，隔离层102也会被去除。
进一步的，在衬底101上形成第一叠层结构150a，包括交替堆叠的层间绝缘层151与牺牲层152，如图3e所示。
在本实施例中，层间绝缘层151与牺牲层152的材料具有相对较高的刻蚀选择比，如下文所述，牺牲层152将替换成字线导体层。在该实施例中，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。然而本发明实施例并不限于此，本领域技术人员可以根据需要对层间绝缘层151与牺牲层152的材料进行其他设置。
在该步骤中，例如采用化学气相沉积(Chemical Vapor Deposition,CVD)工艺交替沉积氧化硅与氮化硅。第一叠层结构150a中的每层层间绝缘层151与牺牲层152均与衬底101的表面共形，以将凹槽1011的图案复制到第一叠层结构150a的表面。
进一步的，在第一叠层结构150a的表面形成第一标记1501，如图3f与图3g所示，其中，图3f为图3g的顶视图。
在该步骤中，以凹槽1011作为对准标记进行刻蚀以形成第一标记1501。具体的，先在第一叠层结构150a的表面形成光刻层，之后将用于该步骤的光刻掩膜版上的对准标记与凹槽1011对准，然后采用光刻工艺将掩膜版上的图案转移至光刻层，例如为图3f中的十字形图案，最后对第一叠层结构150a的表面进行各向异性蚀刻。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，在到达第一层牺牲层152或者第一层层间绝缘层151时停止，形成第一标记1501。在蚀刻之后通过在溶剂中溶解或灰化去除光刻层。
在本实施例中，第一标记1501呈十字形凹槽状并位于台阶区内。然而本发明实施例并不限于此，第一标记1501还可以呈其它图案，例如圆形、方形、线条等等。此外，第一标记1501也不限于呈凹槽状，在光刻步骤完成后，还可以在第一叠层结构150a的表面沉积介质材料形成十字形凸起。
在一些其他实施例中，通过刻蚀形成的第一标记1501也可以位于第一叠层结构150a中的任意一层层间绝缘层151或牺牲层152表面，之后，在第一标记1501上方的每层层间绝缘层151与牺牲层152均会将第一标记1501的图案复制到本层的表面。
在一些优选的实施例中，在第一叠层结构150a的表面上形成第一标记1501的同时，还在第一叠层结构的表面上形成第三标记(图中未示出)，第三标记的位置与后续形成的划片道的位置对应，用于测量每个存储器件中的部分结构的厚度、尺寸等参数。进一步的，以第一标记1501作为对准标记进行刻蚀，使得位于台阶区内的第一叠层结构150a侧面形成若干层第一台阶，如图3h与图3i所示。
在该步骤中，例如先在第一叠层结构150a的表面形成光刻层，之后将用于该步骤的光刻掩膜版上的对准标记与第一标记1501对准，然后采用光刻工艺将掩膜版上的图案转移至光刻层，最后分别对第一叠层结构150a的表面第一层牺牲层152与第一层层间绝缘层151进行各向异性蚀刻，以形成第一叠层结构150a的第一个第一台阶LSS1。在蚀刻之后通过在溶剂中溶解或灰化去除光刻层。重复上述步骤，以第一标记1501作为对准标记进行光刻，依次形成其他第一台阶LSDS、LSS2、LSS3以及LSS4。形成若干层第一台阶后，衬底101中的凹槽1011被重新暴露，此时，凹槽1011位于第一叠层结构150a一侧。
进一步的，形成覆盖多个第一台阶与衬底101的第一填充层106a，如图3j所示。
在该步骤中，例如采用CVD工艺沉积氧化硅材料形成第一填充层106a，其中，衬底101上的凹槽1011有可能不会被复制到第一填充层106a的表面，这是由于第一填充层106a的厚度远大于凹槽1011的深度。第一填充层106a的局部沿朝向衬底101的方向凸伸至掺杂区内。进一步的，以第一标记1501作为对准标记进行光刻以形成支撑结构107，如图3j所示，其中，支撑结构107位于核心区内。
在该步骤中，需要先形成穿过第一叠层结构150a的多个第一沟道孔，然后例如在第一沟道孔中填充多晶硅形成支撑结构107。具体的，例如先在第一叠层结构150a的表面形成光刻层，之后将用于该步骤的光刻掩膜版上的对准标记与第一标记1501对准，然后采用光刻工艺将掩膜版上的图案转移至光刻层，最后对第一叠层结构150a进行各向异性蚀刻，以形成第一沟道孔。在蚀刻之后通过在溶剂中溶解或灰化去除光刻层。
进一步的，形成覆盖第一填充层106a与第一叠层结构150a的第二叠层结构150b，包括交替堆叠的层间绝缘层151与牺牲层152，如图3k所示。
在本实施例中，层间绝缘层151与牺牲层152的材料具有相对较高的刻蚀选择比，如下文所述，牺牲层152将替换成字线导体层。在该实施例中，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。然而本发明实施例并不限于此，本领域技术人员可以根据需要对层间绝缘层151与牺牲层152的材料进行其他设置。
在该步骤中，例如采用CVD工艺交替沉积氧化硅与氮化硅。第二叠层结构150b中的每层层间绝缘层151与牺牲层152均与第一叠层结构150a的表面共形，以将第一标记1501的图案复制到第二叠层结构150b的表面。
进一步的，以第一标记1501作为对准标记进行光刻，使得位于台阶区内的第二叠层结构150b侧面形成若干层第二台阶，如图3l与图3m所示。
在该步骤中，例如先在第二叠层结构150b的表面形成光刻层，之后将用于该步骤的光刻掩膜版上的对准标记与第一标记1501对准，然后采用光刻工艺将掩膜版上的图案转移至光刻层，最后分别对第二叠层结构150b的表面第一层牺牲层152与第一层层间绝缘层151进行各向异性蚀刻，以形成第二叠层结构150b的第一个第二台阶USS1。在蚀刻之后通过在溶剂中溶解或灰化去除光刻层。重复上述步骤，以第一标记1501作为对准标记进行光刻，依次形成其他第二台阶USDS、USS2、USS3以及USS4。在形成若干层第二台阶后，第一叠层结构150a与第二叠层结构150b共同构成本发明实施例的叠层结构。
在本实施例中，在与衬底101表面平行的方向上，第一标记1501位于第一台阶与第二台阶的同一侧，并且第一台阶凸出于第二台阶。因此，凹槽1011位于叠层结构的一侧。
进一步的，形成覆盖多个第二台阶与第一填充层106a的第二填充层106b，如图3n所示。
在该步骤中，例如采用CVD工艺形成第二填充层106b。其中，第二填充层106b与第一填充层106a的材料相同，均为氧化硅。第一填充层106a与第二填充层106b构成整体的填充层。
进一步的，以第一标记1501作为对准标记进行刻蚀以形成多个第二沟道孔108，如图3n所示，其中，第二沟道孔108的位置与相应的支撑结构107对应。
在该步骤中，例如先在第二叠层结构150b的表面形成光刻层，之后将用于该步骤的光刻掩膜版上的对准标记与第一标记1501对准，然后采用光刻工艺将掩膜版上的图案转移至光刻层，最后对第二叠层结构150b进行各向异性蚀刻形成第二沟道孔108，以暴露支撑结构107。在蚀刻之后通过在溶剂中溶解或灰化去除光刻层。
进一步的，经第二沟道孔去除支撑结构以将第一沟道孔与第二沟道孔连通，并在沟道孔中形成沟道柱，如图3o所示。其中，沟道柱110内部结构可以参照图2b以及相应描述，此处不再赘述。
进一步的，经栅线隙109将牺牲层替换成字线导体层121、122、123以形成第一栅叠层结构120a与第二栅叠层结构120b，之后以第一标记1501为对准标记进行刻蚀以形成外围导电孔，最后形成外围导电柱塞140，如图3o所示。
在该步骤中，需要先形成穿过填充层160的外围导电孔，然后例如在外围导电孔中填导电材料形成外围导电柱塞外围导电柱塞140。具体的，例如先在第二叠层结构150b与填充层的表面形成光刻层，之后将用于该步骤的光刻掩膜版上的对准标记与第一标记1501对准，然后采用光刻工艺将掩膜版上的图案转移至光刻层，最后对填充层140进行各向异性蚀刻以形成外围导电孔，例如控制刻蚀时间，使得刻蚀在到达掺杂区105时停止。在蚀刻之后通过在溶剂中溶解或灰化去除光刻层。
在本实施例中，外围导电柱塞外围导电柱塞140延伸至凹槽1011的底部与掺杂区105接触，或穿过凹槽1011的底部延伸至掺杂区105中，以确保外围导电柱塞外围导电柱塞140与掺杂区105的电连接性能。
进一步的，以第一标记1501为对准标记进行划片以形成划片道，该划片道的位置可以参照图1a中的网格线。在形成划片道后，可以通过前述步骤中形成的第三标记对器件进行尺寸参数测量，还可以在划片道中设置测试电路对器件进行电性参数的测量。当测试结束后，沿着划片道对晶圆进行切割，形成多个独立的3D存储器件，如图3o所示。
通过上述工艺步骤形成的3D存储器件包括：衬底101、掺杂区105、填充层106、多个沟道柱110、叠层结构、外围导电柱塞140。其中，衬底101的表面包括核心区1、台阶区2以及外围电路区3，叠层结构包括第一叠层结构120a与第二叠层结构120b。
第一叠层结构120a位于衬底上101上，第二叠层结构120b位于第一叠层结构120a上，第一叠层结构120a与第二叠层结构120b包括交替堆叠的层间绝缘层151与字线导体层121、122、123。多个沟道柱110的位置与核心区1对应并穿过第一叠层结构120a与第二叠层结构120b。其中，每个沟道柱110包括穿过所述第一叠层结构120a的第一沟道柱和穿过第二叠层结构120b的第二沟道柱，第二沟道柱堆叠于所述第一沟道柱之上。第一叠层结构120a的表面包括第一标记1501，第一标记1501位于台阶区内。第二叠层结构120b中的每一层字线导体层与层间绝缘层均与第一叠层结构120a的表面共形，以使第一标记1501被复制到第二叠层结构的表面。位于台阶区2内第一叠层结构120a呈多个第一台阶。位于台阶区2内第二叠层结构120b呈多个第二台阶。在与衬底101表面平行的方向上，第一标记1501位于第一台阶与第二台阶的同一侧，并且第一台阶凸出于第二台阶。
掺杂区105位于衬底101中，并位于外围电路区3内。凹槽(第二标记)1011自衬底101的表面延伸至掺杂区105中。填充层106覆盖衬底101、第一台阶以及第二台阶，并且填充层106的局部沿朝向衬底101的方向凸伸至掺杂区内。外围导电柱塞140穿过填充层106并与掺杂区105接触。其中，掺杂区105的结深大于凹槽1011的深度，外围导电柱塞140延伸至凹槽1011的底部或穿过凹槽1011的底部延伸至掺杂区105中。
根据本发明实施例提供的3D存储器件及其制造方法，通过直接在第一叠层结构的表面上形成第一标记，并利用第一标记作为形成台阶与沟道柱的光刻对准标记进行后续的刻蚀。与现有技术采用的常规对准方法相比，本实施例的第一标记是形成在第一叠层结构表面的，也就是第一叠层结构的第一个台阶所在的那一层，在形成每一个台阶时，均用第一标记进行光刻对准，进而使得每一个台阶均与第一个台阶直接对准。同理，沟道柱也与第一个台阶直接对准，从而避免了现有技术中存在的间接对准误差。
进一步的，当3D存储器件具有多个叠层结构时，通过制作表面与第一叠层结构共形的第二叠层结构，从而将第一标记复制到第二叠层的表面，之后再以第一标记作为对准标记进行后续刻蚀形成第二叠层结构的多个台阶，由于第一标记已经被复制到了第二叠层结构的表面，因此第二叠层结构的每个台阶也是和第一叠层结构的第一个台阶直接对准的，从而避免了现有技术中存在的间接对准误差。
进一步的，由于在形成掺杂区所用到的掩模板与形成第二标记所用到的掩模板合并成一个，即减少了光刻次数以及掺杂区与第二标记对准的步骤，从而减少了器件的制造周期与成本。
此外，在每个光刻对准步骤中，3D存储器件上的对准标记均位于结构的表面，降低了聚焦对准的难度，提高了对准的精度。
因此，根据本发明实施例的3D存储器件及其制造方法提高了产品良率和可靠性。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (15)

1.一种3D存储器件的制造方法，其特征在于，包括：
在衬底上形成第一叠层结构，包括交替堆叠的层间绝缘层与牺牲层，所述衬底的表面包括相邻的台阶区与核心区；
在所述第一叠层结构的表面上形成第一标记；
以所述第一标记作为对准标记进行刻蚀，使得在所述第一叠层结构的侧面形成若干层第一台阶；
以所述第一标记作为对准标记进行刻蚀以形成多个第一沟道孔，所述多个第一沟道孔穿过所述第一叠层结构；
形成至少覆盖所述多个第一台阶的第一填充层；
形成覆盖所述第一填充层与所述第一叠层结构的第二叠层结构，包括交替堆叠的层间绝缘层与牺牲层，所述第二叠层结构的表面与所述第一叠层结构的表面共形，以将所述第一标记复制到所述第二叠层结构的表面；
以所述第一标记作为对准标记进行刻蚀，使得在所述第二叠层结构的侧面形成若干层第二台阶；以及
以所述第一标记作为对准标记进行刻蚀以形成多个第二沟道孔，所述第二沟道孔穿过所述第二叠层结构，并位于所述第一沟道孔之上。
2.根据权利要求1所述的制造方法，其特征在于，所述第二叠层结构的各层均形成有所述第一标记。
3.根据权利要求2所述的制造方法，其特征在于，所述第一叠层结构与所述第二叠层结构中的所有所述第一标记共形。
4.根据权利要求1所述的制造方法，其特征在于，所述台阶区内，在与所述衬底表面平行的方向上，所述第一标记位于所述第一台阶与所述第二台阶的同一侧，并且所述第一台阶凸出于所述第二台阶。
5.根据权利要求1所述的制造方法，其特征在于，在形成所述第一叠层结构之前，所述制造方法还包括：
在所述衬底上形成具有开口的掩模，所述开口位于所述叠层结构一侧的衬底内；
经所述开口向所述衬底中注入离子形成掺杂区；以及
经所述开口刻蚀所述衬底形成凹槽，所述凹槽作为第二标记，
其中，所述第一叠层结构的表面与所述衬底的表面共形，以将所述第二标记复制到所述第一叠层结构的表面，并以所述第二标记作为对准标记进行刻蚀以形成所述第一标记。
6.根据权利要求5所述的制造方法，其特征在于，所述第一填充层还覆盖所述衬底，所述制造方法还包括：
形成覆盖所述第一填充层与所述多个第二台阶的第二填充层；以及
以所述第一标记为对准标记进行刻蚀以形成外围导电孔，所述外围导电孔穿过所述第二填充层与所述第一填充层，并与所述掺杂区接触。
7.根据权利要求6所述的制造方法，其特征在于，所述掺杂区的结深大于所述凹槽的深度，
所述外围导电孔延伸至所述掺杂区表面或所述掺杂区中。
8.根据权利要求5所述的制造方法，其特征在于，在形成所述掩模之前，所述制造方法还包括在所述衬底表面形成隔离层，
其中，所述掩模位于所述隔离层表面，在形成所述凹槽后所述隔离层被去除。
9.根据权利要求1-8任一所述的制造方法，其特征在于，还包括以所述第一标记为对准标记进行划片以形成划片道。
10.根据权利要求9所述的制造方法，其特征在于，在所述第一叠层结构的表面上形成第一标记的同时，还包括在所述第一叠层结构的表面上形成第三标记，所述第三标记的位置与所述划片道的位置对应。
11.一种3D存储器件，其特征在于，包括：
衬底；
位于所述衬底上的叠层结构，包括交替堆叠的层间绝缘层与字线导体层，所述叠层结构的侧面形成有若干层台阶；以及
多个沟道柱，穿过所述叠层结构；
至少其中一层所述层间绝缘层的表面形成有第一标记；和/或
至少其中一层所述字线导体层的表面形成有第一标记，
其中，所述叠层结构包括第一叠层结构和位于所述第一叠层结构上的第二叠层结构；
所述沟道柱包括穿过所述第一叠层结构的第一沟道柱和穿过所述第二叠层结构的第二沟道柱，所述第二沟道柱堆叠于所述第一沟道柱之上，
所述第一叠层结构的表面以及所述第二叠层结构的各层均形成有所述第一标记。
12.根据权利要求11所述的3D存储器件，其特征在于，所述叠层结构中的所有所述第一标记共形。
13.根据权利要求11所述的3D存储器件，其特征在于，所述第二叠层结构中的每一层字线导体层与层间绝缘层均与所述第一叠层结构的表面共形。
14.根据权利要求11所述的3D存储器件，其特征在于，所述3D存储器件还包括：
掺杂区，位于所述叠层结构一侧的衬底内；
填充层，覆盖所述衬底以及所述叠层结构的侧面，所述填充层的局部沿朝向所述衬底的方向凸伸至所述掺杂区内；以及
外围导电柱塞，穿过所述填充层，并与所述掺杂区接触。
15.根据权利要求14所述的3D存储器件，其特征在于，所述掺杂区的结深大于所述填充层凸伸至所述掺杂区内的部分的厚度，
所述外围导电柱塞的底部穿过所述填充层或者穿过所述填充层和部分所述掺杂区。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112614846B (zh) * 2020-12-15 2021-12-03 长江存储科技有限责任公司 沟道孔的制作方法、存储器及其制作方法
CN112951805B (zh) * 2021-02-19 2023-08-08 长江存储科技有限责任公司 具有标记结构的三维存储器、其制备方法及位移监测方法
KR20220131638A (ko) 2021-03-22 2022-09-29 삼성전자주식회사 얼라인 키를 갖는 반도체 소자, 전자 시스템, 및 그 형성 방법
US20220399361A1 (en) * 2021-06-10 2022-12-15 Macronix International Co., Ltd. Memory device and manufacturing method thereof
CN117352490A (zh) * 2022-06-21 2024-01-05 长鑫存储技术有限公司 半导体结构及其制造方法、存储芯片、电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107579073A (zh) * 2017-08-22 2018-01-12 长江存储科技有限责任公司 一种三维存储器的制备方法及其结构
CN108630706A (zh) * 2018-06-22 2018-10-09 长江存储科技有限责任公司 制作三维存储器的字线连接区的方法及三维存储器
CN110088900A (zh) * 2017-03-08 2019-08-02 长江存储科技有限责任公司 三维存储组件形成过程中阶梯的蚀刻控制方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9985046B2 (en) * 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
US10474027B2 (en) * 2017-11-13 2019-11-12 Macronix International Co., Ltd. Method for forming an aligned mask
WO2019200582A1 (en) * 2018-04-19 2019-10-24 Yangtze Memory Technologies Co., Ltd. Memory device and forming method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110088900A (zh) * 2017-03-08 2019-08-02 长江存储科技有限责任公司 三维存储组件形成过程中阶梯的蚀刻控制方法
CN107579073A (zh) * 2017-08-22 2018-01-12 长江存储科技有限责任公司 一种三维存储器的制备方法及其结构
CN108630706A (zh) * 2018-06-22 2018-10-09 长江存储科技有限责任公司 制作三维存储器的字线连接区的方法及三维存储器

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