CN112951805B - 具有标记结构的三维存储器、其制备方法及位移监测方法 - Google Patents

具有标记结构的三维存储器、其制备方法及位移监测方法 Download PDF

Info

Publication number
CN112951805B
CN112951805B CN202110188791.5A CN202110188791A CN112951805B CN 112951805 B CN112951805 B CN 112951805B CN 202110188791 A CN202110188791 A CN 202110188791A CN 112951805 B CN112951805 B CN 112951805B
Authority
CN
China
Prior art keywords
marking
dimensional memory
pseudo
stacked
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110188791.5A
Other languages
English (en)
Other versions
CN112951805A (zh
Inventor
赵祥辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110188791.5A priority Critical patent/CN112951805B/zh
Publication of CN112951805A publication Critical patent/CN112951805A/zh
Application granted granted Critical
Publication of CN112951805B publication Critical patent/CN112951805B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B21/00—Measuring arrangements or details thereof, where the measuring technique is not covered by the other groups of this subclass, unspecified or not relevant
    • G01B21/02—Measuring arrangements or details thereof, where the measuring technique is not covered by the other groups of this subclass, unspecified or not relevant for measuring length, width, or thickness
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种具有标记结构的三维存储器、其制备方法以及利用所述标记结构监测台阶位移的方法。所述三维存储器包括衬底、位于衬底上的第一堆叠结构以及位于第一堆叠结构上的第二堆叠结构；三维存储器设有接触区以及邻接接触区的台阶区；接触区内设有贯穿第一堆叠结构的第一存储沟道和贯穿第二堆叠结构的第二存储沟道，第二存储沟道与第一存储沟道连接；在台阶区内的第一堆叠结构与第二堆叠结构之间设有伪堆叠结构，在伪堆叠结构中设有标记结构。本发明中的标记结构制作在伪堆叠结构中，不会因后续工艺发生位置漂移，标记结构与粘结层的制作可以同时进行，不用额外增加制程，缩短了器件制造的生产周期。

Description

具有标记结构的三维存储器、其制备方法及位移监测方法
技术领域
本发明涉及集成电路技术领域，特别是涉及一种具有标记结构的三维存储器、其制备方法以及利用标记结构的三维存储器的台阶位移监测方法。
背景技术
在三维存储器中，存储阵列可分为核心区(Core)和台阶区(Staircasestructure，SS)。台阶区通常位于核心区的周缘，用于引出存储阵列的各层栅极层。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。在三维存储器的制作过程中，通过刻蚀形成接触孔，然后填充接触孔，从而引出台阶区上各级台阶的栅极层的电信号。
随着三维存储器技术的快速发展，存储阵列的堆叠层数不断增加，台阶区内的台阶数量也不断增加。堆叠层数的不断增加使得对台阶结构的刻蚀控制更具有挑战性。由于整个台阶区域的面积大，台阶数量多，需要在台阶区域内设置多个标记结构作为参考位置，以便于监测台阶图形的位移情况。目前的台阶区制程中，通常会先制作标记结构，然后采用城墙工艺将台阶区分割，形成不同高低的台阶。然而，刻蚀台阶或形成城墙结构的工艺会使这些标记结构发生漂移，从而影响了定位的准确度，导致监测的结果不可信。
因此，如何设计标记结构，使其不受后续工艺影响位置，对台阶区的制造非常重要。
发明内容
鉴于以上所述现有技术，本发明的目的在于提供一种具有标记结构的三维存储器、其制备方法及位移监测方法，用于解决现有技术中台阶区标记结构发生漂移而导致台阶图形的位移监测结果不可信等问题。
为实现上述目的及其他相关目的，本发明提供一种具有标记结构的三维存储器，所述三维存储器包括衬底、位于所述衬底上的第一堆叠结构以及位于所述第一堆叠结构上的第二堆叠结构；
所述三维存储器设有接触区以及邻接所述接触区的台阶区；
所述接触区内设有贯穿所述第一堆叠结构的第一存储沟道和贯穿所述第二堆叠结构的第二存储沟道，所述第二存储沟道与所述第一存储沟道连接；
在所述台阶区内的所述第一堆叠结构与所述第二堆叠结构之间设有伪堆叠结构，在所述伪堆叠结构中设有标记结构。
可选地，在所述接触区内的所述第一堆叠结构与所述第二堆叠结构之间设有粘结层；所述粘结层的顶面与所述伪堆叠结构的顶面共面。
进一步可选地，所述粘结层与所述伪堆叠结构的厚度相同。
可选地，所述伪堆叠结构的厚度为80～120nm。
可选地，所述粘结层的材料为氧化物。
可选地，所述标记结构内嵌于所述伪堆叠结构中，所述标记结构的顶面与所述伪堆叠结构的顶面共面。
可选地，所述标记结构的材料为氧化物。
可选地，所述台阶区设有城墙结构，所述标记结构至少部分设置于所述城墙结构在垂直于所述衬底方向上的投影区域内。
可选地，所述台阶区设有城墙结构，所述标记结构至少部分设置于未被所述城墙结构覆盖的区域。
可选地，所述第一堆叠结构、所述第二堆叠结构和所述伪堆叠结构均包括交替堆叠的导电层和介质层。
为实现上述目的及其他相关目的，本发明还提供一种具有标记结构的三维存储器的制备方法，包括以下步骤：
在衬底上形成第一堆叠介质结构；
在所述第一堆叠介质结构上形成伪堆叠介质结构；
定义接触区与台阶区，在所述台阶区内的所述伪堆叠介质结构中制作标记结构图案；
在所述台阶区的所述伪堆叠介质结构中形成标记结构；
在所述接触区形成贯穿所述第一堆叠介质结构的第一存储沟道；
在所述伪堆叠介质结构上形成第二堆叠介质结构；
在所述接触区形成贯穿所述第二堆叠介质结构的第二存储沟道，所述第二存储沟道与所述第一存储沟道连接；
在所述台阶区形成台阶结构。
可选地，所述第一堆叠介质结构、所述第二堆叠介质结构以及所述伪堆叠介质结构均由牺牲层和介质层交替堆叠形成；所述制备方法还包括步骤：将所述牺牲层去除，并在所述牺牲层的位置形成导电层，以形成第一堆叠结构、第二堆叠结构以及伪堆叠结构；所述第一堆叠结构、所述第二堆叠结构和所述伪堆叠结构均包括交替堆叠的所述导电层和所述介质层。
可选地，所述制备方法还包括步骤：去除所述接触区内的所述伪堆叠介质结构，并在所述接触区内形成粘结层。
进一步可选地，所述标记结构图案为嵌入所述伪堆叠介质结构内的凹槽，在形成所述粘结层的同时，通过填充所述凹槽，形成所述标记结构；形成所述粘结层的材料与形成所述标记结构的材料相同。
再进一步可选地，形成所述粘结层和所述标记结构后，进行平坦化处理，使所述粘结层的顶面与嵌有所述标记结构的所述伪堆叠介质结构的顶面共面。
可选地，所述制备方法还包括步骤：通过具有城墙图案的硬掩模在所述台阶区内形成城墙结构，所述标记结构的至少部分位于具有所述城墙图案的硬掩模下方和/或至少部分位于未被所述城墙图案的硬掩模覆盖的区域。
为实现上述目的及其他相关目的，本发明还提供一种三维存储器的台阶位移监测方法，所述方法包括以下步骤：
采用上述方法制备具有标记结构的三维存储器，且所述标记结构的至少部分位于具有所述城墙图案的硬掩模下方；
在设有所述标记结构的区域对所述三维存储器进行切片；
通过所述切片的剖面检测所述标记结构与台阶结构的相对位置。
可选地，通过对比所述标记结构与预设台阶图形的相对位置和所述标记结构与实际台阶结构的相对位置，判断实际台阶结构相对预设台阶图形的漂移程度。
为实现上述目的及其他相关目的，本发明还提供一种三维存储器的台阶位移监测方法，所述方法包括以下步骤：
采用上述方法制备具有标记结构的三维存储器，且所述标记结构的至少部分位于未被所述城墙图案的硬掩模覆盖的区域；
在所述台阶区形成台阶结构期间，检测台阶刻蚀至暴露出所述伪堆叠介质结构时，通过识别所述伪堆叠介质结构中的标记结构是否暴露判断台阶刻蚀是否发生漂移。
如上所述，本发明具有标记结构的三维存储器、其制备方法及位移监测方法，具有以下有益效果：
本发明将标记结构制作在堆叠结构之间的伪堆叠结构中，标记结构在堆叠结构覆盖之下得到保护，可避免后续工艺对标记结构的影响，相对于现有的标记结构，本发明的标记结构不会在后续的刻蚀工艺中发生位置漂移，标记结构嵌入在伪堆叠结构中不会影响当前的器件结构，标记结构与粘结层的制作同时进行，不用额外增加制程，使现有制程得以简化，缩短了器件制造的生产周期。
附图说明
图1显示为本发明实施例提供的具有标记结构的三维存储器的示意图。
图2a-2d显示为本发明实施例提供的具有标记结构的三维存储器的制备流程示意图；其中，图2a显示为在衬底上形成第一堆叠介质结构和伪堆叠介质结构的示意图，图2b显示为刻蚀伪堆叠介质结构，形成标记结构图案的示意图，图2c显示为形成粘结层和标记结构的示意图，图2d显示为形成第一存储沟道、第二堆叠介质结构、以及第二存储沟道的示意图。
图3显示为本发明实施例提供的三维存储器台阶区的俯视扫描照片。
图4显示为本发明实施例提供的具有标记结构的三维存储器的切片剖面扫描照片。
元件标号说明
100 衬底
201 第一堆叠结构
2201 第一堆叠介质结构
202 第二堆叠结构
2202 第二堆叠介质结构
301 第一存储沟道
302 第二存储沟道
3011 接触部
400 粘结层
500 伪堆叠结构
5500 伪堆叠介质结构
600 标记结构
601 标记结构图案
a 接触区
b 台阶区
700 城墙结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在如3D NAND等三维存储器的制作中，通常在半导体衬底上利用所需材料形成堆叠结构，并将堆叠结构划分为核心区和台阶区，然后采用城墙(GW，Great Wall)工艺将台阶区分割，形成不同高低的台阶。核心区为设置存储单元的区域，台阶区为字线连接电路的区域。由于台阶区的面积大，台阶数量多，需要在台阶区域内设置多个标记结构作为参考位置，以便于监测台阶图形的位移情况。而现有的三维存储器制程是在台阶制作之前，专门增加一道制作标记结构的工序，在堆叠结构的表面形成多个标记结构。然而，这些标记结构暴露在堆叠结构的表面，会受到后续工艺，如刻蚀工艺的影响发生位置漂移，从而影响了定位的准确度，导致监测的结果不可信。并且暴露在表面的标记结构也会影响后续的器件制作，造成如刻蚀残留，刻蚀表面不平整等问题。
为了解决这个问题，发明人对三维存储器的结构和制程做了深入的研究分析。在实际生产过程中，由于三维存储器的堆叠层数不断增多，所形成的沟道孔的深度也不断增大，在沟道孔刻蚀步骤中，通常分段刻蚀沟道孔，并分段填充沟道孔形成存储沟道。分段刻蚀沟道孔需要在每段沟道孔的交接处制作粘结层，粘结层通常为较厚的氧化硅层。这层粘结层与其周围的堆叠结构存在刻蚀差异，为了保证刻蚀台阶的一致性，在接触区制作的粘结层不能延伸到非接触区以外的台阶区，因此需要在台阶区制作伪堆叠结构，以满足粘结层的厚度需求，并同时满足台阶区材料结构的一致性。台阶区中伪堆叠结构与接触区中粘结层的厚度一致，顶面共面，从而可平整的位于栅极层上的上下两段堆叠结构之间，而不影响整体结构。伪堆叠结构采用的材料结构与周围堆叠结构一致。考虑到台阶区的这层伪堆叠结构在器件结构中没有其它用途，对器件性能没有实质影响，发明人提出了一种在伪堆叠结构中制作标记结构的技术方案，从而可解决现有技术中台阶区标记结构发生漂移而导致台阶图形的位移监测结果不可信等问题。
请参阅图1，本实施例提供一种具有标记结构的三维存储器，具体包括：衬底100、位于所述衬底100上的第一堆叠结构201以及位于所述第一堆叠结构201上的第二堆叠结构202；所述三维存储器设有接触区a以及邻接所述接触区a的台阶区b；所述接触区a内设有贯穿所述第一堆叠结构201的第一存储沟道301和贯穿所述第二堆叠结构202的第二存储沟道302，所述第二存储沟道302与所述第一存储沟道301连接，所述第一存储沟道301与所述衬底100连接，在所述接触区a内的所述第一堆叠结构201与所述第二堆叠结构202之间设有粘结层400；在所述台阶区b内的所述第一堆叠结构201与所述第二堆叠结构202之间设有伪堆叠结构500，在所述伪堆叠结构500中设有标记结构600。
具体地，所述第一堆叠结构201和所述第二堆叠结构202均包括交替堆叠的导电层和介质层。导电层的材料可以为金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。介质层可以包括氧化物、氮化物等介质材料。需要说明的是，在具体地应用当中，所述第一堆叠结构201和所述第二堆叠结构202的材料、层数、不同材料层之间的堆叠次序、各层材料的厚度都可以根据器件的实际情况进行选择，本发明对此不做具体限制。
具体地，所述粘结层400设置在第一存储沟道301与第二存储沟道302交接处的周围，可以起到粘结的作用。本实施例中，所述粘结层400可以为氧化层，厚度可以为80～120nm。。所述伪堆叠结构500可以采用与周围堆叠结构一致的材料结构，厚度与所述粘结层400基本一致。本实施例中，所述伪堆叠结构500可以与所述第一堆叠结构201和所述第二堆叠结构202采用一致的材料结构，即，所述伪堆叠结构500可以包括交替堆叠的导电层和介质层。所述伪堆叠结构500的厚度可以为80～120nm。在一种优选地实施方式中，所述伪堆叠结构500与所述粘结层400的厚度基本相同，所述伪堆叠结构500与所述粘结层400的顶面共面。
具体地，所述标记结构600分布于所述台阶区b，可作为位置参考便于台阶区图形的定位，可用于监测在后续台阶制作工艺中台阶图形的位移情况，从而可根据监测结果调整和优化制作工艺。本实施例中，所述标记结构600内嵌于所述伪堆叠结构500中，所述标记结构600的形状和结构可以根据实际需要任意设计，本发明对此没有特殊限制。在一种优选地的实施方式中，所述标记结构600可以与所述粘结层400采用相同的材料和方法同时制作，即所述标记结构600的材料可以为氧化物，所述标记结构600从表面嵌入所述伪堆叠结构500中，所述标记结构600的顶面与所述伪堆叠结构500的顶面共面。所述标记结构600可以根据实际需要设计一个或多个，所述标记结构600可以分布于所述台阶区b内任何需要的位置。
在本实施例中，台阶区还可以设有城墙结构700。图3显示了一种三维存储器台阶区的俯视扫描照片，在台阶区设置有城墙结构700，用于分割台阶区域。在一种优选地的实施方式中，所述标记结构600的至少部分可以设置于所述城墙结构700在垂直于所述衬底方向上的投影区域内，这样所述标记结构600会被城墙结构700保护而不受到刻蚀工艺的影响。在另一种可选地的实施方式中，所述标记结构600的至少部分也可以设置于未被所述城墙结构700覆盖的区域。
具体地，所述接触区a可以根据器件的实际需要设置一根或多根存储沟道，存储沟道的材料和结构可以根据器件的实际需要进行设计和选择，本发明对此不做具体限制。在一种优选地的实施方式中，所述第一存储沟道301与所述衬底100之间通过接触部3011连接。
本实施例提供的具有标记结构的三维存储器与现有技术的不同之处主要在于本实施例中的标记结构600设计制作在台阶区b的伪堆叠结构500中，伪堆叠结构500埋藏在两层堆叠结构之间，并且对器件性能没有实质影响，标记结构600在堆叠结构的覆盖之下不会暴露出来，后续的台阶制作工艺不会影响标记结构的位置，保证了定位的准确度。
下面结合附图进一步详细说明本实施例提供的具有标记结构的三维存储器的制备方法。
请参阅图2a-2d，本实施例提供一种具有标记结构的三维存储器的制备方法，包括如下步骤：
首先，如图2a所示，在衬底100上形成第一堆叠介质结构2201；在所述第一堆叠介质结构2201上形成伪堆叠介质结构5500。所述第一堆叠介质结构2201和所述伪堆叠介质结构5500均包括交替堆叠的牺牲层和介质层。后续工艺中所述牺牲层会被去除，在牺牲层的位置形成导电层，从而形成最终由导电层和介质层交替堆叠的结构，即第一堆叠结构201和伪堆叠结构500。一种可能的实施方式中，所述第一堆叠介质结构2201和所述伪堆叠介质结构5500均由氧化层和氮化层交替堆叠形成。所述伪堆叠介质结构5500的厚度可以为80～120nm。
然后，如图2b所示，定义接触区a与台阶区b，刻蚀去除所述接触区a内的所述伪堆叠介质结构5500，并在所述台阶区b内的所述伪堆叠介质结构500上刻蚀出标记结构图案601。所述标记结构图案601可以根据实际需要任意设计，本发明对此没有特殊限制。一种可能的实施方式中，所述标记结构图案601为嵌入所述伪堆叠介质结构5500内的凹槽，通过填充凹槽，即所述标记结构图案601，可以形成所述标记结构600。
接下来，如图2c所示，在所述接触区a内形成粘结层400，并在所述台阶区b的所述伪堆叠介质结构5500内形成标记结构600。所述粘结层400的材料可以为氧化物，厚度可以为80～120nm。所述标记结构600可以与所述粘结层400采用相同的材料和方法同时制作，在形成所述粘结层400的同时，形成所述标记结构600。即，所述标记结构600的材料可以为氧化物。
作为一种优选的实施方式，在形成所述粘结层400和所述标记结构600后，进行平坦化处理，使位于所述粘结层400的顶面与嵌有所述标记结构600的所述伪堆叠介质结构5500的顶面共面。其中，所述平坦化处理可以为化学机械研磨(Chemical mechanicalpolish，CMP)处理。
然后，在所述接触区a形成贯穿所述第一堆叠介质结构2201的第一存储沟道301，使所述第一存储沟道301与所述衬底100连接；在一种优选地的实施方式中，所述第一存储沟道301与所述衬底100之间通过接触部3011连接。再在所述粘结层400与所述伪堆叠介质结构5500上形成第二堆叠介质结构2202。所述第二堆叠介质结构2202可以包括交替堆叠的牺牲层和介质层。后续工艺中所述牺牲层会被去除，在牺牲层的位置形成导电层，从而形成最终由导电层和介质层交替堆叠的结构，即第二堆叠结构202。一种可能的实施方式中，所述第二堆叠介质结构2202由氧化层和氮化层交替堆叠形成。然后在所述接触区a形成贯穿所述第二堆叠介质结构2202的第二存储沟道302，所述第二存储沟道302与所述第一存储沟道301连接。得到的结构如图2d所示。
最后，通过刻蚀等工艺形成台阶。刻蚀台阶时可以根据实际所需的台阶图案进行刻蚀。台阶的刻蚀工艺为本领域技术人员所熟知，故在此不做赘述。
此外，在台阶区内，还可以在堆叠结构表面形成具有城墙图案的硬掩模，通过所述具有城墙图案的硬掩模，刻蚀台阶时在所述台阶区内形成城墙结构。所述标记结构600的至少部分可以位于具有所述城墙图案的硬掩模下方，这样在后续刻蚀台阶或形成城墙的工艺中，所述标记结构600被城墙结构保护而不会受到刻蚀工艺的影响。所述标记结构600的至少部分也可以位于未被所述城墙图案的硬掩模覆盖的区域。即，所述标记结构600设置在伪堆叠结构500的预设位置处，该预设位置是计划行程台阶的位置。
本实施例还提供一种利用所述标记结构监测三维存储器台阶位移的方法，所述方法包括以下步骤：
采用上述方法制备具有标记结构600的三维存储器，所述标记结构600的至少部分位于具有所述城墙图案的硬掩模下方；
在设有所述标记结构600的区域对所述三维存储器进行切片；
通过所述切片的剖面，检测所述标记结构600与台阶结构的相对位置。
图4显示为本发明实施例提供的具有标记结构的三维存储器的切片剖面扫描照片。实际操作时，可以通过这样的扫描照片来检测所述标记结构600与台阶结构的相对位置。作为一种可选地实施方式，可以通过对比所述标记结构600与预设台阶图形的相对位置和所述标记结构600与实际台阶结构的相对位置，判断实际台阶结构相对预设台阶图形的漂移程度。
本实施例还提供另一种利用所述标记结构监测三维存储器台阶位移的方法，所述方法包括以下步骤：
采用上述方法制备具有标记结构的三维存储器，且所述标记结构的至少部分位于未被所述城墙图案的硬掩模覆盖的区域；
在所述台阶区形成台阶结构期间，检测台阶刻蚀至暴露出所述伪堆叠介质结构时，通过识别所述伪堆叠介质结构中的标记结构是否暴露判断台阶刻蚀是否发生漂移。
综上所述，本发明将标记结构制作在堆叠结构之间的伪堆叠结构中，标记结构在堆叠结构覆盖之下得到保护，可避免后续工艺对标记结构的影响，相对于现有的标记结构，本发明的标记结构不会在后续的刻蚀工艺中发生位置漂移，标记结构嵌入在伪堆叠结构中不会影响当前器件结构，标记结构与粘结层的制作同时进行，不用额外增加制程，使现有制程得以简化，缩短了器件制造的生产周期。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (19)

1.一种具有标记结构的三维存储器，其特征在于：
所述三维存储器包括衬底、位于所述衬底上的第一堆叠结构以及位于所述第一堆叠结构上的第二堆叠结构；
所述三维存储器设有接触区以及邻接所述接触区的台阶区；
所述接触区内设有贯穿所述第一堆叠结构的第一存储沟道和贯穿所述第二堆叠结构的第二存储沟道，所述第二存储沟道与所述第一存储沟道连接；
在所述台阶区内的所述第一堆叠结构与所述第二堆叠结构之间设有伪堆叠结构，在所述伪堆叠结构中设有标记结构。
2.根据权利要求1所述的具有标记结构的三维存储器，其特征在于：在所述接触区内的所述第一堆叠结构与所述第二堆叠结构之间设有粘结层；所述粘结层的顶面与所述伪堆叠结构的顶面共面。
3.根据权利要求2所述的具有标记结构的三维存储器，其特征在于：所述粘结层与所述伪堆叠结构的厚度相同。
4.根据权利要求1至3中任一项所述的具有标记结构的三维存储器，其特征在于：所述伪堆叠结构的厚度为80～120nm。
5.根据权利要求2所述的具有标记结构的三维存储器，其特征在于：所述粘结层的材料为氧化物。
6.根据权利要求1所述的具有标记结构的三维存储器，其特征在于：所述标记结构内嵌于所述伪堆叠结构中，所述标记结构的顶面与所述伪堆叠结构的顶面共面。
7.根据权利要求1所述的具有标记结构的三维存储器，其特征在于：所述标记结构的材料为氧化物。
8.根据权利要求1所述的具有标记结构的三维存储器，其特征在于：所述台阶区设有城墙结构，所述标记结构至少部分设置于所述城墙结构在垂直于所述衬底方向上的投影区域内。
9.根据权利要求1所述的具有标记结构的三维存储器，其特征在于：所述台阶区设有城墙结构，所述标记结构至少部分设置于未被所述城墙结构覆盖的区域。
10.根据权利要求1所述的具有标记结构的三维存储器，其特征在于：所述第一堆叠结构、所述第二堆叠结构和所述伪堆叠结构均包括交替堆叠的导电层和介质层。
11.一种具有标记结构的三维存储器的制备方法，其特征在于，所述方法包括以下步骤：
在衬底上形成第一堆叠介质结构；
在所述第一堆叠介质结构上形成伪堆叠介质结构；
定义接触区与台阶区，在所述台阶区内的所述伪堆叠介质结构中制作标记结构图案；
在所述台阶区的所述伪堆叠介质结构中形成标记结构；
在所述接触区形成贯穿所述第一堆叠介质结构的第一存储沟道；
在所述伪堆叠介质结构上形成第二堆叠介质结构；
在所述接触区形成贯穿所述第二堆叠介质结构的第二存储沟道，所述第二存储沟道与所述第一存储沟道连接；
在所述台阶区形成台阶结构。
12.根据权利要求11所述的具有标记结构的三维存储器的制备方法，其特征在于：所述第一堆叠介质结构、所述第二堆叠介质结构以及所述伪堆叠介质结构均由牺牲层和介质层交替堆叠形成；所述制备方法还包括步骤：将所述牺牲层去除，并在所述牺牲层的位置形成导电层，以形成第一堆叠结构、第二堆叠结构以及伪堆叠结构；所述第一堆叠结构、所述第二堆叠结构和所述伪堆叠结构均包括交替堆叠的所述导电层和所述介质层。
13.根据权利要求11所述的具有标记结构的三维存储器的制备方法，其特征在于，所述制备方法还包括步骤：去除所述接触区内的所述伪堆叠介质结构，并在所述接触区内形成粘结层。
14.根据权利要求13所述的具有标记结构的三维存储器的制备方法，其特征在于：所述标记结构图案为嵌入所述伪堆叠介质结构内的凹槽，在形成所述粘结层的同时，通过填充所述凹槽，形成所述标记结构；形成所述粘结层的材料与形成所述标记结构的材料相同。
15.根据权利要求14所述的具有标记结构的三维存储器的制备方法，其特征在于：形成所述粘结层和所述标记结构后，进行平坦化处理，使所述粘结层的顶面与嵌有所述标记结构的所述伪堆叠介质结构的顶面共面。
16.根据权利要求11所述的具有标记结构的三维存储器的制备方法，其特征在于，所述制备方法还包括步骤：通过具有城墙图案的硬掩模在所述台阶区内形成城墙结构，所述标记结构的至少部分位于具有所述城墙图案的硬掩模下方和/或至少部分位于未被所述城墙图案的硬掩模覆盖的区域。
17.一种三维存储器的台阶位移监测方法，其特征在于，所述方法包括以下步骤：
采用如权利要求16所述的方法制备具有标记结构的三维存储器，且所述标记结构的至少部分位于具有所述城墙图案的硬掩模下方；
在设有所述标记结构的区域对所述三维存储器进行切片；
通过所述切片的剖面，检测所述标记结构与台阶结构的相对位置。
18.根据权利要求17所述的三维存储器的台阶位移监测方法，其特征在于：通过对比所述标记结构与预设台阶图形的相对位置和所述标记结构与实际台阶结构的相对位置，判断实际台阶结构相对预设台阶图形的漂移程度。
19.一种三维存储器的台阶位移监测方法，其特征在于，所述方法包括以下步骤：
采用如权利要求16所述的方法制备具有标记结构的三维存储器，且所述标记结构的至少部分位于未被所述城墙图案的硬掩模覆盖的区域；
在所述台阶区形成台阶结构期间，检测台阶刻蚀至暴露出所述伪堆叠介质结构时，通过识别所述伪堆叠介质结构中的标记结构是否暴露判断台阶刻蚀是否发生漂移。
CN202110188791.5A 2021-02-19 2021-02-19 具有标记结构的三维存储器、其制备方法及位移监测方法 Active CN112951805B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110188791.5A CN112951805B (zh) 2021-02-19 2021-02-19 具有标记结构的三维存储器、其制备方法及位移监测方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110188791.5A CN112951805B (zh) 2021-02-19 2021-02-19 具有标记结构的三维存储器、其制备方法及位移监测方法

Publications (2)

Publication Number Publication Date
CN112951805A CN112951805A (zh) 2021-06-11
CN112951805B true CN112951805B (zh) 2023-08-08

Family

ID=76244224

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110188791.5A Active CN112951805B (zh) 2021-02-19 2021-02-19 具有标记结构的三维存储器、其制备方法及位移监测方法

Country Status (1)

Country Link
CN (1) CN112951805B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109860201A (zh) * 2019-04-09 2019-06-07 长江存储科技有限责任公司 一种nand存储器、掩膜版以及制作方法
CN110379724A (zh) * 2019-06-11 2019-10-25 长江存储科技有限责任公司 掩膜板、三维存储器及相关制备与测量方法
CN111081708A (zh) * 2020-01-10 2020-04-28 长江存储科技有限责任公司 一种半导体结构及其制作方法
CN111326526A (zh) * 2020-03-16 2020-06-23 长江存储科技有限责任公司 3d存储器件及其制造方法
CN112185978A (zh) * 2020-09-28 2021-01-05 长江存储科技有限责任公司 三维存储器的制造方法及三维存储器
CN112331666A (zh) * 2020-10-29 2021-02-05 长江存储科技有限责任公司 三维存储器及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8574992B2 (en) * 2011-09-22 2013-11-05 Macronix International Co., Ltd. Contact architecture for 3D memory array
KR102171221B1 (ko) * 2014-03-12 2020-10-28 삼성전자주식회사 수직형 불휘발성 메모리 장치 및 그 제조 방법
US9985046B2 (en) * 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
US10854616B2 (en) * 2019-04-22 2020-12-01 Macronix International Co., Ltd. Semiconductor structure and method forming the same
US11127756B2 (en) * 2019-07-16 2021-09-21 Macronix International Co., Ltd. Three-dimensional memory device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109860201A (zh) * 2019-04-09 2019-06-07 长江存储科技有限责任公司 一种nand存储器、掩膜版以及制作方法
CN110379724A (zh) * 2019-06-11 2019-10-25 长江存储科技有限责任公司 掩膜板、三维存储器及相关制备与测量方法
CN111081708A (zh) * 2020-01-10 2020-04-28 长江存储科技有限责任公司 一种半导体结构及其制作方法
CN111326526A (zh) * 2020-03-16 2020-06-23 长江存储科技有限责任公司 3d存储器件及其制造方法
CN112185978A (zh) * 2020-09-28 2021-01-05 长江存储科技有限责任公司 三维存储器的制造方法及三维存储器
CN112331666A (zh) * 2020-10-29 2021-02-05 长江存储科技有限责任公司 三维存储器及其形成方法

Also Published As

Publication number Publication date
CN112951805A (zh) 2021-06-11

Similar Documents

Publication Publication Date Title
US11848228B2 (en) Semiconductor device
US6486558B2 (en) Semiconductor device having a dummy pattern
KR101314437B1 (ko) 집적 회로 장치 및 그 제조 방법
CN109065547B (zh) 三维存储器的制作方法
JP2020096165A (ja) チャンネル構造体を有する半導体素子
CN100411151C (zh) 闪存器件的制造方法
CN112331666B (zh) 三维存储器及其形成方法
US7291562B2 (en) Method to form topography in a deposited layer above a substrate
CN101442053A (zh) 在有源区上具有存储节点的半导体器件及其制造方法
CN112951805B (zh) 具有标记结构的三维存储器、其制备方法及位移监测方法
US11239204B2 (en) Bonded assembly containing laterally bonded bonding pads and methods of forming the same
CN113035732B (zh) 三维存储器及三维存储器台阶区域的形成方法
TWI566337B (zh) 半導體元件及其製造方法
KR20070111179A (ko) 반도체 소자의 형성 방법
KR100871801B1 (ko) 반도체 소자의 얼라인먼트 키 및 그 형성 방법
US20100227451A1 (en) Method for manufacturing semiconductor device
KR20120126719A (ko) 반도체 소자의 제조 방법
JP2010103228A (ja) 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
JP2015056478A (ja) 半導体装置および半導体装置の製造方法
KR20010056783A (ko) 반도체 소자의 오버레이 버어니어 형성방법
JP2008258493A (ja) 半導体記憶装置の配線の形成方法
US20230253267A1 (en) Semiconductor device including a macro pattern structure for monitoring of line widths
KR20090068569A (ko) 반도체 소자의 테스트 패턴 및 테스트 패턴 형성 방법
JP2009021489A (ja) 半導体装置およびその製造方法
KR101076813B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant