CN115666130A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其制造方法，半导体结构包括：半导体基底，半导体基底包括逻辑器件区以及存储器区；位线以及与位线同层设置的电接触层，位线位于存储器区内，电接触层位于逻辑器件区内；第一半导体通道，位于位线表面；第二半导体通道，第二半导体通道与第一半导体通道同层设置，且位于电接触层表面；字线以及与字线同层设置的栅极；电容结构，与第一半导体通道的第二掺杂区相接触；电连接结构，与第二半导体通道的第四掺杂区相接触；介质层，位于位线与字线之间，且还位于字线远离半导体基底的一侧。本发明实施例有利于在半导体结构内实现存内计算，以提高半导体结构的工作效率和降低半导体结构的工作能耗。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
在冯·诺伊曼架构中，逻辑控制器件与存储器是分离的单元，逻辑控制器件从存储器中读取数据，并进行相应处理后存回存储器。具体地，数据在逻辑控制器件与存储器之间来回传输，且存储器与逻辑控制器件分别处于不同的芯片内，数据在不同芯片之间进行的来回传输导致了功耗大且性能低的问题。
因此，需要设计一种能实现存内计算的半导体器件。
发明内容
本发明实施例解决的技术问题为提供一种半导体结构及其制造方法，有利于在半导体结构内实现存内计算，以提高半导体结构的工作效率和降低半导体结构的工作能耗。
为解决上述问题，本发明实施例提供一种半导体结构，包括：半导体基底，所述半导体基底包括逻辑器件区以及存储器区；位线以及与所述位线同层设置的电接触层，所述位线位于所述存储器区的所述半导体基底上，所述电接触层位于所述逻辑器件区的所述半导体基底上；第一半导体通道，所述第一半导体通道位于所述位线表面，在沿所述半导体基底指向所述位线的方向上，所述第一半导体通道包括依次排列的第一掺杂区、第一沟道区以及第二掺杂区，所述第一掺杂区与所述位线相接触；第二半导体通道，所述第二半导体通道与所述第一半导体通道同层设置，且位于所述电接触层表面，在沿所述半导体基底指向所述电接触层的方向上，所述第二半导体通道包括依次排列的第三掺杂区、第二沟道区以及第四掺杂区，所述第三掺杂区与所述电接触层相接触；字线以及与所述字线同层设置的栅极，所述字线环绕所述第一沟道区设置，所述栅极环绕所述第二沟道区设置；电容结构，所述电容结构位于所述第二掺杂区远离所述第一沟道区的一侧，且所述电容结构与所述第二掺杂区相接触；电连接结构，所述电连接结构位于所述第四掺杂区远离所述第二沟道区的一侧，且所述电连接结构与所述第四掺杂区相接触；介质层，所述介质层位于所述位线与所述字线之间，且还位于所述字线远离所述半导体基底的一侧。
相应地，本发明实施例还提供一种半导体结构的制造方法，包括：提供半导体基底，所述半导体基底包括逻辑器件区以及存储器区；形成位线以及与所述位线同层设置的电接触层，所述位线位于所述存储器区的所述半导体基底上，所述电接触层位于所述逻辑器件区的所述半导体基底上；形成第一半导体通道以及与所述第一半导体通道同层设置的第二半导体通道，所述第一半导体通道位于所述位线表面，在沿所述半导体基底指向所述位线的方向上，所述第一半导体通道包括依次排列的第一掺杂区、第一沟道区以及第二掺杂区，所述第一掺杂区与所述位线相接触，所述第二半导体通道位于所述电接触层表面，在沿所述半导体基底指向所述电接触层的方向上，所述第二半导体通道包括依次排列的第三掺杂区、第二沟道区以及第四掺杂区，所述第三掺杂区与所述电接触层相接触；形成字线以及与所述字线同层设置的栅极，所述字线环绕所述第一沟道区设置，所述栅极环绕所述第二沟道区设置；形成电容结构，所述电容结构位于所述第二掺杂区远离所述第一沟道区的一侧，且所述电容结构与所述第二掺杂区相接触；形成电连接结构，所述电连接结构位于所述第四掺杂区远离所述第二沟道区的一侧，且所述电连接结构与所述第四掺杂区相接触；形成介质层，所述介质层位于所述位线与所述字线之间，且还位于所述字线远离所述半导体基底的一侧。
与相关技术相比，本发明实施例提供的技术方案具有以下优点：
本发明实施例提供的技术方案中，半导体基底包括逻辑器件区以及存储器区，存储器区内的结构用于实现存储数据，逻辑器件区内的结构用于实现对数据的计算，使得同一个半导体结构中既具有处理器也具有存储器，以实现存内计算，即在半导体结构内一块特殊的存储阵列(逻辑器件区)内集成计算功能，在另一块存储阵列(存储器区)中集成存储功能，在需要计算时，半导体结构内的存储器区给该逻辑器件区发送输入数据，过若干时钟周期之后逻辑器件区把计算好的结果返回给存储器区。与传统的冯·诺伊曼架构中“存储器和处理器芯片是两个相互独立的单元，所有数据都存储在存储器中，处理器芯片给存储器发请求，存储器将数据输送给处理器芯片并读回计算结果”相比，将处理器和存储器整合到一个大的存储阵列中，数据的输入输出以及计算过程均在该存储阵列的不同区域进行，有利于缩短处理器和存储器之间的距离，以提高数据传输的效率和降低数据传输所需的功耗，从而有利于提高半导体结构的工作效率和降低半导体结构的工作能耗。
此外，第一半导体通道和第二半导体通道垂直设置在半导体基底表面，在无需对第一半导体通道和/或第二半导体通道的尺寸进行缩小的前提下，有利于在进一步提升第一半导体通道和/或第二半导体通道长度的同时，节省第一半导体通道和/或第二半导体通道在平行于半导体基底表面方向(通常为水平方向)上的布局空间，从而提高半导体结构在水平方向上的集成密度。进一步地，位线的电阻率小于第一掺杂区的电阻率，有利于降低第一掺杂区和位线之间的接触电阻，电接触层的电阻率小于第三掺杂区的电阻率，有利于降低第三掺杂区和电接触层之间的接触电阻，两者均有利于提高半导体结构的电学性能。
另外，第一半导体通道和第二半导体通道均用于构成无结晶体管的沟道，无结晶体管无PN结，制备工艺简单，性能优越，增强了器件的可靠性特别是抗热载流子注入效应及噪声容限，有利于进一步改善半导体结构的电学性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1为本发明一实施例提供的半导体结构对应的剖面结构示意图；
图2为图1所示半导体结构中第一半导体通道和字线的放大结构示意图；
图3为图1所示半导体结构中第二半导体通道和栅极的放大结构示意图；
图4至图17为本发明又一实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术中半导体器件的集成密度有待提高的同时，制造成本有待降低。
经分析可知，传统的计算机采用冯·诺依曼体系结构，在这种体系结构中计算和存储功能是分离的，分别由中央处理器CPU和存储器通过总线互连通信，CPU从存储器读出数据，完成计算，然后将结果再写回存储器。其中，所有数据都存储在存储器中，然后传送到CPU，CPU的计算结果再存储在存储器中。可见，使用传统冯·诺伊曼架构会需要频繁读写存储器，数据的来回搬移会带来大量的功耗和器件性能的降低。
为解决上述问题，本发明实施例提供一种半导体结构及其制造方法。在半导体结构中，设计包括逻辑器件区以及存储器区的半导体基底，存储器区内的结构用于实现存储数据，逻辑器件区内的结构用于实现对数据的计算，使得同一个半导体结构中既具有处理器也具有存储器，以实现存内计算，使得数据的输入输出以及计算过程可以在半导体结构的不同区域进行，有利于缩短处理器和存储器之间的距离，以提高数据传输的效率和降低数据传输所需的功耗，从而有利于提高半导体结构的工作效率和降低半导体结构的工作能耗。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明一实施例提供一种半导体结构，以下将结合附图对本发明一实施例提供的半导体结构进行详细说明。图1为本发明一实施例提供的半导体结构对应的剖面结构示意图，图2为图1所示半导体结构中第一半导体通道和字线的放大结构示意图；图3为图1所示半导体结构中第二半导体通道和栅极的放大结构示意图。
参考图1至图3，半导体结构包括：半导体基底100，半导体基底100包括逻辑器件区I以及存储器区II；位线101以及与位线101同层设置的电接触层111，位线101位于存储器区II的半导体基底100上，电接触层111位于逻辑器件区I的半导体基底100上；第一半导体通道102，第一半导体通道102位于位线101表面，在沿半导体基底100指向位线101的方向上，第一半导体通道102包括依次排列的第一掺杂区a、第一沟道区b以及第二掺杂区c，第一掺杂区a与位线101相接触；第二半导体通道112，第二半导体通道112与第一半导体通道102同层设置，且位于电接触层111表面，在沿半导体基底100指向电接触层111的方向上，第二半导体通道112包括依次排列的第三掺杂区d、第二沟道区e以及第四掺杂区f，第三掺杂区d与电接触层111相接触；字线103以及与字线103同层设置的栅极113，字线103环绕第一沟道区b设置，栅极113环绕第二沟道区e设置；电容结构104，电容结构104位于第二掺杂区c远离第一沟道区b的一侧，且电容结构104与第二掺杂区c相接触；电连接结构105，电连接结构105位于第四掺杂区f远离第二沟道区e的一侧，且电连接结构105与第四掺杂区f相接触；介质层106，介质层106位于位线101与字线103之间，且还位于字线103远离半导体基底100的一侧。由于半导体结构包括垂直的全环绕栅极(GAA，Gate-All-Around)晶体管，且位线101位于半导体基底100与全环绕栅极晶体管之间，因而能够构成3D堆叠的存储器件，有利于提高半导体结构的集成密度。而且，半导体基底100包括逻辑器件区I以及存储器区II，存储器区II内的结构用于实现存储数据，逻辑器件区I内的结构用于实现对数据的计算，使得同一个半导体结构中既具有处理器也具有存储器，以实现存内计算。
以下将结合图1至图3对半导体结构进行更为详细的说明。
本实施例中，半导体基底100的材料类型可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。
具体地，第一半导体通道102的材料类型和第二半导体通道112的材料类型均可以与半导体基底100的材料类型相同，即均为元素半导体材料或者晶态无机化合物半导体材料。
进一步地，位线101与第一半导体通道102具有相同的半导体元素，位线101的电阻率小于第一掺杂区a的电阻率，且电接触层111与第二半导体通道112具有相同的半导体元素，电接触层111的电阻率小于第三掺杂区d的电阻率。
由于第一半导体通道102与位线101具有相同的半导体元素，第一半导体通道102与位线101利用同一膜层结构形成，该膜层结构由半导体元素构成，使得位线101与第一半导体通道102为一体结构，从而改善位线101与第一半导体通道102之间的界面态缺陷；电接触层111与第二半导体通道112具有相同的半导体元素，第二半导体通道112与电接触层111利用同一膜层结构形成，该膜层结构由半导体元素构成，使得电接触层111与第二半导体通道112为一体结构，从而改善电接触层111与第二半导体通道112之间的界面态缺陷，两者均有利于改善半导体结构的性能。
本实施例中，第一半导体通道102、位线101、电接触层111以及第二半导体通道112四者均具有相同的半导体元素，即四者均可利用同一膜层结果形成，即均可以由同一初始半导体基底形成，则位线101、第一半导体通道102、电接触层111、第二半导体通道112和半导体基底100为一体结构，从而有利于改善半导体基底100与位线101和电接触层111之间、位线101与第一半导体通道102之间以及电接触层111与第二半导体通道112之间的界面性能，以改善四者之间的界面态缺陷，进而改善半导体结构的电学性能。
在其他实施例中，位线的材料也可以为金属，例如为铜、铝或者钨；电接触层的材料也可以为金属，例如为铜、铝或者钨。
本实施例中，半导体基底100可以包括：半导体衬底110；第一半导体阱层120，设置于存储器区II的半导体衬底110上，且位线101位于第一半导体阱层120远离半导体衬底110的表面；第二半导体阱层130，设置于逻辑器件区I的半导体衬底110上，且电接触层111位于第二半导体阱层130远离半导体衬底110的表面。
第一半导体阱层120位于位线101和半导体衬底110之间有利于防止位线101漏电，第二半导体阱层130位于电接触层111和半导体衬底110之间有利于防止电接触层111漏电。
本实施例中，半导体衬底110为硅衬底，第一类型离子为N型离子，第二类型离子为P型离子。具体地，N型离子为砷离子、磷离子或者锑离子中的至少一种；P型离子为硼离子、铟离子或者镓离子中的至少一种。在其他实施例中，半导体衬底为锗衬底、锗硅衬底或者III-V族化合物半导体衬底，III-V族化合物半导体衬底的材料包括砷化镓、磷化铟或者氮化镓中的至少一种。
进一步地，第一半导体阱层120在半导体衬底110上的正投影与位线101在半导体衬底110上的正投影可以重合，有利于增大第一半导体阱层120与位线101之间的接触面积，从而降低第一半导体阱层120与位线101之间的接触电阻；此外，还有利于增加位线101的体积，从而减小位线101的电阻，改善RC延迟效应，提高半导体结构的运行速率。
逻辑器件区I对应的逻辑器件可以包括数字信号处理器(Digital SignalProcessing，DSP)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)、中央处理器(Central processing unit，CPU)、图形处理器(graphics processing unit，GPU)或者嵌入式神经网络处理器(neural-network processing units，NPU)中的至少一种。存储器区II对应的存储器可以包括SRAM(Random Access Memory)、DRAM(Random AccessMemory)、RRAM(Static Random Access Memory)、MRAM(Magnetoresistive Random AccessMemory)或PCRAM(Phase Change Random Access Memory)中的至少一种。这样，本发明实施例能够将逻辑器件与存储器件集成制造在同一芯片上，实现真正的存内计算。
本实施例中，逻辑器件区I可以包括NMOS区和PMOS区；逻辑器件区I的半导体基底100还包括：隔离结构140，隔离结构140位于相邻的第二半导体阱层130之间，且还位于相邻的电接触层111之间。
隔离结构140位于相邻的第二半导体阱层130和相邻的电接触层111之间，使得相邻的第二半导体阱层130之间相互绝缘，相邻的电接触层111之间也相互绝缘，有利于避免相邻的第二半导体阱层130之间的电干扰，以及避免相邻的电接触层111之间的电干扰。此外，隔离结构140还位于第一半导体阱层120和第二半导体阱层130之间，使得第一半导体阱层120和第二半导体阱层130之间相互绝缘。隔离结构140的材料为氮化硅、碳氮化硅或者碳氮氧化硅中的至少一种。
进一步地，第二半导体阱层130包括第三半导体阱层131和第四半导体阱层132，且第三半导体阱层131和第四半导体阱层132相互间隔分布，第三半导体阱层131中掺杂有第一类型离子，第四半导体阱层132内掺杂有第二类型离子，第二类型离子与第一类型离子不同，且第一半导体阱层120内也掺杂有第一类型离子，第一类型离子与第二类型离子均为N型离子或P型离子中的一者。本实施例中，第一类型离子为N型离子，第二类型离子为P型离子，与第三半导体阱层131对应的逻辑器件区I为NMOS区，与第四半导体阱层132对应的逻辑器件区I为PMOS区。在其他实施例中，第一类型离子可以为P型离子，第二类型离子可以为N型离子。
需要说明的是，图1中以第二半导体阱层130包括两个第三半导体阱层131和位于两个第三半导体阱层131之间的第四半导体阱层132，且与第一半导体阱层120最接近的第二半导体阱层130为一第三半导体阱层131为示例，实际上本实施例不对第二半导体阱层130的数量不做限制，对与第一半导体阱层120最接近的第二半导体阱层130的类型也不做限制，可根据实际电学需求，合理设置第二半导体阱层的数量，只需满足第三半导体阱层和第四半导体阱层依次交错分布即可，另外，与第一半导体阱层最接近的第二半导体阱层也可以为第四半导体阱层。
半导体基底100还可以包括：深阱层150，第二半导体阱层130在半导体衬底110上的正投影位于深阱层150在半导体衬底110上的正投影中。本实施例中，深阱层150内掺杂有第一类型离子。在其他实施例中，深阱层内可以掺杂第二类型离子。
其他实施例中，半导体基底可以不包括第一半导体阱层和第二半导体阱层，位线和电接触层均直接位于半导体衬底上。位线101、第一半导体通道102、电接触层111以及第二半导体通道112包括相同的半导体元素，且位线101、第一半导体通道102、电接触层111以及第二半导体通道112为一体结构。在一个例子中，位线101、第一半导体通道102、电接触层111以及第二半导体通道112均包括硅元素。在其他例子中，位线、第一半导体通道、电接触层以及第二半导体通道可以均包括锗元素，或者，四者均包括硅元素和锗元素，或者，四者均包括硅元素和碳元素，或者，四者均包括砷元素和镓元素，或者，四者均包括镓元素和铟元素。
具体地，位线101的材料可以包括金属半导体化合物，金属半导体化合物相较于未金属化的半导体材料而言，具有相对较小的电阻率，因此，相较于第一半导体通道102而言，位线101的电阻率更小，从而有利于降低位线101的电阻，且降低位线101与第一掺杂区a之间的接触电阻，进一步改善半导体结构的电学性能。
此外，位线101的电阻率小于第一半导体阱层120的电阻率，相较于采用半导体材料作为位线101的材料，采用金属半导体化合物作为位线101的材料则位线101的电阻率更低，从而有利于降低位线101的电阻。
在一些例子中，整个位线101的材料均为金属半导体化合物；在另一些例子中，位于第一掺杂区a正下方的位线101区域的材料为半导体材料，且未被第一掺杂区a覆盖的位线101的区域的材料为金属半导体化合物。可以理解的是，随着器件尺寸的不断缩小或者制造工艺参数的调整，位于第一掺杂区a正下方的位线101的部分区域的材料为半导体材料，位于第一掺杂区a正下方的位线101的其余区域的材料也可以为金属半导体化合物，此处的“其余区域”的位置位于“部分区域”的外围。
进一步地，电接触层111的材料与位线101的材料相同，因而，相较于第二半导体通道112而言，电接触层111的电阻率更小，从而有利于降低电接触层111的电阻，且降低电接触层111与第三掺杂区d之间的接触电阻，进一步改善半导体结构的电学性能。
此外，电接触层111的电阻率小于第二半导体阱层130的电阻率，相较于采用半导体材料作为电接触层111的材料，采用金属半导体化合物作为电接触层111的材料则电接触层111的电阻率更低，从而有利于降低电接触层111的电阻。
在一些例子中，整个电接触层111的材料均为金属半导体化合物；在另一些例子中，位于第三掺杂区d正下方的电接触层111区域的材料为半导体材料，且未被第三掺杂区d覆盖的电接触层111的区域的材料为金属半导体化合物。可以理解的是，随着器件尺寸的不断缩小或者制造工艺参数的调整，位于第三掺杂区d正下方的电接触层111的部分区域的材料为半导体材料，位于第三掺杂区d正下方的电接触层111的其余区域的材料也可以为金属半导体化合物，此处的“其余区域”的位置位于“部分区域”的外围。
在其他实施例中，位线的材料和电接触层的材料均可以为半导体材料，则半导体基底不包括第一半导体阱层和第二半导体阱层，位线和电接触层均直接位于半导体衬底上。
在其他实施例中，位线和/或电接触层的材料也均可以为金属材料。
半导体元素可以包括硅、碳、锗、砷、镓、铟中的至少一种。金属半导体化合物中的金属元素包括钴、镍、钼、钛、钨、钽或者铂中的至少一种。
以半导体元素为硅为例，金属半导体化合物包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。此外，金属半导体化合物中还可以掺杂有氮元素。
半导体结构可以包括多个间隔排布的位线101，每一位线101可与至少一个第一掺杂区a相接触，图1中以每一位线101与3个第一掺杂区a相接触作为示例，可根据实际电学需求，合理设置与每一位线101相接触的第一掺杂区a的数量。
第一半导体通道102的材料和第二半导体通道112的材料均包括元素半导体材料或者晶态无机化合物半导体。本实施例中，第一半导体通道102的材料和第二半导体通道112的材料均为硅。在其他实施例中，第一半导体通道的材料和/或第二半导体通道的材料可以为锗、锗化硅、碳化硅、砷化镓或者镓化铟。
进一步地，第一半导体通道102内与位线101内具有相同类型的掺杂离子，该掺杂离子可以为N型离子或者P型离子。第二半导体通道112包括第三半导体通道122和第四半导体通道142，第三半导体通道122位于第三半导体阱层131远离半导体衬底110的一侧，第四半导体通道142位于第四半导体阱层132远离半导体衬底110的一侧，且第三半导体通道122内掺杂的掺杂离子类型与第三半导体阱层131内掺杂的掺杂离子类型不同，第四半导体通道142内掺杂的掺杂离子类型与第四半导体阱层132内掺杂的掺杂离子类型不同。
本实施例中，第一半导体通道102和第二半导体通道112均为圆柱状结构，则第一半导体通道102和第二半导体通道112的侧面均为平滑过渡表面，有利于避免第一半导体通道102和第二半导体通道112发生尖端放电或者漏电的现象，进一步改善半导体结构的电学性能。需要说明的是，在其他实施例中，第一半导体通道和/或第二半导体通道也可以为椭圆柱状结构、方柱状结构或者其他不规则结构。可以理解的是，第一半导体通道结构和/或第二半导体通道结构为方柱状结构时，方柱状结构的侧壁相邻面构成的拐角可以为圆滑化的拐角，同样能够避免尖端放电问题，方柱状结构可以为正方体柱状结构或者长方体柱状结构。
第一掺杂区a构成晶体管器件的源极或者漏极中的一者，第二掺杂区c构成晶体管器件的源极或者漏极中的另一者；第三掺杂区d构成另一晶体管器件的源极或者漏极中的一者，第二掺杂区g构成另一晶体管器件的源极或者漏极中的另一者。
其中，第二掺杂区c也可以包括第一金属接触层152，第一金属接触层152与电容结构104相接触。第一金属接触层152的材料也为金属半导体化合物，即第一金属接触层152的材料可以与位线101的材料相同。第一金属接触层152的电阻率小于除了第一金属接触层152之外的第二掺杂区c的电阻率，有利于降低第二掺杂区c的电阻率；另外，第一金属接触层152有利于降低第二掺杂区c与电容结构104之间的接触电阻。需要说明的是，此处的“材料相同”实际是在不考虑N型掺杂离子或者P型掺杂离子的前提下的相同，例如第一金属接触层152的材料和位线101的材料均为硅化镍。
第四掺杂区f也可以包括第二金属接触层162，第二金属接触层162与第一金属接触层152处于同层，且与电连接结构105相接触。第二金属接触层162的材料也为金属半导体化合物，即第二金属接触层162的材料可以与电接触层111的材料相同。第二金属接触层162的电阻率小于除了第二金属接触层162之外的第四掺杂区f的电阻率，有利于降低第四掺杂区f的电阻率；另外，第二金属接触层162有利于降低第四掺杂区f与电连接结构105之间的接触电阻。需要说明的是，此处的“材料相同”实际是在不考虑N型掺杂离子或者P型掺杂离子的前提下的相同，例如第二金属接触层162的材料和电接触层111的材料均为硅化镍。
第一半导体通道102和第二半导体通道112均可以构成无结晶体管(JunctionlessTransistor)的沟道，即第一掺杂区a、第一沟道区b和第二掺杂区c中的掺杂离子的类型相同，第三掺杂区d、第二沟道区e和第四掺杂区f中的掺杂离子的类型相同，例如掺杂离子均为N型离子或者均为P型离子，进一步地，第一掺杂区a、第一沟道区b和第二掺杂区c中的掺杂离子可以相同，第三掺杂区d、第二沟道区e和第四掺杂区f中的掺杂离子可以相同。进一步地，第一半导体通道102和第二半导体通道112各个区域中的掺杂离子类型可以相同，有利于通过同一工艺步骤形成第一半导体通道102和第二半导体通道112。
其中，此处的“无结”指的是无PN结，即第一半导体通道102和第二半导体通道112构成的器件中均没有PN结，这样的好处包括：一方面，无需对第一掺杂区a、第二掺杂区c、第三掺杂区d以及第四掺杂区f进行额外的掺杂，从而避免了对第一掺杂区a、第二掺杂区c、第三掺杂区d以及第四掺杂区f的掺杂工艺难以控制的问题，尤其是随着晶体管尺寸进一步缩小，若额外对第一掺杂区a、第二掺杂区c、第三掺杂区d以及第四掺杂区f进行掺杂，掺杂浓度更加难以控制；另一方面，由于器件为无结晶体管，有利于避免采用超陡峭源漏浓度梯度掺杂工艺，在纳米尺度范围内制作超陡峭PN结的现象，因而可以避免掺杂突变所产生的阈值电压漂移和漏电流增加等问题，还有利于抑制短沟道效应，在几纳米的尺度范围内仍然可以工作，因而有助于进一步提高半导体结构的集成密度和电学性能。可以理解的是，此处额外的掺杂指的是，为了让第一掺杂区a和第二掺杂区c的掺杂离子类型与第一沟道区b的掺杂离子类型不同而进行的掺杂，以及让第三掺杂区d和第四掺杂区f的掺杂离子类型与第二沟道区e的掺杂离子类型不同而进行的掺杂。
字线103包括：第一栅介质层123，第一栅介质层123环绕第一沟道区b设置，且位于第一沟道区b所在的第一半导体通道102的侧壁表面，还位于第二掺杂区c所在的第一半导体通道102的侧壁表面；第一栅导电层133，第一栅导电层133环绕第一沟道区b设置，且位于第一沟道区b对应的第一栅介质层123的侧壁表面。
其中，第一栅介质层123用于将第一栅导电层133与第一半导体通道102隔离开来。此外，位于第二掺杂区c的第一半导体通道102的侧壁表面的第一栅介质层123能够对第二掺杂区c表面起到保护作用，避免在制造工艺过程中对第二掺杂区c表面造成的工艺损伤，从而有利于进一步改善半导体结构的电学性能。可以理解的是，在其他实施例中，第一栅介质层也可以仅位于第一沟道区所在的第一半导体通道的侧壁表面。
栅极113包括：第二栅介质层143，与第一栅介质层123处于同层，第二栅介质层143环绕第二沟道区e设置，且位于第二沟道区e所在的第二半导体通道112的侧壁表面，还位于第四掺杂区f所在的第二半导体通道112的侧壁表面；第二栅导电层153，与第一栅导电层133处于同层，第二栅导电层153环绕第二沟道区e设置，且位于第二沟道区e对应的第二栅介质层143的侧壁表面。
其中，第二栅介质层143用于将第二栅导电层153与第二半导体通道112隔离开来。此外，位于第四掺杂区f的第二半导体通道112的侧壁表面的第二栅介质层143能够对第四掺杂区f表面起到保护作用，避免在制造工艺过程中对第四掺杂区f表面造成的工艺损伤，从而有利于进一步改善半导体结构的电学性能。可以理解的是，在其他实施例中，第二栅介质层也可以仅位于第二沟道区所在的第二半导体通道的侧壁表面。
第一栅介质层123的材料和第二栅介质层143的材料均包括氧化硅、氮化硅或者氮氧化硅中的至少一种，第一栅导电层133的材料和第二栅导电层153的材料均包括多晶硅、氮化钛、氮化钽、铜、钨或者铝中的至少一种。在一些例子中，第一栅介质层123的材料和第二栅介质层143的材料相同，有利于通过同一工艺步骤形成第一栅介质层123和第二栅介质层143；第一栅导电层133的材料和第二栅导电层153的材料相同，有利于通过同一工艺步骤形成第一栅导电层133和第二栅导电层153。
本实施例中，半导体结构包括多个间隔排布的位线101和多个间隔排布的电接触层111，且每一位线101和每一电接触层111均沿第一方向延伸，相应的，半导体结构包括多个间隔排布的字线103和多个间隔排布的栅极113，且每一字线103和每一栅极113均沿第二方向延伸，第二方向与第一方向不同，例如第一方向可以与第二方向相垂直。此外，对于每一字线103而言，每一字线103可环绕至少一个第一半导体通道102的第一沟道区b设置，对于每一栅极113而言，每一栅极113可环绕至少一个第二半导体通道112的第二沟道区e设置，可根据实际电学需求，合理设置每一字线103环绕的第一半导体通道102的数量以及每一栅极113环绕的第二半导体通道112的数量。
需要说明的是，图1中示例出一个第二栅导电层153同时环绕NMOS区的第三半导体通道122和与NMOS区相邻的PMOS区的第四半导体通道142，在其他示例中，一个第二栅导电层可以仅环绕NMOS区的第三半导体通道，另一个第二栅导电层可以仅环绕PMOS区的第四半导体通道。
介质层106用于隔离位线101与第一栅导电层133，且还用于隔离电接触层111和第二栅导电层153，且还用于隔离相邻的字线103和相邻的栅极113。也就是说，介质层106不仅位于位线101与字线103之间，以及位于相邻字线103的间隔中，还位于电接触层111和栅极113之间，以及位于相邻栅极113的间隔中。
介质层106可以包括：第一介质层116，第一介质层116位于位线101与字线103之间和位于电接触层111和栅极113之间，以使得位线101与字线103之间绝缘，电接触层111和栅极113之间绝缘，防止位线101与字线103之间以及电接触层111和栅极113之间的电干扰；第二介质层126，第二介质层126位于相邻的字线103之间和相邻的栅极113之间，且与第一介质层116相接触，用于实现相邻字线103之间和相邻栅极113之间的绝缘，防止相邻字线103之间和相邻栅极113之间的电干扰；第二介质层126还位于字线103和栅极113远离半导体基底100的表面，用于支撑位于第二介质层126远离半导体基底100的表面上的其他导电结构，并实现字线103和栅极113与其他导电结构之间的绝缘。
本实施例中，第一介质层116的材料和第二介质层126的材料相同，均可以为氧化硅、氮化硅、碳氮氧化硅或者氮氧化硅中的至少一种。在其他实施例中，第一介质层的材料和第二介质层的材料也可以不同。
可以理解的是，在其他实施例中，介质层也可以为其它堆叠膜层结构，堆叠膜层结构的具体结构与制造工艺步骤有关，保证介质层能够起到隔离目的即可。
本实施例中，存储器区II包括DRAM区，DRAM区的电容结构104包括：第一导电结构114，与第二掺杂区c相接触；下电极层124，与第一导电结构114相接触；电容介质层134，位于下电极层124表面；上电极层144，位于电容介质层134表面。
具体地，第一导电结构114包括第一导电柱154和第一导电层164，在垂直于半导体基底100表面的平面上，第一导电柱154的剖面形状为上宽下窄的倒梯形，且第一导电层164在半导体基底100上的正投影覆盖第一导电柱154在半导体基底100上的正投影，有利于在保证第一导电柱154与第二掺杂区c之间较大的接触面积，和保证第一导电层164与下电极层124之间较大的接触面积的同时，增大第一导电结构114的体积，以降低第一导电结构114自身的电阻。在一些例子中，第一导电柱154的材料和第一导电层164的材料相同，均为镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌等导电材料中的至少一种。在其他实施例中，第一导电柱的材料和第一导电层的材料也可以不同。
其中，下电极层124的材料和上电极层144的材料可以相同，下电极层124的材料和上电极层144的材料均可以为镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。在其他实施例中，下电极层的材料和上电极层的材料也可以不同。电容介质层134的材料包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等高介电常数材料。
本实施例中，在垂直于半导体基底100表面的平面上，下电极层124的剖面形状为U形，位于下电极层124表面的电容介质层134围成一个通孔，上电极层144填充满该通孔，且位于相邻通孔中的上电极层144之间相互接触电连接，即上电极层144为一体结构。在其他实施例中，位于相邻通孔中的上电极层之间具有间隔，使得相邻的上电极层可以连接不同的电位，有利于实现对相邻电容结构的多元化控制。
在其他实施例中，电容结构还可以为平面电容，其中，下电极层与第二掺杂区远离第一沟道区的一侧相接触；电容介质层与下电极层远离第二掺杂区的一侧相接触；上电极层与电容介质层远离下电极层的一侧相接触。
本实施例中，第一半导体通道102为圆柱状结构，圆柱状结构的一端面，即第一掺杂区a的端面与位线101相接触，圆柱状结构的另一端面，即第二掺杂区c与电容结构104相接触。进一步地，第二掺杂区c包括第一金属接触层152，第一金属接触层152与下电极层124相接触，有利于降低第二掺杂区c与下电极层124之间的接触电阻，以提高半导体结构的电学性能。
电连接结构105包括：与第一导电结构114处于同层的第二导电结构115，第二导电结构115与第四掺杂区f相接触；第三导电结构145，第三导电结构145与第二导电结构115远离第四掺杂区f的一侧相接触。
具体地，第二导电结构115包括第二导电柱125和第二导电层135。图1中示例出：一个第二导电结构115可以包括一个第二导电层135和两个第二导电柱125，两个第二导电柱125分别与相邻两个第四掺杂区f相接触，即一个第二导电结构115可以与相邻两个第四掺杂区f电连接；另一个第二导电结构115可以包括一个第二导电层135和一个第二导电柱125，第二导电柱125与一个第四掺杂区f电连接；又一个第二导电结构115可以包括一个第二导电层135和一个第二导电柱125，第二导电柱125与第二栅导电层153电连接。需要说明的是，本实施例可根据实际电学需求，合理设单个第二导电结构115中包含的第二导电柱125和第二导电层135的数量，以及第二导电柱125的具体电连接情况。
此外，第二导电结构115中第二导电柱125和第二导电层135的形貌特征以及材料属性可参考前述第一导电结构114，在此不做赘述。
第三导电结构145包括至少两层第三导电层155以及电连接相邻第三导电层155的第三导电柱165，且第三导电柱165还电连接第二导电结构115和距离第二导电结构115最近的一层第三导电层155。需要说明的是，图1中以第三导电结构145包括两层第三导电层155以及两层第三导电柱165为示例，本实施例可根据实际电学需求，合理设置第三导电结构145包含的第三导电层155和第三导电柱165的层数。
此外，第三导电结构145中第三导电层155和第三导电柱165的形貌特征以及材料属性可参考前述第一导电结构114，在此不做赘述。
本实施例中，在垂直于半导体基底100表面的方向上，下电极层124的深度与第三导电结构145的深度相同。图1中以下电极层124的深度贯穿两层第三导电层155为示例，需要说明的是，可根据实际电学需求，合理设置下电极层124的深度贯穿的第三导电层155的层数。
存储器区II还可以包括NVM区；半导体结构还包括：在NVM区的第二掺杂区c上堆叠设置的自由层108、隧穿层118以及固定层128，且自由层108与NVM区的第二掺杂区c电连接。
具体地，自由层108与NVM区的第二掺杂区c之间还具有第一导电结构114，自由层108与第二掺杂区c通过第一导电结构114实现电连接。
需要说明的是，位于NVM区的各种导电结构构成非易失性存储器(NVM，non-volatile memory)，位于DRAM区的各种导电结构成动态随机存取存储器(DRAM，DynamicRandom Access Memory)，NVM区和DRAM区构成存储器区II，用于存储数据；位于逻辑器件区I的NMOS区和PMOS区内的各种导电结构成处理器，用于对数据进行逻辑运算。如此，使得同一个半导体结构中既具有处理器也具有存储器，以实现存内计算，使得数据的输入输出以及计算过程可以在半导体结构的不同区域进行，有利于缩短处理器和存储器之间的距离，以提高数据传输的效率和降低数据传输所需的功耗，从而有利于提高半导体结构的工作效率和降低半导体结构的工作能耗。
半导体结构还包括：绝缘层107，绝缘层107位于介质层106表面，且电容结构104以及电连接结构105位于绝缘层107内，且绝缘层107的材料的相对介电常数小于介质层106的材料的相对介电常数。
具体地，绝缘层107可以包括多层层间介质层117和多层刻蚀阻挡层127，且层间介质层117和刻蚀阻挡层127依次堆叠设置，与介质层106表面接触的绝缘层107为层间介质层117。可以理解的是，在其他实施例中，绝缘层也可以为其它堆叠膜层结构，堆叠膜层结构的具体结构与制造工艺步骤有关，保证绝缘层能够起到隔离目的即可。
本实施例中，半导体结构还可以包括：位于最上层的多个相互间隔的第四导电层109，第四导电层109用于与相应的导电层或者外部器件电连接。需要说明的是，本实施例中以导电层为4层作为示例，根据实际的电路需求，导电层可以为3层、5层或者任意数量层。
综上所述，半导体基底100包括逻辑器件区I以及存储器区II，存储器区II内的结构用于实现存储数据，逻辑器件区I内的结构用于实现对数据的计算，使得同一个半导体结构中既具有处理器也具有存储器，以实现存内计算，使得数据的输入输出以及计算过程可以在半导体结构的不同区域进行，有利于缩短处理器和存储器之间的距离，以提高数据传输的效率和降低数据传输所需的功耗，从而有利于提高半导体结构的工作效率和降低半导体结构的工作能耗。
此外，本实施例提供的半导体结构可应用于4F2的存储器，F是特征尺寸，存储器可以为DRAM存储器或者SRAM存储器。
相应地，本发明又一实施例提供一种半导体结构的制造方法，可用于形成上述半导体结构。
图4至图17为本发明又一实施例提供的半导体结构的制造方法中各步骤对应的剖面结构示意图，以下将结合附图对本实施例提供的半导体结构的制造方法进行详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。
参考图4至图9，提供半导体基底100，半导体基底100包括逻辑器件区I以及存储器区II；形成位线101以及与位线101同层设置的电接触层111，位线101位于存储器区II的半导体基底100上，电接触层111位于逻辑器件区I的半导体基底100上；形成第一半导体通道102及与第一半导体通道102同层设置的第二半导体通道112，第一半导体通道102位于位线101表面，在沿半导体基底100指向位线101的方向上，第一半导体通道102包括依次排列的第一掺杂区a、第一沟道区b以及第二掺杂区c，第一掺杂区a与位线101相接触，第二半导体通道112位于电接触层111表面，在沿半导体基底100指向电接触层111的方向上，第二半导体通道112包括依次排列的第三掺杂区d、第二沟道区e以及第四掺杂区f，第三掺杂区d与电接触层111相接触。
具体地，提供半导体基底100以及形成位线101、电接触层111、第一半导体通道102以及第二半导体通道112包括如下工艺步骤：
参考图4，提供初始半导体基底160。
初始半导体基底160作为形成半导体基底100、位线101、电接触层111、第一半导体通道102以及第二半导体通道112的基础。
在一些实施例中，初始半导体基底160包括半导体衬底110、初始第一半导体阱层170和初始第二半导体阱层180，初始第一半导体阱层170位于存储器区II的半导体衬底110上，初始第二半导体阱层180位于逻辑器件区I的半导体衬底110上.
具体地，初始第一半导体阱层170为双层结构，初始第一半导体阱层170中均掺杂有第一类型离子，不同层中的第一类型离子的掺杂浓度不同，本实施例对不同层中第一类型离子的掺杂浓度的大小关系不做限制。
初始第二半导体阱层180也为双层结构，且位于同层的初始第二半导体阱层180部分区域内掺杂的是第一类型离子，部分区域掺杂的是第二类型离子，且掺杂有第一类型离子的区域和掺杂有第二类型离子的区域交错分布，在垂直于半导体衬底110的表面的方向上，相邻层的初始第二半导体阱层180内的掺杂离子的类型不同。
此外，初始半导体基底160还可以包括深阱层150，初始第二半导体阱层180在半导体衬底110上的正投影位于深阱层150在半导体衬底110上的正投影中。本实施例中，深阱层150内掺杂有第一类型离子。在其他实施例中，深阱层内可以掺杂第二类型离子。
本实施例中，半导体衬底110为硅衬底，第一类型离子为N型离子，第二类型离子为P型离子。在其他实施例中，半导体衬底可以为锗衬底、锗硅衬底或者III-V族化合物半导体衬底，第一类型离子可以为P型离子，第二类型离子可以为N型离子。
结合参考图4和图5，以掩膜层119为掩膜，对部分厚度的初始半导体基底160进行图形化处理，形成第一半导体通道102以及第二半导体通道112。
本实施例中，对部分厚度的初始第一半导体阱层170和初始第二半导体阱层180进行图形化处理，形成第一半导体通道102和第二半导体通道112，剩余的部分厚度的初始第一半导体阱层170用于后续形成位线101，剩余的部分厚度的初始第二半导体阱层180用于后续形成电接触层111。其中，图形化处理的方法包括自对准多重曝光技术或者自对准多重成像技术。
参考图2，第一半导体通道102包括依次排列的第一掺杂区a、第一沟道区b和第二掺杂区c；参考图3，第二半导体通道112包括依次排列的第三掺杂区d、第二沟道区e和第四掺杂区f。
其中，第一掺杂区a、第一沟道区b和第二掺杂区c中的掺杂离子的类型相同，第三掺杂区d、第二沟道区e和第四掺杂区f中的掺杂离子的类型相同，第一半导体通道102和第二半导体通道112均用于构成无结晶体管的沟道，避免了掺杂突变所产生的阈值电压漂移和漏电流增加等问题，还有利于抑制短沟道效应。
可以理解的是，可以在进行图形化处理之前，预先对初始半导体基底160进行分区域的掺杂处理，掺杂处理可以掺杂N型离子或者P型离子；也可以在对部分厚度的初始半导体基底160进行图形化处理之后进行掺杂处理，以形成具有合适离子分布的第一半导体通道102和第二半导体通道112。本实施例中，可以通过热氧化、蚀刻和/或氢退火处理对第一半导体通道102和/或第二半导体通道112进行圆角处理(corner-rounding)，以形成圆柱状结构的第一半导体通道102和/或第二半导体通道112，在半导体结构工作时，有利于避免第一半导体通道102和/或第二半导体通道112发生尖端放电或者漏电的现象。
继续参考图5，对剩余的初始第二半导体阱层180(参考图4)再次进行图形化处理，以在初始第二半导体阱层180中掺杂离子类型不同的交界处形成凹槽g，凹槽g贯穿剩余初始第二半导体阱层180的厚度，
参考图6，在凹槽g(参考图5)中形成隔离结构140。后续会在剩余的初始第二半导体阱层180基础上形成金属接触层和第二半导体阱层时，隔离结构140有利于隔离相邻金属接触层和隔离相邻第二半导体阱层。
隔离结构140顶面可以与剩余的初始第二半导体阱层180顶面齐平。
参考图7至图9，对剩余的部分厚度的初始半导体基底160(参考图4)进行金属化处理，以将位于第一半导体通道102下方的部分厚度的初始半导体基底160转化为位线101，将位于第二半导体通道112下方的部分厚度的初始半导体基底160转化为电接触层111，剩余的初始半导体基底160作为半导体基底100。
具体地，对剩余的部分厚度的初始第一半导体阱层170和初始第二半导体阱层180进行金属化处理，以将位于第一半导体通道102下方的部分厚度的初始第一半导体阱层170转化为位线101，将位于第二半导体通道112下方的部分厚度的初始第二半导体阱层180转化为电接触层111。在进行金属化处理之后，剩余的初始第一半导体阱层170作为第一半导体阱层120，剩余的初始第二半导体阱层180作为第二半导体阱层130。
在其他实施例中，对剩余的部分厚度的初始第一半导体阱层和初始第二半导体阱层进行金属化处理，可以将位于第一半导体通道下方的全部厚度的初始第一半导体阱层转化为位线，将位于第二半导体通道下方的全部厚度的初始第二半导体阱层转化为电接触层。
具体地，金属化处理包括如下步骤：
参考图7，形成阻挡层129，阻挡层129覆盖第一半导体通道102和第二半导体通道112的侧壁表面。
阻挡层129露出第一半导体通道102正下方的以外的初始第一半导体阱层170表面，且露出第二半导体通道112正下方的以外的初始第二半导体阱层180表面。本实施例中，在图形化形成第一半导体通道102和第二半导体通道112时，位于第一半导体通道102和第二半导体通道112顶面的掩膜层119没有去除，因此，掩膜层119和阻挡层129可以沟共同用于在后续的退火处理过程中保护第一半导体通道102和第二半导体通道112，防止第一半导体通道102和第二半导体通道112的材料与金属材料发生反应。
在其他实施例中，在该步骤中，可以去除位于第一半导体通道和第二半导体通道顶面的掩膜层，以露出第一半导体通道和第二半导体通道顶面，便于后续在形成为位线和电接触层的步骤中，在第二掺杂区远离半导体基底的端面上形成第一金属接触层，在第四掺杂区远离半导体基底的端面上形成第二金属接触层。
参考图8，在初始第一半导体阱层170和初始第二半导体阱层180表面形成金属层139。
金属层139为后续形成位线101提供金属元素；金属层139位于第一半导体通道102正下方的以外的初始第一半导体阱层170表面，且位于第二半导体通道112正下方的以外的初始第二半导体阱层180表面，且还位于阻挡层129表面。其中，金属层139的材料包括钴、镍、钼、钛、钨、钽或者铂中的至少一种。
在其他实施例中，当第一半导体通道和第二半导体通道的顶面的掩膜层被去除，金属层与第二掺杂区c暴露出的端面和第四掺杂区f暴露出的端面相接触，则后续在形成为位线和电接触层的步骤中，可以同时在第二掺杂区远离半导体基底的端面上形成第一金属接触层，在第四掺杂区远离半导体基底的端面上形成第二金属接触层。
结合参考图8和图9，进行退火处理，以将部分厚度的初始第一半导体阱层170转化为位线101，将部分厚度的初始第二半导体阱层180转化为电接触层111。
在一实施例中，在退火处理过程中，金属层139与部分厚度的初始第一半导体阱层170和部分厚度的初始第二半导体阱层180发生反应，以将部分厚度的初始第一半导体阱层170转化为位线101，将部分厚度的初始第二半导体阱层180转化为电接触层111，剩余初始第一半导体阱层170作为第一半导体阱层120，剩余初始第二半导体阱层180作为第二半导体阱层130。在另一实施例中，全部厚度的初始第一半导体阱层转化为位线，全部厚度的初始第二半导体阱层转化为电接触层。
此外，位于第一半导体通道102正下方的初始第一半导体阱层170可以与金属层139发生反应，且位于第二半导体通道112正下方的初始第二半导体阱层180也可以与金属层139发生反应，以使得位于第一半导体通道102正下方的位线101的材料也为金属半导体化合物，使得位于第二半导体通道112正下方的电接触层111的材料也为金属半导体化合物。可以理解的是，在其他实施例中，位于第一半导体通道正下方的位线的材料也可以与初始第一半导体阱层的材料保持一致，位于第二半导体通道正下方的电接触层的材料也可以与初始第二半导体阱层的材料保持一致。
具体地，采用快速热退火进行退火处理，快速热退火的工艺参数包括：在N2氛围下对半导体结构进行退火处理，退火温度为300℃～500℃。由于退火温度适中，有利于使得金属层139中的金属元素充分扩散至初始第一半导体阱层170和初始第二半导体阱层180中，以形成电阻率相对较小的位线101和电接触层111。此外，由于退火温度适中，有利于避免金属层139中的金属元素扩散至第一沟道区b和第二沟道区e内。
此外，在N2氛围下进行退火处理，有利于避免金属层139、初始第一半导体阱层170和初始第二半导体阱层180被氧化。
在形成位线101和电接触层111之后，去除阻挡层129以及剩余的金属层139。再次采用快速热退火进行退火处理，快速热退火的工艺参数包括：在N2氛围下对半导体结构进行退火处理，退火温度为500℃～800℃。如此，有利于使得金属元素与初始第一半导体阱层170和初始第二半导体阱层180充分反应，以保证形成位线101和电接触层111的电阻率较小。
在其他实施例中，可以在半导体基底上形成位线和电接触层之后，在位线远离半导体基底的表面形成第一半导体通道，在电接触层远离半导体基底的表面形成第二半导体通道，其中，位线和电接触层的材料均可以为金属材料。
参考图9，形成第一介质层116，第一介质层116位于位线101和电接触层111远离半导体衬底110的表面。
具体地，第一介质层116位于隔离结构140表面、第一掺杂区a(参考图2)侧壁表面以及第三掺杂区d(参考图3)侧壁表面，用于隔离位线101与后续形成的字线，以及隔离电接触层111与后续形成的栅极。第一介质层116为整面膜层结构，用于防止位线101与后续形成的字线之间的电干扰，以及防止电接触层111与后续形成的栅极之间的电干扰。
形成第一介质层116的步骤包括：在位线101和电接触层111远离半导体衬底110的表面上形成初始第一介质层；对初始第一介质层进行平坦化处理和回刻蚀至预设厚度，形成第一介质层116。
继续参考图9，形成初始栅介质层163，初始栅介质层163覆盖剩余第一半导体通道102和剩余第二半导体通道112的表面，且还位于掩膜层119表面，初始栅介质层163为后续形成第一栅介质层和第二栅介质层做准备。
后续的步骤包括：形成字线和栅极，字线环绕第一沟道区设置，栅极环绕第二沟道区设置。形成字线和栅极包括如下步骤：
参考图10，在第一沟道区b和第二沟道区e对应的初始栅介质层163的侧壁表面形成初始栅导电层173，且初始栅导电层173为整面膜层结构。
具体地，形成初始栅导电层173的方法包括化学气相沉积、物理气相沉积、原子层沉积、或者金属有机化合物化学气相沉淀。
结合参考图10和图11，图形化初始栅导电层173，形成相互间隔的第一栅导电层133和相互间隔的第二栅导电层153。
需要说明的是，同一位线101上的不同第一半导体通道102的第一栅导电层133可以连接不同的电位，从而有利于实现对第一半导体通道102的多元化控制。图11中示例出一个第二栅导电层153同时环绕NMOS区的第三半导体通道122(参考图1)和与NMOS区相邻的PMOS区的第四半导体通道142(参考图1)，在其他示例中，一个第二栅导电层可以仅环绕NMOS区的第三半导体通道，另一个第二栅导电层可以仅环绕PMOS区的第四半导体通道。
继续参考图11，形成第二介质层126，第二介质层126位于相邻第一栅导电层133的间隔中，还位于相邻第二栅导电层153的间隔中。
第二介质层126用于防止相邻第一栅导电层133之间的电干扰，且防止相邻第二栅导电层153之间的电干扰，且第二介质层126还位于第一栅导电层133和第二栅导电层153远离半导体衬底110的表面，用于支撑后续在第二介质层126远离半导体衬底110的表面上形成的其他导电结构，并实现第一栅导电层133和第二栅导电层153与其他导电结构之间的绝缘。
进一步地，在形成第二介质层126之后，对第二介质层126和初始栅介质层163进行平坦化处理至露出掩膜层119，存储器区II剩余的初始栅介质层163作为第一栅介质层123，逻辑器件区I剩余的初始栅介质层163作为第二栅介质层143。
第一栅介质层123和第一栅导电层133共同组成字线103，第二栅介质层143和第二栅导电层153共同组成栅极113。
本实施例中，第一介质层116和第二介质层126共同组成介质层106，且第一介质层116和第二介质层126的材料相同，如此，有利于减少半导体结构的制作工艺所需要的材料种类，降低半导体结构的制造成本和复杂度。
结合参考图11和图12，去除掩膜层119，使得第二介质层126露出第二掺杂区c(参考图2)和第四掺杂区f(参考图3)远离半导体衬底110的端面。
进一步地，对第二掺杂区c远离半导体基底100(参考图1)的端面以及第四掺杂区f远离半导体基底100的端面进行金属化处理，将部分厚度的第二掺杂区c转化为第一金属接触层152，将部分厚度的第四掺杂区f转化为第二金属接触层162，且第一金属接触层152和第二金属接触层162的材料均为金属半导体化合物。
参考图13，在第一金属接触层152顶面、第二金属接触层162顶面以及第二介质层126顶面共同构成的表面形成第一层间介质层117a；刻蚀第一层间介质层117a形成多个第一凹槽，第一凹槽用于形成第一导电结构114和第二导电结构115。
本实施例中，第一凹槽具有第一开口和第二开口，在垂直于半导体衬底110表面的平面上，第一开口的剖面形状为上宽下窄的倒梯形，且第二开口在半导体衬底110上的正投影覆盖第二开口在半导体衬底110表上的正投影。
在第一凹槽中填充满导电材料，在第一开口中形成第一导电结构114中的第一导电柱154或者第二导电结构115的第二导电柱125，在第二开口中形成第一导电结构114中的第一导电层164或者第二导电结构115的第二导电层135。
需要说明的是，图13示例出：存储器区II(参考图1)的单个第一开口露出一个第二掺杂区c，逻辑器件区I(参考图1)的单个第一开口可以露出一个第四掺杂区f，也可以露出两个第四掺杂区f。本实施例可根据实际电学需求，合理设置存储器区II的单个第一开口露出的第二掺杂区c的数量，以及逻辑器件区I的单个第一开口露出的第四掺杂区f的数量。
进一步地，在第一导电结构114顶面、第二导电结构115顶面以及第一层间介质层117a顶面共同构成的表面形成第一刻蚀阻挡层127a。
参考图14，在第一刻蚀阻挡层127a顶面形成第二层间介质层117b；刻蚀第二层间介质层117b形成第二凹槽，第二凹槽用于形成自由层108、隧穿层118以及固定层128。
具体地，第二凹槽露出第一导电结构114顶面，依次在第二凹槽中依次堆叠形成自由层108、隧穿层118以及固定层128。
参考图15，再次蚀第二层间介质层117b形成多个第三凹槽，部分第三凹槽具有第三开口和第四开口，第三开口和第四开口的形貌特征可参考前述第一开口和第二开口，在此不做赘述，部分第三凹槽仅具有第四开口，即该部分第三凹槽不会暴露出第二导电结构115。
在第三凹槽中填充满导电材料，在第三开口中形成第三导电结构145中的第三导电柱165，在第四开口中形成第三导电结构145中的第三导电层155。
进一步地，在第二层间介质层117b顶面、固定层128顶面以及第三导电层155顶面共同构成的表面上形成第二刻蚀阻挡层127b。
参考图16，在第二刻蚀阻挡层127b顶面形成第三层间介质层117c；刻蚀第三层间介质层117c形成多个第四凹槽，部分第四凹槽具有第五开口和第六开口，第五开口和第六开口的形貌特征可参考前述第一开口和第二开口，在此不做赘述，部分第四凹槽仅具有第六开口，即该部分第四凹槽不会暴露出第三导电层155。
在第四凹槽中填充满导电材料，在第五开口中形成第三导电结构145中的另一层第三导电柱165，在第六开口中形成第三导电结构145中的另一层第三导电层155。
需要说明的是，图16以第三导电结构145包括两层第三导电层155以及两层第三导电柱165为示例，本实施例可根据实际电学需求，合理设置第三导电结构145包含的第三导电层155和第三导电柱165的层数。第二导电结构115和第三导电结构145共同构成电连接结构105。
进一步地，在第三层间介质层117c顶面和第三导电层155顶面共同构成的表面上形成第三刻蚀阻挡层127c。
结合参考图16和图17，刻蚀第二层间介质层117b、第二刻蚀阻挡层127b、第三层间介质层117c以及第三刻蚀阻挡层127c，以形成第五凹槽，第五凹槽露出第一导电结构114。
进一步地，形成下电极层124，下电极层124位于第五凹槽的底部和侧壁。
具体地，在形成下电极层124时，会有部分下电极层124形成于第三刻蚀阻挡层127c远离半导体衬底110的表面，通过平坦化处理或者刻蚀工艺去除位于第三刻蚀阻挡层127c远离半导体衬底110表面的下电极层124。
形成电容介质层134，电容介质层134覆盖下电极层124的表面以及部分第三刻蚀阻挡层127c远离半导体衬底110的表面，位于第五凹槽中的电容介质层134围成通孔。
形成上电极层144，上电极层144位于电容介质层134表面且填充通孔。
本实施例中，第一导电结构114、下电极层124、电容介质层134和上电极层144共同组成电容结构104。
在其他实施例中，位于相邻通孔中的上电极层之间具有间隔，使得相邻的上电极层可以连接不同的电位，有利于实现对相邻电容结构的多元化控制，或者，电容结构还可以为平面电容，在第五凹槽中依次堆叠形成下电极层、电容介质层和上电极层。
本实施例中，在垂直于半导体基底100(参考图1)表面的方向上，下电极层124的深度与第三导电结构145的深度相同。图17中以下电极层124的深度贯穿两层第三导电层155为示例，需要说明的是，可根据实际电学需求，合理设置下电极层124的深度贯穿的第三导电层155的层数。
结合参考图17和图1，在第三刻蚀阻挡层127c顶面和上电极层144顶面共同构成的表面上形成第四层间介质层；刻蚀第四层间介质层形成第六凹槽；在第六凹槽中填充满导电材料，形成第四导电层109。
本实施例中，绝缘层107包括第一层间介质层117a、第一刻蚀阻挡层127a、第二层间介质层117b、第二刻蚀阻挡层127b、第三层间介质层117c、第三刻蚀阻挡层127c以及第四层间介质层。
综上所述，本发明实施例提供的半导体结构的制造方法，设计包括逻辑器件区I以及存储器区II的半导体基底100，存储器区II内的结构用于实现存储数据，逻辑器件区I内的结构用于实现对数据的计算，使得同一个半导体结构中既具有处理器也具有存储器，以实现存内计算，使得数据的输入输出以及计算过程可以在半导体结构的不同区域进行，有利于缩短处理器和存储器之间的距离，以提高数据传输的效率和降低数据传输所需的功耗，从而有利于提高半导体结构的工作效率和降低半导体结构的工作能耗。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (22)

1.一种半导体结构，其特征在于，包括：
半导体基底，所述半导体基底包括逻辑器件区以及存储器区；
位线以及与所述位线同层设置的电接触层，所述位线位于所述存储器区的所述半导体基底上，所述电接触层位于所述逻辑器件区的所述半导体基底上；
第一半导体通道，所述第一半导体通道位于所述位线表面，在沿所述半导体基底指向所述位线的方向上，所述第一半导体通道包括依次排列的第一掺杂区、第一沟道区以及第二掺杂区，所述第一掺杂区与所述位线相接触；
第二半导体通道，所述第二半导体通道与所述第一半导体通道同层设置，且位于所述电接触层表面，在沿所述半导体基底指向所述电接触层的方向上，所述第二半导体通道包括依次排列的第三掺杂区、第二沟道区以及第四掺杂区，所述第三掺杂区与所述电接触层相接触；
字线以及与所述字线同层设置的栅极，所述字线环绕所述第一沟道区设置，所述栅极环绕所述第二沟道区设置；
电容结构，所述电容结构位于所述第二掺杂区远离所述第一沟道区的一侧，且所述电容结构与所述第二掺杂区相接触；
电连接结构，所述电连接结构位于所述第四掺杂区远离所述第二沟道区的一侧，且所述电连接结构与所述第四掺杂区相接触；
介质层，所述介质层位于所述位线与所述字线之间，且还位于所述字线远离所述半导体基底的一侧。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体基底包括：
半导体衬底；
第一半导体阱层，设置于所述存储器区的所述半导体衬底上，且所述位线位于所述第一半导体阱层远离所述半导体衬底的表面；
第二半导体阱层，设置于所述逻辑器件区的所述半导体衬底上，且所述电接触层位于所述第二半导体阱层远离所述半导体衬底的表面。
3.如权利要求2所述的半导体结构，其特征在于，所述第一半导体阱层在所述半导体衬底上的正投影与所述位线在所述半导体衬底上的正投影重合。
4.如权利要求2所述的半导体结构，其特征在于，所述逻辑器件区包括NMOS区和PMOS区；所述逻辑器件区的所述半导体基底还包括：隔离结构，所述隔离结构位于相邻的所述第二半导体阱层之间，且还位于相邻的所述电接触层之间。
5.如权利要求1所述的半导体结构，其特征在于，所述位线与所述第一半导体通道具有相同的半导体元素，所述位线的电阻率小于所述第一掺杂区的电阻率，且所述电接触层与所述第二半导体通道具有相同的半导体元素，所述电接触层的电阻率小于所述第三掺杂区的电阻率。
6.如权利要求5所述的半导体结构，其特征在于，所述电接触层的材料与所述位线的材料相同。
7.如权利要求6所述的半导体结构，其特征在于，所述位线的材料包括金属半导体化合物。
8.如权利要求7所述的半导体结构，其特征在于，所述半导体元素包括硅、碳、锗、砷、镓、铟中的至少一种；所述金属半导体化合物中的金属元素包括钴、镍、钼、钛、钨、钽或者铂中的至少一种。
9.如权利要求7所述的半导体结构，其特征在于，所述第二掺杂区包括：第一金属接触层，所述第一金属接触层与所述电容结构相接触，且所述第一金属接触层的电阻率小于所述第一金属接触层以外的所述第二掺杂区的电阻率；
所述第四掺杂区包括：与所述第一金属接触层处于同层的第二金属接触层，所述第二金属接触层与所述电连接结构相接触，且所述第二金属接触层中的电阻率小于所述第二掺金属接触层以外的所述第四掺杂区的电阻率。
10.如权利要求1所述的半导体结构，其特征在于，所述第一半导体通道构成无结晶体管的沟道；所述第二半导体通道构成无结晶体管的沟道。
11.如权利要求10所述的半导体结构，其特征在于，所述第一掺杂区、所述第一沟道区以及所述第二掺杂区中的掺杂离子的类型相同；所述第三掺杂区、所述第二沟道区以及所述第四掺杂区中的掺杂离子的类型相同。
12.如权利要求1所述的半导体结构，其特征在于，所述字线包括：
第一栅介质层，所述第一栅介质层环绕所述第一沟道区设置，且位于所述第一沟道区所在的所述第一半导体通道的侧壁表面，还位于所述第二掺杂区所在的所述第一半导体通道的侧壁表面；
第一栅导电层，所述第一栅导电层环绕所述第一沟道区设置，且位于所述第一沟道区对应的所述第一栅介质层的侧壁表面。
13.如权利要求12所述的半导体结构，其特征在于，所述栅极包括：
第二栅介质层，与所述第一栅介质层处于同层，所述第二栅介质层环绕所述第二沟道区设置，且位于所述第二沟道区所在的所述第二半导体通道的侧壁表面，还位于所述第三掺杂区所在的所述第二半导体通道的侧壁表面；
第二栅导电层，与所述第一栅导电层处于同层，所述第二栅导电层环绕所述第二沟道区设置，且位于所述第二沟道区对应的所述第二栅介质层的侧壁表面。
14.如权利要求1所述的半导体结构，其特征在于，所述存储器区包括DRAM区，所述DRAM区的所述电容结构包括：第一导电结构，与所述第二掺杂区相接触；下电极层，与所述第一导电结构相接触；电容介质层，位于所述下电极层表面；上电极层，位于所述电容介质层表面；
所述电连接结构包括：与所述第一导电结构处于同层的第二导电结构，所述第二导电结构与所述第四掺杂区相接触；第三导电结构，所述第三导电结构与所述第二导电结构远离所述第四掺杂区的一侧相接触。
15.如权利要求14所述的半导体结构，其特征在于，在垂直于所述半导体基底表面的方向上，所述下电极层的深度与所述第三导电结构的深度相同。
16.如权利要求1所述的半导体结构，其特征在于，还包括：绝缘层，所述绝缘层位于所述介质层表面，且所述电容结构以及所述电连接结构位于所述绝缘层内，且所述绝缘层的材料的相对介电常数小于所述介质层的材料的相对介电常数。
17.如权利要求1所述的半导体结构，其特征在于，所述存储器区还包括NVM区；所述半导体结构还包括：在所述NVM区的所述第二掺杂区上堆叠设置的自由层、隧穿层以及固定层，且所述自由层与所述NVM区的所述第二掺杂区电连接。
18.一种半导体结构的制造方法，其特征在于，包括：
提供半导体基底，所述半导体基底包括逻辑器件区以及存储器区；
形成位线以及与所述位线同层设置的电接触层，所述位线位于所述存储器区的所述半导体基底上，所述电接触层位于所述逻辑器件区的所述半导体基底上；
形成第一半导体通道以及与所述第一半导体通道同层设置的第二半导体通道，所述第一半导体通道位于所述位线表面，在沿所述半导体基底指向所述位线的方向上，所述第一半导体通道包括依次排列的第一掺杂区、第一沟道区以及第二掺杂区，所述第一掺杂区与所述位线相接触，所述第二半导体通道位于所述电接触层表面，在沿所述半导体基底指向所述电接触层的方向上，所述第二半导体通道包括依次排列的第三掺杂区、第二沟道区以及第四掺杂区，所述第三掺杂区与所述电接触层相接触；
形成字线以及与所述字线同层设置的栅极，所述字线环绕所述第一沟道区设置，所述栅极环绕所述第二沟道区设置；
形成电容结构，所述电容结构位于所述第二掺杂区远离所述第一沟道区的一侧，且所述电容结构与所述第二掺杂区相接触；
形成电连接结构，所述电连接结构位于所述第四掺杂区远离所述第二沟道区的一侧，且所述电连接结构与所述第四掺杂区相接触；
形成介质层，所述介质层位于所述位线与所述字线之间，且还位于所述字线远离所述半导体基底的一侧。
19.如权利要求18所述的制造方法，其特征在于，提供所述半导体基底以及形成所述位线、所述电接触层、所述第一半导体通道以及所述第二半导体通道的工艺步骤包括：
提供初始半导体基底；
对部分厚度的所述初始半导体基底进行图形化处理，形成所述第一半导体通道以及所述第二半导体通道；
对剩余的部分厚度的所述初始半导体基底进行金属化处理，以将位于所述第一半导体通道下方的部分厚度的所述初始半导体基底转化为所述位线，将位于所述第二半导体通道下方的部分厚度的所述初始半导体基底转化为所述电接触层，剩余的所述初始半导体基底作为所述半导体基底。
20.如权利要求19所述的制造方法，其特征在于，所述初始半导体基底包括半导体衬底、初始第一半导体阱层和初始第二半导体阱层，所述初始第一半导体阱层位于所述存储器区的所述半导体衬底上，所述初始第二半导体阱层位于所述逻辑器件区的所述半导体衬底上；
所述对部分厚度的所述初始半导体基底进行图形化处理，包括：对部分厚度的所述初始第一半导体阱层和所述初始第二半导体阱层进行所述图形化处理，形成所述第一半导体通道和所述第二半导体通道；
所述对剩余的部分厚度的所述初始半导体基底进行金属化处理，包括：对剩余的部分厚度的所述初始第一半导体阱层和所述初始第二半导体阱层进行所述金属化处理。
21.如权利要求20所述的制造方法，其特征在于，所述金属化处理的工艺步骤包括：
形成阻挡层，所述阻挡层覆盖所述第一半导体通道和所述第二半导体通道的侧壁表面；
在所述初始第一半导体阱层和所述初始第二半导体阱层表面形成金属层；
进行退火处理，以将部分厚度的所述初始第一半导体阱层转化为所述位线，将部分厚度的所述初始第二半导体阱层转化为所述电接触层；
在形成所述位线和所述电接触层之后，去除所述阻挡层以及剩余的所述金属层。
22.如权利要求18所述的制造方法，其特征在于，对所述第二掺杂区远离所述半导体基底的端面以及所述第四掺杂区远离所述半导体基底的端面进行金属化处理，将部分厚度的所述第二掺杂区转化为第一金属接触层，将部分厚度的所述第四掺杂区转化为第二金属接触层，且所述第一金属接触层和所述第二金属接触层的材料均为金属半导体化合物。
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