CN116759402A - 半导体器件 - Google Patents
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Abstract
本公开实施例涉及一种半导体器件。该半导体器件包括衬底和半导体封装件，半导体封装件位于衬底上，半导体封装件包括上层电路、下层电路，以及位于上层电路和下层电路之间的第一电子元件，该半导体器件还包括第一电源桥接件，第一电源桥接件的一端连接衬底，另一端连接上层电路，使得第一电源桥接件、上层电路构成向第一电子元件传输电源信号的第一供电路径。本发明的目的在于提供一种半导体器件以至少实现减少电信号损耗。
Description
技术领域
本发明的实施例涉及半导体器件。
背景技术
随着晶体管尺寸不断缩小，单一芯片所含的晶体管数量大幅增加，在有限的面积下，所需要的输入/输出(I/O)数量增加，微凸块(μbump)的尺寸(size)和节距(pitch)持续缩小，使得装配(assembly)困难度增加，而芯片上的线路密度变高，使得干扰更为严重。另外，线路宽度变窄也将增加信号与电源传输的损耗。
发明内容
针对相关技术中存在的问题，本发明的目的在于提供一种半导体器件，以至少实现减少电信号损耗。
为实现上述目的，本发明提供了一种半导体器件，包括：衬底；半导体封装件，位于衬底上，半导体封装件包括上层电路、下层电路，以及位于上层电路和下层电路之间的第一电子元件；第一电源桥接件，第一电源桥接件的一端连接衬底，另一端连接上层电路，使得第一电源桥接件、上层电路构成向第一电子元件传输电源信号的第一供电路径。
在一些实施例中，优选地，第一电子元件的有源面面向上层电路，第一电子元件的无源面面向下层电路。
在一些实施例中，优选地，第一供电路径将电源信号传递至第一电子元件的无源面。
在一些实施例中，优选地，半导体器件还包括：第一导电柱，位于第一电子元件的无源面和下层电路之间并将无源面电连接至下层电路，非电源信号从第一电子元件依次经过第一导电柱、下层电路传递至衬底。
在一些实施例中，优选地，半导体器件还包括：输入/输出管芯，位于第一电子元件的无源面和下层电路之间并将无源面电连接至下层电路，非电源信号从第一电子元件依次经过输入/输出管芯、下层电路传递至衬底。
在一些实施例中，优选地，半导体器件还包括：深沟槽电容器，位于第一电子元件和上层电路之间，电源信号从衬底依次经过第一电源桥接件、上层电路和深沟槽电容器传递至第一电子元件。
在一些实施例中，优选地，衬底包括位于半导体封装件下方的第一线路区和位于第一线路区旁的第二线路区，第二线路区邻近第一电子元件，第一线路区是非电源信号区，第二线路区是电源走线区，第一电源桥接件连接至第二线路区。
在一些实施例中，优选地，半导体器件还包括：第一稳压元件，位于衬底的第二线路区的下表面上。
在一些实施例中，优选地，半导体器件还包括：第二电子元件，位于上层电路和下层电路之间并且位于第一电子元件旁；以及第二电源桥接件，第二电源桥接件的一端连接衬底，另一端连接上层电路，使得第二电源桥接件、上层电路构成用于为第二电子元件提供电源信号的第二供电路径。
在一些实施例中，优选地，衬底还包括位于半导体封装件旁并且邻近第二电子元件的第三线路区，第三线路区是电源走线区，第二电源桥接件连接至第三线路区。
在一些实施例中，优选地，半导体器件还包括：第二稳压元件，位于衬底的第三线路区的下表面上。
在一些实施例中，优选地，衬底还包括第一线路区、第二线路区及第三线路区之外的第四线路区，无源元件位于第四线路区上。
在一些实施例中，优选地，第一供电路径和第二供电路径传输不同功率的电源。
附图说明
图1至图5示出了根据本申请一些实施例的半导体器件。
图6至图11示出了根据本申请一些不同实施例的半导体器件。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
现在所面对的问题包括芯片内的高速缓存(cache)不足，如果加大芯片内高速缓存的容量，处理器(processor)的大小与成本将大幅提高，并且快高速缓存与处理器的运算核(core)的横向传输频宽会受到限制。为此，很多厂商提出双面输入/输出单元(I/O)的结构，可以有效的解决上述问题。图1至图3示出了根据本申请一些实施例的半导体器件及其形成方法。参见图1，将第一扇出重分布层(FO-RDL)220设置在玻璃载板20上，然后在第一FO-RDL 220上通过倒装芯片键合(FCB)工艺设置第一管芯60和第二管芯120，第二导电柱21(例如铜柱)设置在第一管芯60和第二管芯120的两侧，接下来在第一管芯60、第二管芯120与第一重分布层220之间填充第一底部填充材料(underfill)62。第一管芯60包括特定应用集成电路(ASIC)芯片65。
参见图2，形成包覆第一管芯60、第二管芯120、第二导电柱21的第一模制化合物28，并执行平坦化工艺(例如研磨)以暴露第一管芯60、第二管芯120、第二导电柱(pillar)21，在第一管芯60、第二管芯120、第二导电柱21上形成第二FO-RDL 260，去除玻璃载板20(参见图1)，并在第一FO-RDL 220的下表面形成第一焊料球22。
参见图3，通过倒装芯片键合(FCB)工艺将图2所示的结构设置在半导体衬底32上，第一FO-RDL 220通过第一焊料球22电连接至半导体衬底32，半导体衬底32内部包括电容器10、11。通过倒装芯片键合(FCB)工艺将第三稳压元件90电连接至半导体衬底32的下表面，采用表面安装技术(SMT)将电容器16、17连接至半导体衬底32的下表面，接下来在第二FO-RDL 260的上表面连接第一散热板190。第一管芯60、第二管芯120水平配置，电源信号从半导体衬底32通过第一FO-RDL 220传递至第一管芯60、第二管芯120，非电源信号从第一管芯60依次通过第二FO-RDL 260、第二导电柱(pillar)21、第一FO-RDL 220传递至半导体衬底32，从而实现将电源与非电源信号分流。通过垂直供应电源，减少电源损耗。
图4示出了第一管芯60的放大图，其中第一导电柱4位于ASIC芯片65上用于从ASIC芯片65向第二FO-RDL 260(参见图3)传输非电源信号。在一些实施例中，第一导电柱4的节距(pitch，节距可以对应于两个相邻特征的类似部分之间的距离，例如，第一导电柱4的节距可以是一个第一导电柱4的边缘与相邻第一导电柱4的相同边缘之间的距离，即节距等于第一导电柱4的直径+相邻第一导电柱4之间的距离)小于20μm。
图5示出了与图4不同的实施例，其中，输入/输出管芯5替换第一导电柱4，用于从ASIC芯片65向第二FO-RDL 260(参见图3)传输非电源信号。在一些实施例中，输入/输出管芯5内部的导电柱的节距小于20μm。在图4和图5所示的实施例中，焊料45位于DTC 6的焊盘27上，用于与第一FO-RDL 220电连接。
图1至图5的实施例电源信号路径与非电源信号路径分别从特定应用集成电路(ASIC)芯片65的无源面(图3中的下表面)与有源面(图3中的上表面)通过，降低电源信号路径与非电源信号路径之间的干扰。在系统级封装(System In a Package，SiP)结构中，为了减少电源损耗(power consumption)，通常组件接收电源的端点配置为较靠近于供电处(power supply)或电源输入(power input)路径，即衬底32的电源走线区，如此一来非电源的输入/输出(I/O)信号仅能通过组件旁所配置的连接件(connection，例如，第二导电柱21)与衬底(SBT)32、母板(mother board)连接形成信号传输路径，在I/O数多的情况下，将增加所需第二导电柱21的数量，进而增加封装尺寸(package size)，且第二导电柱21制作工艺的良率也是需考虑的方面。
图6至图8示出了根据本申请的另一些实施例的半导体器件及其形成方法。参见图6，在载体25上形成下层电路225。在一些实施例中，载体25是玻璃载体，下层电路225是扇出重布线层(FO-RDL)。通过倒装芯片键合(FCB)工艺将左侧的第一电子元件240、深沟槽电容器(deep trench capacitor，DTC/DeCap)6、高速缓存(cache)23，以及右侧的第二电子元件12设置在下层电路225上。在一些实施例中，第一电子元件240是特定应用集成电路(ASIC)芯片。第二电子元件12是高带宽存储器(high bandwidth memory，HBM)管芯。在一些实施例中，使用第一导电柱4以及焊料45将第一电子元件240电连接至下层电路225。第二模制化合物245包覆第一导电柱4以及高速缓存23。在第二模制化合物245、第二电子元件12与下层电路225之间填充第二底部填充材料64。在一些实施例中，本申请的DTC 6包括硅通孔(TSV)63，并且提供垂直电源解耦(vertical power decoupling)功能，第一电子元件240贴合于DTC 6，通过TSV 63将电源引脚(Power Pin)导出。
参见图7所示的半导体封装件2，第三模制化合物28包覆图6的结构，并执行平坦化工艺(例如研磨)以暴露深沟槽电容器6的上表面上的焊盘27。进一步在深沟槽电容器6和第二电子元件12的上方形成上层电路265。在一些实施例中，上层电路265是扇出重布线层(FO-RDL)。接着去除载体25(参见图6)，并在下层电路225的下表面上形成第二焊料球29。
参见图8，通过倒装芯片键合(FCB)工艺将图7所示的结构通过第二焊料球29电连接至衬底1的上表面，并通过倒装芯片键合(FCB)工艺将第一稳压元件9、第二稳压元件15电连接至衬底1的下表面，在一些实施例中第一稳压元件9、第二稳压元件15是集成电压调节器(IVR)。接下来，采用表面安装技术(SMT)将第一电容器80、第一电感器81、第二电容器86和第二电感器87连接至衬底1的下表面，进一步的，在半导体封装件2的左右两侧设置第一电源桥接件3、第二电源桥接件13，以电连接衬底1和上层电路265，并在上层电路265的上表面上设置第二散热板19。至此，形成了本申请的实施例的半导体器件100。在一些实施例中，第一电源桥接件3和第二电源桥接件13是汇流排(厚铜)。
本申请的实施例的第一电子元件(处理器芯片/ASIC)240与第二电子元件(HBM)12水平配置，下层电路225用来传输对外的非电源信号，从而可以缩短对外信号路径，确保信号传输品质，上层电路265通过第一电源桥接件3和第二电源桥接件13连接传输电源，第一电源桥接件3和第二电源桥接件13是由线径较粗的铜汇流排，减少了电源信号路径的阻抗，从而减少现有技术的由于电源供应路径增加产生的损耗。在一些实施例中，本申请的第一稳压元件9、第二稳压元件15、第一电容器80、第一电感器81、第二电容器86和第二电感器87放置在衬底1下表面上，而非是半导体封装件2上/下，避免了限缩第二散热板19的面积进而降低封装的散热能力的风险，也避免对高密度非电源信号向衬底1的传输造成影响。
第一电源桥接件3的一端(下端)连接衬底1，另一端(上端)连接上层电路265，使得第一电源桥接件3、上层电路265构成向第一电子元件240传输电源信号的第一供电路径。在半导体封装件2中，第一电子元件240的有源面面向上层电路265，第一电子元件240的无源面面向下层电路225。上层电路265传递的第一供电路径的电源信号通过第一电子元件240的有源面传递至第一电子元件240的无源面。
在一些实施例中，不存在第二电源桥接件13，第一电源桥接件3为第一电子元件240以及第二电子元件12供电。电源信号传递至第一电子元件240后，其中一部分会依次经过第一导电柱4、下层电路225传递至第二电子元件12。
在一些实施例中，第一导电柱4位于第一电子元件240的无源面与下层电路225之间，第一导电柱4的一端电连接第一电子元件240的无源面，另一端电连接下层电路225，非电源信号从第一电子元件240依次经过第一导电柱4、下层电路225传递至衬底1。在本申请的实施例中，电源信号和非电源信号的传输路径是分开的，在电源信号的传输路径中，电源信号从衬底1依次经过第一电源桥接件3、上层电路265和深沟槽电容器6传递至第一电子元件240。由于电源信号和非电源信号的传输路径是分开的，可以使得布线空间变大，传输阻值变小，从而导致线路之间的干扰变小。相比于图1至图5的实施例，本实施例减少了半导体封装件2中导电柱的数量(不需要图1所示的第二导电柱21)，使得半导体封装件2的尺寸缩小，进而增加了衬底1上的可利用区域。
第二电源桥接件13连接位于第二电子元件12上方的上层电路265与衬底1，第二电源桥接件13的一端连接衬底1，另一端连接上层电路265，使得第二电源桥接件13、上层电路265构成用于为第二电子元件12提供电源信号的第二供电路径。在一些实施例中，这里需要注意，为第一电子元件240供电的第一供电路径和为第二电子元件12供电的第二供电路径可以传输不同功率的电源。
衬底1被划分为包括若干数量的线路区。在一些实施例中，衬底1包括位于半导体封装件2下方的第一线路区7，和位于第一线路区7旁的第二线路区8、第三线路区14，其中，第一线路区7位于下层电路225的垂直投影区域内。第一线路区7是非电源信号区，第二线路区8和第三线路区14是电源走线区。第一电源桥接件3连接第二线路区8，第二电源桥接件13连接第三线路区14，可以达到就近供应电源的效果。由于第一电源桥接件3和第二电源桥接件13的存在，以及第一电源桥接件3和第二电源桥接件13的连接方式，使得半导体封装件2减少了导电柱的使用数量，可以缩小半导体封装件2的尺寸，从而增加了衬底1上的可利用的区域。
图9是图8中半导体封装件2的第一电子元件240、DTC 6、高速缓存23的组合的放大图，其中，第一导电柱4的节距(pitch，即第一导电柱4的直径+相邻第一导电柱4之间的距离)小于20μm。
图10示出了与图9不同的实施例，输入/输出管芯5替换第一导电柱4，输入/输出管芯5位于第一电子元件240的无源面(如图所示的上表面)与下层电路225(参见图8)之间，输入/输出管芯5的一端电连接第一电子元件240的无源面，另一端电连接下层电路225，非电源信号从第一电子元件240依次经过输入/输出管芯5、下层电路225传递至衬底1(参见图8)。输入/输出管芯5内部的导电柱的节距小于20μm。在图9和图10所示的实施例中，焊料45分别位于第一导电柱4和输入/输出管芯5上，用于与下层电路225电连接。
图11为根据本申请一些实施例的半导体器件100的俯视示意图，与图8不同的是，图8的第一电源桥接件3和第二电源桥接件13位于半导体封装件2的左右两侧，即位于半导体封装件2的相对的两条边的位置处，而图11所示的实施例的第一电源桥接件3和第二电源桥接件13位于半导体封装件2的相邻的两条边的位置处，第一电源桥接件3和第二电源桥接件13与上层电路265的连接的位置对应于第一电子元件240和第二电子元件12。由于本申请图11的实施例相比于图1至图3的实施例而言，同样减少半导体封装件2中的导电柱的数量，使得半导体封装件2的尺寸缩小，从而增加了衬底1上的可利用区域，可以提供额外的置件区(第四线路区30)，可以在第四线路区30的上表面或下表面上设置无源(电容/电感/电阻)元件37，无源元件37的设置可以稳定电压与电流。相比于图8所示的实施例中，第一电源桥接件3、第二电源桥接件13的左右对称布置，图11所示的实施例将第一电源桥接件3、第二电源桥接件13设置为相邻，除了可以因不同的使用需求而改变部件的相对位置，还额外提供了第四线路区30。
本申请的实施例的第一电子元件240的正面部分区域(例如：中间)贴合高速缓存23从而增加容量，并且不降低第一电子元件240的运算核(core)与高速缓存23之间的传输频宽。在一些实施例中，处理器芯片内含有输入/输出单元(I/O)，输入/输出单元(I/O)也可以拆出成为图9、图10所示的输入/输出单元(I/O)管芯5，从而取代第一导电柱4的功能并减少占用第一电子元件240的面积。在本申请的实施例中，高速缓存23仅与第一电子元件240连接，并不需要对外连接，第一电子元件240内可以设置有硅通孔(TSV)，其起到让运算核(core)过孔的用途。
本申请的实施例将电子元件(即第一电子元件240和第二电子元件12)传递非电源信号的区域面向衬底1，将传递电源信号的区域相对远离衬底1，通过灵活的汇流排(flexible bus bar)(即第一电源桥接件3和第二电源桥接件13)电连接衬底1与电子元件的电源信号区域对电子元件提供电源，从而来缩小半导体封装件2的尺寸，同时还可以在汇流排中设计线径较粗的走线以减少阻抗，降低电源的损耗，增加第一电子元件240的频宽。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种半导体器件，其特征在于，包括：
衬底；
半导体封装件，位于所述衬底上，所述半导体封装件包括上层电路、下层电路，以及位于所述上层电路和所述下层电路之间的第一电子元件；
第一电源桥接件，所述第一电源桥接件的一端连接所述衬底，另一端连接所述上层电路，使得所述第一电源桥接件、所述上层电路构成向所述第一电子元件传输电源信号的第一供电路径。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一电子元件的有源面面向所述上层电路，所述第一电子元件的无源面面向所述下层电路。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一供电路径将所述电源信号传递至所述第一电子元件的所述无源面。
4.根据权利要求2或3所述的半导体器件，其特征在于，还包括：
第一导电柱，位于所述第一电子元件的所述无源面和所述下层电路之间并将所述无源面电连接至所述下层电路，非电源信号从所述第一电子元件依次经过所述第一导电柱、所述下层电路传递至所述衬底。
5.根据权利要求2或3所述的半导体器件，其特征在于，还包括：
输入/输出管芯，位于所述第一电子元件的所述无源面和所述下层电路之间并将所述无源面电连接至所述下层电路，非电源信号从所述第一电子元件依次经过所述输入/输出管芯、所述下层电路传递至所述衬底。
6.根据权利要求1所述的半导体器件，其特征在于，还包括：
深沟槽电容器，位于所述第一电子元件和所述上层电路之间，所述电源信号从所述衬底依次经过所述第一电源桥接件、所述上层电路和所述深沟槽电容器传递至所述第一电子元件。
7.根据权利要求1所述的半导体器件，其特征在于，所述衬底包括位于所述半导体封装件下方的第一线路区和位于所述第一线路区旁的第二线路区，所述第二线路区邻近所述第一电子元件，所述第一线路区是非电源信号区，所述第二线路区是电源走线区，所述第一电源桥接件连接至所述第二线路区。
8.根据权利要求7所述的半导体器件，其特征在于，还包括：
第一稳压元件，位于所述衬底的所述第二线路区的下表面上。
9.根据权利要求7所述的半导体器件，其特征在于，还包括：
第二电子元件，位于所述上层电路和所述下层电路之间并且位于所述第一电子元件旁；以及
第二电源桥接件，所述第二电源桥接件的一端连接所述衬底，另一端连接所述上层电路，使得所述第二电源桥接件、所述上层电路构成用于为所述第二电子元件提供电源信号的第二供电路径。
10.根据权利要求9所述的半导体器件，其特征在于，所述衬底还包括位于所述半导体封装件旁并且邻近所述第二电子元件的第三线路区，所述第三线路区是电源走线区，所述第二电源桥接件连接至所述第三线路区。
11.根据权利要求10所述的半导体器件，其特征在于，还包括：
第二稳压元件，位于所述衬底的所述第三线路区的下表面上。
12.根据权利要求10所述的半导体器件，其特征在于，所述衬底还包括：第四线路区，位于所述第一线路区、所述第二线路区及所述第三线路区之外；
无源元件，位于所述第四线路区上。
13.根据权利要求9所述的半导体器件，其特征在于，所述第一供电路径和所述第二供电路径传输不同功率的电源。
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Family Applications (1)
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2022
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