KR102647476B1 - 패키지 구조물들 내의 전원 접지의 배열 - Google Patents

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Abstract

구조물은, 바닥 층과 바닥 층 위의 복수의 상부 층들을 포함하는 재분배 구조물을 포함한다. 재분배 구조물은 또한 복수의 상부 층들 내의 최상부 층으로부터 복수의 상부 층들 내의 최하부 층까지 연장되는 전원 접지 매크로, 및 바닥 층 내에 있고 전원 접지 매크로에 의해 중첩되는 금속 패드를 포함한다. 금속 패드는 전원 접지 매크로로부터 전기적으로 단절된다.

Description

패키지 구조물들 내의 전원 접지의 배열{ARRANGEMENT OF POWER-GROUNDS IN PACKAGE STRUCTURES}
[우선권 주장 및 상호 참조]
본 출원은, "패키지 구조물들에서 전원 접지의 배열(Arrangement of Power Grounds in Package Structures)"이라는 명칭으로 2021년 1월 21일에 가출원된 미국 특허 출원(출원 번호 63/139,940)의 이익을 주장하며, 이 출원은 참조로 여기에 통합된다.
집적 회로 구성요소(component)들의 제조에서, 전원 및 접지(VDD 및 VSS) 네트워크들은 신호 라인들의 설계와 함께 설계된다. 전원 및 접지 네트워크들은, 집적 회로 구성요소들의 레이아웃들의 바람직한 위치들에 선택 및 배치되는 미리 설계된 매크로들(표준 셀들)을 포함할 수 있다. 매크로들은, 편의성과 효율성을 제공할 때, 또한 설계의 유연성을 희생시킨다. 예를 들어, InFO(Integrated Fan-Out) 패키지의 재분배 구조물의 레이아웃을 설계할 때, 하나의 매크로가 VDD 또는 VSS에 대해 사용되기 때문에, 솔더 영역들로부터 재분배 구조물의 양 측 상의 금속 범프들로 분배되는 특징부들을 갖는 전체 매크로는, VDD 또는 VSS와 연관(tie)된다. 매크로들이 차지하는 전체 칩 영역은 다른 특징부들의 라우팅을 위해 사용될 수 없다.
본 개시의 양태들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 특징부들이 비율에 맞게 그려지지 않는다는 점을 유념한다. 실제로, 다양한 특징부들의 치수들은 설명의 명확화를 위해 임의로 증가 또는 감소될 수 있다.
도 1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b, 5a 및 5b는 일부 실시예들에 따른 전원 접지(PG; Power-Ground) 재분배 네트워크의 설계에서 중간 단계들의 단면도들 및 평면도들을 도시한다.
도 6 및 도 7은 일부 실시예들에 따른 최단 경로 방식을 사용하여 설계된 PG 재분배 네트워크들의 단면도들을 도시한다.
도 8a는 일부 실시예들에 따른 PG 재분배 네트워크를 포함하는 패키지의 단면도를 도시한다.
도 8b 내지 도 8e는 일부 실시예들에 따른 PG 재분배 네트워크를 포함하는 패키지 구성요소의 제조에서 중간 단계들의 단면도들을 도시한다.
도 9는 일부 실시예들에 따른 PG 네트워크를 포함하는 패키지를 설계 및 제조하기 위한 프로세스 흐름을 도시한다.
도 10은 일부 실시예들에 따른 PG 네트워크를 포함하는 패키지를 제조하기 위한 프로세스 흐름을 도시한다.
이하의 개시는 제공된 주제의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 구성 요소들 및 배열들의 특정 예시들이 아래에 기술된다. 이들은 물론 단지 예시들이며, 제한하는 것을 의도하는 것은 아니다. 예를 들어, 이하의 설명에서 제2 특징부 위에서의 또는 제2 특징부 상에서의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 추가적인 특징부들이 제1 및 제2 특징부 사이에 형성될 수도 있어 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있는 실시예를 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예시들에서 도면 부호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지는 않는다.
또한, "밑", "아래", "저부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부들의 관계를 설명하기 위해 설명의 용이성을 위해서 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 디바이스는 다르게 배향될 수 있고(90도 회전되거나 다른 배향들로), 본 명세서에서 사용되는 공간적으로 상대적인 설명자들은 이에 따라 유사하게 해석될 수 있다.
재분배 구조물을 위한 전원 접지(Power-ground; PG) 네트워크들을 설계 및 레이아웃하는 방법 및 결과적인 패키지 구성요소들(components)이 제공된다. 본 개시의 일부 실시예들에 따르면, 재분배 구조물은 PG 네트워크들 및 신호 재분배 라인들을 포함한다. 재분배 구조물은 상부 층들과, 상부 층들 아래에 있는 하부 층들을 포함한다. 미리 설계되어 셀 라이브러리에 저장되어 있는 복수의 PG 매크로들이 재분배 구조물의 레이아웃에 선택 및 배치(pick and place)된다. PG 매크로들은 상부 층들에 있고, 하부 층들로 연장되지 않는다. 하부 층들의 PG 네트워크들은, 전력 네트워크들의 레이아웃을 완료하기 위해, 설계되고, 레이아웃되고, 매크로들에 연결된다. 본 명세서에서 논의된 실시예들은 본 개시의 대상(subject matter)을 만들거나 사용할 수 있도록 하는 예들을 제공하기 위한 것이며, 통상의 기술자는 상이한 실시예들의 고려된 범위들 내에서 이루어질 수 있는 수정들을 쉽게 이해할 것이다. 다양한 도면들 및 예시적인 실시예들에 걸쳐, 유사한 참조 번호들은 유사한 요소들을 지정하는 데 사용된다. 방법 실시예들이 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수 있다.
도 1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b, 5a 및 5b는 본 개시의 일부 실시예들에 따른 PG 네트워크들의 설계 및 레이아웃에서 중간 단계들의 단면도들 및 평면도들을 도시한다. 대응하는 프로세스들은 또한 도 9에 도시된 바와 같은 프로세스 흐름(200)에 개략적으로 반영된다.
도 5a를 참조하면, 본 개시의 설계 프로세스에 의해 설계될 재분배 구조물(100)의 레이아웃의 단면도가 도시된다. 도 1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b, 5a 및 5b에 도시된 바와 같은 설계 프로세스들은 설계 단계들에 있으며, 웨이퍼들, 유전체 재료들, 금속들 등과 같은 물리적 엔티티들에 대해 수행되지 않음이 이해된다. 따라서, 이러한 층들에서와 같이 특징부들이 (금속) 라인들/패드들/플레이트들 등으로 지칭될 경우, 이러한 특징부들은 실제로 레이아웃 내의 이러한 특징부들의 패턴들이며, 대응 특징부들은 설계 및 레이아웃이 완료된 후에 물리적 엔티티들로서 제조된다.
본 개시의 일부 실시예들에 따르면, 재분배 구조물(100)의 레이아웃은 그래픽 데이터 시스템(GDS) 포맷, 또는 임의의 다른 적용 가능한 포맷들의 형태일 수 있다. 도 1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b, 5a 및 5b에 도시된 바와 같은 프로세스들에서, 재분배 구조물(100)의 레이아웃들을 설계하고 레이아웃하기 위해 컴퓨터가 사용될 수 있다. 도 8a에 예시된 바와 같이, 레이아웃이 완료된 후, 재분배 구조물(100)의 레이아웃이, 예를 들어 하드 디스크와 같은 저장소에 저장되고, 그 후에 테이프 아웃되고(taped out) 물리적 패키지로서 구현된다.
도 5a에 도시된 바와 같이, 재분배 구조물(100)은 복수의 금속층들을 포함하며, 복수의 금속층들에 형성된 금속 라인들 및 금속 플레이트들(금속 판들)을 갖는다. 복수의 금속층들은 하부 층들, 및 하부 층들 위의 상부 층들을 더 포함한다. 본 개시의 일부 실시예들에 따르면, 하부 층들은, PG 매크로들이 이 층들 내로 연장되지 않기 때문에, PG 매크로가 없는 층(PG macro-free layer)들로 지칭된다. 상부 층들은, PG 매크로들이 이 층들 각각 내로 연장되기 때문에, PG 매크로 포함 층(PG macro-containing layer)들로 지칭된다. 본 개시의 일부 실시예들에 따르면, 하부 층들은 적어도 2개의 층들, 즉 층 1 및 층 2를 포함한다. 층 1은 또한, 인터포저들, 패키지 기판들, 인쇄 회로 기판들 등과 같은 다른 패키지 구성요소들에 전기적으로 연결하는 데에 사용되는 (그리고 이들에 본딩될 수 있는) 금속 범프들, 금속 패드들 등을 포함하는 범프 층, 또는 바닥 (전기) 커넥터 층으로 지칭된다. 층 2는, 금속 라인들, 금속 플레이트들, 금속 패드들 등과 같은 금속 특징부들의 (패턴들)을 포함하는 금속층이다. 하부 층들은 적어도 2개의 층들을 포함하고, 3, 4, 5 또는 그 이상의 금속층들과 같은 더 많은 층들을 포함할 수 있다. 하부 층들의 전력 플레이트들과 전력 라인들은 PG 매크로들을 사용하지 않고 레이아웃된다.
매크로 포함 층들(상부 층들)은 2개의 층들, 3개의 층들, 4개의 층들, 또는 그 이상과 같은 복수의 금속층들을 포함할 수 있다. 상부 층들은 또한, 금속 필라들, 솔더 영역들, 금속 패드들, 언더 범프 야금들(Under-bump Metallurgies) 등과 같은 전기 커넥터들을 포함하는 상부 커넥터 층을 포함할 수 있다. 도 1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b에 도시된 예시들에서는 2개의 하부 층들과 4개의 상부 층들이 예시로 사용되며, 상이한 수의 하부 층들과 상부 층들 또한 본 개시의 범위 내에 있다. 또한, 본 개시의 도면들은 주로 전력 네트워크들을 나타내고, 신호 라인들도 PG 네트워크들이 위치되는 동일한 층들에 레이아웃된다는 것이 이해된다. 그러나, 신호 라인들의 레이아웃은 자세히 나타내지 않는다.
레이아웃 프로세스 전에, PG 매크로들이 설계되고 라이브러리에 저장될 수 있으며, 하드 디스크 또는 다른 유형의 저장소들에 저장될 수 있다. 상이한 설계 요구 사항들에 맞는 복수의 매크로 설계들이 있을 수 있다. 예를 들어, 상이한 PG 매크로들에서, 설계 매크로들에 포함되는 비아들의 개수, 크기 등이 서로 상이할 수 있다. VDD에 대한 일부 PG 매크로들의 설계는 VSS에 대한 일부 PG 매크로들의 설계와 같거나 다를 수 있다. VDD에 대한 PG 매크로들의 복수의 상이한 설계들과, VSS에 대한 PG 매크로들의 복수의 상이한 설계들도 있을 수 있다. PG 매크로들(VDD)은 또한 전력 매크로들(VDD)로 지칭될 수 있고, PG 매크로들(VSS)는 또한 접지 매크로들(VSS)로 지칭될 수 있다.
재분배 구조물(100)(도 5a)의 레이아웃을 설계하고 레이아웃하기 위한 프로세스들이 도 1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b, 5a 및 5b에 도시되어 있다. 도 1을 참조하면, 레이아웃 프로세스의 초기 단계에서, 복수의 PG 매크로들은, 라이브러리에서 선택되고, 이 단계에서 블랭크 레이아웃일 수 있는 레이아웃, 또는 (신호 라인들과 같은) 일부 레이아웃들을 이미 포함할 수 있는 레이아웃에 배치된다. 각각의 프로세스는 도 9에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(202)로서 예시된다. 사전 설계된 PG 매크로들은, VDD(양의 전원공급부)의 매크로들인 PG 매크로들(MVDD), 및 전기적 접지의 매크로들일 수 있는 PG 매크로들(MVSS)을 포함한다. PG 매크로들은 또한 개별 PG 매크로들을 구별하기 위해 숫자 "1", "2" 등으로 식별될 수 있다. 도시된 예시에서, PG 매크로들(MVDD 및 MVSS)은 층 3-5와 상부 커넥터 층으로 연장된다. 대안적으로 서술하면, PG 매크로들(MVDD 및 MVSS)의 설계는, 층들 3-5와 상부 커넥터 층(층 6)에 있는 금속 특징부들의 패턴들의 디자인을 포함하고, 하부 층들, 즉, 도시된 예시에서 층 1 및 층 2에 있는 금속 특징부들의 설계를 포함하지 않는다. 이는 또한 PG 매크로들(MVDD 및 MVSS)이 재분배 구조물의 특정 칩 영역들에 배치될 때, 매크로 포함 층들의 대응 칩 영역들에 있는 상부 층들이 이미 설계된 특징부들에 의해 점유된다는 것을 의미한다. 그러나 매크로 포함 층들 바로 아래에 있는 칩 영역들은 다른 특징부들을 레이아웃하는 데에 여전히 이용할 수 있다.
도 1a에 도시된 바와 같이, PG 매크로들 중 일부는 서로 동일(또는 상이)하다. 또한, PG 매크로들(MVDD) 중 일부는 다른 PG 매크로들(MVDD)과 동일(또는 상이)할 수 있고, 일부 PG 매크로들(MVSS)과 동일할 수 있다. 대응하는 레이아웃을 구현하여 제조된 물리적 패키지 구성요소들로부터 PG 매크로들의 존재를 식별하기 위해, 동일한 구조물들이 사용될 수 있다.
일부 실시예들에 따르면, PG 매크로(MVDD) (및 MVSS)는 복수의 금속 플레이트들을 포함하고, 각각은 상부 층들 중 하나에 있다. 상이한 금속층들 내의 동일한 PG 매크로의 금속 플레이트들의 평면도 크기들 및 형태들은 서로 동일할 수 있거나(예를 들어, 도 1b에 도시된 것과 같이 모두 동일한 정사각형 형태 또는 직사각형 형태를 가짐), 서로 상이할 수 있다. 비아들은 인접 층들 내의 금속 플레이트들을 상호연결하기 위해 형성된다. 설계 규칙들이 2개의 인접한 비아 층들 내의 비아들이 특정 측방 간격을 갖도록 요구할 수 있기 때문에, 비아층 내의 비아들은 바로 위에 있고 아래에 있는 비아들로부터 수직으로 오프셋된다는 것이 이해된다.
도 1b는 일부 실시예들에 따른, 복수의 배치된 매크로들(MVDD 및 MVSS)의 평면도를 도시한다. 도 1a에 도시된 바와 같은 단면도는 도 1b의 기준 단면 1A-1A를 도시한다. 도시된 평면도는 금속층 3, 4 및/또는 5 중 하나 내에 배치된 매크로들의 일부를 보여준다. 도 1b는 PG 매크로들(MVDD 또는 MVSS)인 복수의 직사각형 매크로들을 예시로서 도시한다. 본 개시의 일부 실시예들에 따르면, 배치된 PG 매크로들(MVDD 또는 MVSS)은 큰 칩 영역들에 의해 둘러싸여 있으며, 서로 이격되어 있다. 본 개시의 일부 실시예들에 따르면, PG 매크로들(MVDD 또는 MVSS) 중 일부는 복합 매크로들(예를 들어, 도시된 바와 같은 복합 매크로 CM)의 부분들이다. 복합 매크로(CM)는 내부에 하나 또는 복수의 PG 매크로들(MVDD 또는 MVSS)을 포함할 수 있다. 복합 매크로(CM)는 또한, 제조 단계에서의 도금 프로세스에서 각 금속층이 형성될 때 발생하는 패턴 로딩 효과를 감소시키기 위해, 각 금속 플레이트에 구멍으로 형성되는 몇몇 탈기 구멍(DH; degassing hole)들을 포함할 수 있다.
도 1b에서, PG 매크로들(MVDD 또는 MVSS) 각각은 4개의 비아들을 포함하고, 각각의 비아는 각각의 PG 매크로의 코너에서 원형 패턴으로 도시된다. 각각의 PG 매크로들(MVDD 또는 MVSS) 내의 비아의 개수는 도시된 것과 다를 수 있다는 것이 이해된다. 예를 들어, PG 매크로들(MVDD 또는 MVSS) 각각은 2 내지10행, 2 내지10열의 비아들을 포함할 수 있다. 비아들은 또한 어레이로 배열되거나, 벌집(육각형) 패턴을 갖도록 배열될 수 있다.
또한, 도시된 칩 영역에는, PG 매크로들(MVDD 또는 MVSS)의 배치 전후에 레이아웃될 수 있는 일부 금속 트레이스들(MT)이 있을 수 있다. 상이한 금속층들에서의 금속 트레이스들(MT)의 패턴은, 다른 금속층들에서의 금속 트레이스들(MT)의 패턴과 상이할 수 있지만, 특정 칩 영역에서 또한 동일할 수도 있다.
도 1b에 도시된 바와 같이, 양측 단부들 상의 원형 패턴들을 갖고 연장되는 몇몇 금속 패드들(MPAD)이 또한 존재하며, 원형 패턴들은 금속 비아들을 나타낸다. 금속 패드들 각각은 2개의 비아들을 연결하는 데 사용되며, 하나의 비아는 일 단부에 있고 위에 있는 금속 특징부에 연결하는 데 사용되며, 다른 비아는 타 단부에 있고 아래에 있는 금속 특징부에 연결하는 데 사용된다.
도 2a는 금속 플레이트(MP1)를 금속층 2로 레이아웃하기 위한 레이아웃 프로세스와, 금속층 1로의 전기 커넥터들(ECB)의 레이아웃을 도시한다. 도 9에 도시된 바와 같이 각각의 프로세스들이 프로세스 흐름(220)에서 프로세스(204 및 206)로 예시된다. 본 개시의 일부 실시예들에 따르면, 금속 플레이트(MP1)는 복수의 PG 매크로들(MVDD 및 MVSS)에 의해 중첩되는 칩 영역으로 연장되는 금속 플레이트이다. 예를 들어, 도 2a에서, 금속 플레이트(MP1)는 가장 왼쪽 PG 매크로(MVDD)의 왼쪽 에지까지 연속적으로 연장되고 (그리고 왼쪽 에지를 지나 연장될 수 있으며), 가장 오른쪽 PG 매크로(MVSS)의 오른쪽 에지까지 연장되고 (그리고 오른쪽 에지를 지나 연장될 수 있다). 도 2b는 내부에 구멍이 없는 블랭크 플레이트인 금속 플레이트(MP1)의 평면도를 도시한다. 본 개시의 일부 실시예들에 따르면, 도 1b에 도시된 바와 같은 전체 영역은 도 2b에 도시된 바와 같은 연속 금속 플레이트(MP1) 위에 있다. 금속 플레이트(MP1)는 또한 도 1b에 도시된 영역보다 더 클 수 있고, 하나 또는 모든 측방향으로 도시된 영역의 경계를 지나 연장될 수 있다.
다시 도 2a를 참조하면, 금속 패드들, 금속 필라들 등일 수 있는 복수의 전기 커넥터들(ECB)이 층 1에 추가된다. 복수의 전기 커넥터들(ECB)은 PG 매크로들(MVDD 및 MVSS)에 의해 중첩된 일부 전기 커넥터들과, PG 매크로들(MVDD 및 MVSS)로부터 수직으로 오정렬된 일부 다른 전기 커넥터들을 포함한다. PG 매크로들(MVDD 및 MVSS) 중 일부는 서로 동일하지만, 이러한 PG 매크로들 바로 아래에 있는 전기 커넥터들(ECB)의 패턴들, 위치들, 크기들은 설계의 자유를 가지며, 서로 동일하거나 상이할 수 있다. 따라서, 하나의 PG 매크로에 의해 중첩된 전기 커넥터들(ECB)의 패턴들, 위치들, 총 개수, 연결들 및 크기들은, 다른 동일한 PG 매크로 아래의 대응 패턴들, 위치들, 총 개수, 연결들 및 크기들과 상이할 수 있고(또는 바람직한 경우 동일)할 수 있다. 일부 실시예들에 따르면, PG 매크로에 의해 중첩된 모든 전기 커넥터들(ECB)은 PG 매크로로부터 전기적으로 단절될 수 있다.
매크로가 없는 층들이 층 2 위에 더 많은 금속층(들)을 포함하는 실시예에서, 매크로가 없는 층들 내의 금속층들 각각에 대해, 추가된 금속 플레이트가 있을 수 있다는 것이 이해된다. 서로 상이한, 매크로가 없는 층들(하부 층들)의 금속 플레이트들은 동일한 평면도 형태를 가지거나 가지지 않을 수 있으며, 동일한 평면도 크기를 가지거나 가지지 않을 수 있다.
도 3a는 금속 플레이트(MP1)가 패터닝(절단)되어 상이한 패턴들을 형성한 후의 재분배 구조물의 단면도를 도시하며, 여기서 패턴들 중 일부는 PG 매크로들(MVDD)에 연결될 것이고, 일부 다른 패턴들은 PG 매크로들(MVSS)에 연결될 것이다. 신호 라우팅에 사용되는 일부 패턴들도 있을 수 있다. 각각의 프로세스는 도 9에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(208)로서 예시된다.
도 3b는 절단된 금속 플레이트(MP1)의 평면도를 도시한다. PG 매크로들(MVDD 및 MVSS)이 도 3b에 도시되어 있지만, 도시된 PG 매크로들(MVDD 및 MVSS)은 실제로 도 3b에 도시된 (층 2와 같은) 층에 있지 않고 그 위에 있다는 것이 이해된다. 따라서, 도시된 PG 매크로들(MVDD 및 MVSS)을 갖는 위치들은 실제로 금속 플레이트들이다. 또한, 층 2에 있는 금속 플레이트들은 각각의 위에 있는 PG 매크로들 내의 금속 플레이트들과 동일한 패턴을 가질 수 있거나, 또는 상이한 패턴을 가질 수 있다.
도 3b에 도시된 바와 같이, 도 2b에 도시된 바와 같은 큰 금속 플레이트(MP1)는 복수의 더 작은 금속 플레이트들(MPVDD 및 MPVSS)로 패터닝된다. 금속 플레이트들(MPVDD)은 전원 전압 (VDD)을 전달하는 데 사용되며, 금속 플레이트들(MPVSS)은 전기 접지의 전위를 전달하는 데 사용된다. 큰 금속 플레이트(MPVDD)에는 하나 또는 복수의 더 작은 금속 플레이트들(MPVSS)이 있을 수 있고, 큰 금속 플레이트(MPVSS)에는 하나 또는 복수의 더 작은 금속 플레이트들(MPVDD)이 있을 수 있다. 따라서, 도 2b에 도시된 바와 같은 금속 플레이트(MP1)는 복수의 더 크고 더 작은 금속 플레이트들로 분리된다. 특징부들 중 일부는 MVSS/MPVSS로 표시되며, 이는 금속층 2 내의 금속 플레이트의 이 부분들이 MPVSS라는 것을 나타내며, 이는 위에 있는 PG 매크로들(MVSS) 아래에 있(고 이에 연결될 것이)다. 또한, 금속 플레이트들(MPVSS) 의 패턴(파선 사각형들로 표시됨)과 그 위에 놓이는 PG 매크로들(MVSS)이 동일하게 표시되지만, 이들은 서로 상이할 수 있다. 유사하게, 특징부들 중 일부는 MVDD/MPVDD로 표시되며, 이는 금속 층 2 내의 금속 플레이트의 이 부분이 MPVDD라는 것을 나타내며, 이는 위에 놓이는 PG 매크로(MVDD)의 아래에 있(고 이에 연결될 수 것이)다. 또한, 금속 플레이트들(MPVDD)의 패턴(파선 사각형들로 표시됨)과 그 위에 놓이는 PG 매크로들(MVDD)가 동일하게 표시되지만, 이들은 또한 서로 상이할 수 있다.
금속 플레이트들(MPVDD)은 이웃한 금속 플레이트(MPVSS)과 물리적으로 분리되어 있다. 인접한 금속 플레이트들(MPVDD)은, 서로를 분리하는 금속 플레이트(MPVSS)가 없을 때, 병합되어 더 큰 금속 플레이트를 형성한다. 예를 들어, 도 3b의 중간에는, 큰 금속 플레이트(MPVDD)가 있다. 예시적인 실시예에서, 큰 금속 플레이트는 전기 공급 전압(VDD)을 전달한다. 금속 플레이트들(MPVDD) 내부에는, MVDD로 표시된 일부 파선 특징부들이 있을 수 있다. 이들은 상부 금속층들 내에 있는, 위에 있는 PG 매크로(MVDD)의 패턴들이며, 비아들을 통해 금속 플레이트(MPVDD)에 전기적으로 연결된다. 더 큰 금속 플레이트(MPVDD) 내부의 금속 플레이트(MPVSS)는 위에 있는 PG 매크로(MVSS)에 전기적으로 연결된다. 더 작은 금속 플레이트들(MPVSS)은 이격되어 있고, 그것을 둘러싸고 있는 큰 금속 플레이트(MPVDD)로부터 전기적으로 분리된다. 금속 플레이트들(MPVSS)의 패턴들, 위치들 및 크기는 위에 놓이는 PG 매크로(MVSS)와 상이할 수 있다(도 1b).
유사하게, (도 3b의 좌측에 있는 금속 플레이트(MPVSS)와 같은) 더 큰 금속 플레이트들(MPVSS)이 있고, 더 큰 금속 플레이트들(MPVSS) 내부에 더 작은 금속 플레이트들(MPVDD)이 있다. 더 작은 금속 플레이트들(MPVDD)은 이격되고 그것을 둘러싸고 있는 큰 금속 플레이트(MPVSS)로부터 전기적으로 분리된다. 금속 플레이트들(MPVSS)의 내부에는, MVSS로 표시된 일부 파선 특징부들이 있을 수 있다. 이들은, 상부 금속층들 내에 있는 PG 매크로(MVSS)의 패턴들이며, 비아들을 통해 금속 플레이트(MPVSS)와 전기적으로 연결된다. 더 큰 금속 플레이트(MPVDD) 내부의 작은 금속 플레이트(MPVSS)는 위에 있는 PG 매크로(MVSS)에 전기적으로 연결된다. 작은 금속 플레이트들(MPVDD)의 패턴들, 위치들 및 크기는 위에 있는 PG 매크로(MVDD)와 상이할 수 있다(도 1b).
도 2a, 2b, 3a 및 3b에 도시된 바와 같은 형성 방식을 통해, VDD 및 VSS 전원 공급부에 대해 (얇은 금속 라인들이 아닌) 큰 금속 플레이트들(MPVDD 및 MPVSS)이 형성된다. 따라서, 상대적으로 얇은 금속 트레이스들이 전력을 공급하는 데 사용되는 전력 방식들에서보다 전력 임피던스가 감소된다.
도 4a는 도 3a에 도시된 바와 같이 금속 특징부들(MIF)을 (층 3-5와 같은) 매크로 포함 층으로 레이아웃(추가)하는 것을 도시하며, 이 금속 특징부들(MIF)은 이웃하는 PG 매크로들(MVDD)을 함께 상호연결하고, 이웃하는 PG매크로들(MVSS)를 함께 상호연결한다. 각각의 프로세스는 도 9에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(210)로서 예시된다. 도 4a에서, 추가된 금속 특징부들(MIF)이 원래의 PG 매크로들(MVDD 및 MVSS)과의 인터페이스들을 형성하는 것으로 도시된다는 것이 이해된다. 그러나, 이러한 인터페이스들은, PG 매크로들(MVDD 및 MVSS)의 경계들을 표시하기 위한 것이지만, 이러한 인터페이스들은 실제로 레이아웃에 존재하지 않으며, 제조되는 최종 물리적 패키지들에 존재하지 않는다.
도 4b는 도 4a의 평면도를 도시한다. 평면도는 매크로 포함 층들(예를 들어, 층 3, 4 및/또는 5) 중 하나를 나타낸다. 금속 상호연결 특징부들(MIF)이 추가된 후, 도 1b에 도시된 것과 같은 분리된 PG 매크로들(MVDD 및 MVSS)은, 전력 메시와 비교하여, 전력 공급 및 전기 접지를 전달하기 위한 큰 금속 플레이트들(MPVDD 및 MPVSS)을 갖는 전력 평면들의 부분들이 된다.
도 5a를 참조하면, 금속 비아들(MV)이 전기 커넥터들(ECB)을 위에 있는 금속 플레이트들(MPVDD 및 MPVSS)에 연결하기 위해 레이아웃된다. 각각의 프로세스는 도 9에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(212)로서 예시된다. 전기 커넥터들(ECB) 중 일부는 금속 플레이트들(MPVDD)에 연결되고, 전기 커넥터들(ECBVDD)로 표시된다. 일부 다른 전기 커넥터들(ECB)은 금속 플레이트들(MPVSS)에 연결되며 전기 커넥터들(ECBVSS)로 표시된다.
도 5b는 도 5a에 도시된 구조물의 평면도를 도시한다. 평면도는 매크로가 없는 층들 중 하나(예를 들어, 층 2)를 나타낸다. 도 3b에 도시된 평면도와 비교하여, 복수의 탈기 홀들(DH)은 금속 패드들(MPVDD, MPVSS)의 밀도를 감소시키기 위해 형성된다. (주로 신호 라우팅에 사용되는 칩 영역과 비교하여) 전력 네트워크 영역의 밀도가 높으면, 패턴 로딩 효과가 발생할 가능성이 더 높고, 더 높은 금속 밀도를 갖는 칩 영역들 내의 특징부들은 더 낮은 금속 밀도를 갖는 칩 영역들 내의 특징부들보다 얇을 수 있다. 탈기 구멍들을 형성함으로써 패턴 로딩 효과가 감소된다.
대안적인 실시예들에 따르면, 탈기 구멍들(DH)은, 금속 플레이트들(MPVDD 및 MPVSS)의 형성 후의 단계에서 형성되는 대신에, 도 3a 및 3b에 도시된 동일한 공정에서 형성될 수 있다. 대안적으로 서술하면, 금속 플레이트(MP1)를 패터닝하여 금속 플레이트들(MPVDD 및 MPVSS)을 형성하는 동일한 단계에서, 탈기 구멍들(DH) 또한 금속 플레이트들(MPVDD 및 MPVSS) 내에 형성된다.
다시 도 4b를 참조하면, 탈기 구멍들(DH)은 또한 매크로 포함 층들 내에 형성되어, (층 3-5와 같은) 매크로 포함 층들 내의 대응하는 금속 특징부들 또한 감소된 패턴 로딩 효과를 가질 수 있다. 금속 상호연결 특징부들(MIF)(도 4b) 내의 탈기 구멍들(DH) 및 금속 플레이트들(MPVDD 및 MPVSS) 내의 탈기 구멍들은 동일한 레이아웃 수정 단계에서, 또는 별도의 레이아웃 수정 단계들에서 형성될 수 있다.
다시 도 5a를 참조하면, 본 개시의 일부 실시예들에 따르면, 리던던트(redundant) 비아들(MV1, MV2, MV3) 등이 레이아웃된다. 각각의 프로세스는 도 9에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(214)로서 예시된다. (MV1과 같은) 리던던트 비아들 중 일부는 금속 특징부들(MPVDD 및 MPVSS)을 위에 있는 MP 매크로들(MVSS 및 MVDD)에 연결하는 데 사용된다. (MV2와 같은) 일부 다른 리던던트 비아들은 상부 층들에 그리고 PG 매크로들(MVDD 및 MVSS)의 외부에 추가되고, PG 매크로들(MVDD)을 전기적으로 상호연결하는 데에 사용되며, PG 매크로들(MVSS)을 상호연결하는 데에 사용된다. 리던던트 비아들은 PG 매크로들(MVDD 및 MVSS) 내에 추가되거나 추가되지 않을 수 있다. 도 5a는 설계 규칙들을 위반하지 않는 PG 매크로들(MVDD 및 MVSS) 내부에 추가되는 일부 예시적인 리던던트 비아들(MV3)을 도시한다.
리던던트 비아들은, 다른 비아들이 다른 층들 내의 금속 특징부들을 상호연결하기 위해 추가되는 동일한 레이아웃 단계에서 추가될 수 있다. 리던던트 비아들은 또한 비아들이 추가된 후의 레이아웃 단계에서 추가될 수 있다. 이 실시예에서, 레이아웃 소프트웨어는, 설계 규칙들을 위반하지 않고 리던던트 비아들이 추가될 수 있는 위치들을 확인하고 리던던트 비아들을 추가한다. 리던던트 비아들은 전력 분배 네트워크에서의 저항을 감소시키는 기능을 갖는다.
선행 프로세스들은, 예를 들어 매크로 포함 층들 3, 4, 5 내에 금속 특징부들을 추가하는 단계, 전기 커넥터들(ECB)을 레이아웃하는 단계, 비아들(MV)을 레이아웃하는 단계, 리던던트 비아들을 추가하는 단계 등을 포함하는 복수의 프로세스들을 포함하는 것으로 이해된다. 이러한 프로세스들은 임의의 순서로 수행될 수 있으며, 이러한 프로세스 단계들 중 일부는 또한 동시에 수행될 수 있다.
도 6은 본 개시의 일부 실시예들에 따른 상부 커넥터 층에서의 전기 커넥터들(ECT1 및 ECT2)의 레이아웃을 도시한다. ECT1은 VDD 커넥터 또는 전기 신호를 전달하기 위한 신호 커넥터일 수 있다. ECT2는 VSS 커넥터 또는 신호를 전달하기 위한 신호 커넥터일 수 있다. 전기 커넥터들(ECT1 및 ECT2)은 PG 매크로들의 일부들이 아니다. 따라서, 층 1 내지 5 내의 금속 라인들과 전기 커넥터들(ECT1 및 ECT2) 및 대응하는 비아들은 라이브러리에서 선택하여 배치하지 않고 개별적으로 배치된다. 개별 금속 특징부들을 배치할 때, 최단 경로 방식이 사용된다. 예를 들어, 도 6은 종래의 레이아웃 방식을 사용하여 레이아웃된 금속 특징부들을 나타내는 파선 박스들로 그려진 일부 특징부들을 도시한다. 바닥 층으로부터 상부 층까지, 파선으로 표시된 금속 특징부들이 (좌측으로와 같이) 동일한 방향으로 연장된다는 것을 보여준다. 이로 인해 금속층 5에서 전기 경로가 전기 커넥터(ECT1)에서 멀리 떨어져 있고, 긴 연결 라인(CON1)이 상부 전기 커넥터(ECT1)에 연결하는 데에 사용되어야 한다. 위에 있는 비아들이 하부 비아들과 중첩되도록 레이아웃되지 않는 이유는, 설계 규칙이, 금속 특징부 위에 있는 비아들과 동일한 금속 특징부 아래에 있는 비아들이 최소 측방 간격을 갖도록 요구할 수 있기 때문이다.
본 개시의 일부 실시예들에 따르면, 금속 라인들/플레이트들 및 비아들의 레이아웃은 최단 경로 방식을 사용하여 수행될 수 있다. 예를 들어, 도 6에서, 금속 라인/패드(ML1)는 좌측 단부 및 우측 단부를 갖는다. 그 아래에 있는 비아(MV1)는 금속 라인/패드(ML1)의 좌측 단부에 연결되고, 위에 있는 비아(MV2)는 금속 라인/패드(ML1)의 우측 단부에 연결된다. 비아들(MV1, MV2) 사이의 측방 간격(S1)은 설계 규칙들에 의해 허용되는 최소 간격 이상일 수 있다. 금속 라인/패드(ML2)도 좌측 단부 및 우측 단부를 갖는다. 그 아래에 있는 비아(MV2)는 금속 라인/패드(ML2)의 우측 단부에 연결되고, 위에 있는 비아(MV3)는 금속 라인/패드(ML2)의 좌측 단부에 연결된다. 비아들(MV2, MV3) 사이의 측방 간격(S2)은 설계 룰들에 의해 허용되는 최소 간격과 같거나 그보다 약간 클 수 있다. 이러한 엇갈린(staggered) 레이아웃을 통해, 바닥 전기 커넥터(ECB)는 측방 긴 금속 라인/패드를 가질 필요 없이 위에 있는 상부 전기 커넥터(ECT1)에 연결될 수 있고, 바닥 전기 커넥터(ECB)와 상부 전기 커넥터(ECT1) 사이의 전체 저항이 감소된다. 전기 커넥터(ECT2)는 최단 경로 방식을 사용하여 바닥 커넥터(ECB)에 연결될 수도 있다.
도 7은 매크로가 없는 층들의 총 개수가 2보다 많은, 예를 들어 금속층 1, 2, 3, 및 4를 포함하는 매크로가 없는 층들을 갖는 일부 실시예들에서, 최단 경로 방식은 또한 바닥 전기 커넥터(ECB)를, PG 매크로(MVDD 또는 MVSS)일 수 있는, 위에 있는 PG 매크로에 연결하기 위해 사용될 수 있다.
레이아웃이 완료된 후, 재분배 구조물의 레이아웃이 탭 아웃되고, 물리적 패키지 구성요소를 형성하기 위해 제조 프로세스가 수행된다. 각각의 프로세스는 도 9에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(216)로서 예시된다. 도 8a는 일부 실시예들에 따른 레이아웃을 구현하는 재분배 구조물을 도시한다. 도시된 구조물은, 재분배 구조물(100)이 아래에 있는 디바이스 다이(20)의 양측 에지들을 넘어 측방향으로 연장되어, 더 큰 피치들을 갖는 상부 전기 커넥터들(ETC)이 디바이스 다이(20) 내의 전기 커넥터들에 전기적으로 연결되도록 형성될 수 있는 통합 팬아웃 패키지(102)를 포함한다는 것이 이해된다. PG 네트워크 및 대응하는 재분배 구조물(100)은, 패키지 기판들, 인터포저들 등을 포함하지만 이에 제한되지 않는 다른 패키지 구성요소들에서 사용될 수 있다는 것이 이해된다.
도 8a에 도시된 바와 같이, 디바이스 다이(20)는 디바이스 다이(20)의 상부 표면에 복수의 전기 커넥터들(22)을 포함한다. 전기 커넥터들(22)은 금속 필라들, 금속 패드들 등을 포함할 수 있다. 전기 커넥터들(22)은 폴리벤족사졸(PBO), 폴리이미드, 벤조사이클로부텐(BCB) 등으로 형성되거나 이를 포함할 수 있는 유전체층(24)에 위치될 수 있다. 디바이스 다이(20)는 몰딩 화합물, 에폭시, 수지 등일 수 있는 봉지재(26) 내에 봉지될 수 있다. 디바이스 다이(20) 및 봉지재(26)의 상부 표면은 서로 동일 평면에 있을 수 있다.
도 8b 내지 도 8e는 도 8a에 도시된 바와 같은 (물리적이고 유형적인 엔티티인) 통합 팬아웃 패키지(102)를 제조하는 중간 단계들을 도시한다. 본 명세서에서는 개략적인 프로세스에 대해 논의된다. PG 재분배 네트워크가 팬아웃 패키지들 이외의 패키지 구성요소들에 사용될 수 있기 때문에 다른 프로세스들이 채택될 수 있음이 이해된다.
도 8b를 참조하면, 디바이스 다이(20)는 유리 캐리어일 수 있는 캐리어(60) 위에 배치된다. 각각의 프로세스는 도 10에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(302)로서 예시된다. LTHC(Light-To-Heat-Conversion) 필름일 수 있는 이형 필름(62)이 캐리어(60) 위에 코팅된다. 디바이스 다이(20)는 접착층일 수 있는 다이 부착 필름(64)을 통해 이형 필름(62)에 접착될 수 있다. 하나의 디바이스 다이(20)가 예시되어 있지만, 캐리어(60) 위에 배치된 디바이스 다이(20)와 동일한 복수의 동일한 디바이스 다이들이 있을 수 있다.
도 8c를 참조하면, 봉지재(26)가 분배되고 경화되어 디바이스 다이(20)를 봉지한다. 각각의 프로세스는 도 10에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(304)로서 예시된다. 봉지재(26)는 몰딩 화합물, 에폭시, 수지 등을 포함할 수 있다. 다음으로, 도 8d에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행되어, 디바이스 다이(20)의 전기 커넥터들(22)이 노출된다. 각각의 프로세스는 도 10에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(306)로서 예시된다.
도 8e를 참조하면, 재분배 구조물(100)이 디바이스 다이(20) 및 봉지재(26) 위에 형성된다. 각각의 프로세스는 도 10에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(308)로서 예시된다. 따라서, 통합 팬아웃 패키지(102)가 형성된다. 유전체층들(30, 31, 34, 40, 48, 54)은, PBO, 폴리이미드, BCB 등과 같은 폴리머들일 수 있는 유기 재료들로 형성될 수 있다. 대안적으로, 유전체층들(30, 31, 34, 40, 48, 54)은 SiO2, SiN, SiOC, SiOCN, SiON 등과 같은 무기 재료들로 형성될 수 있다. 재분배 라인들 및 비아들(ETB, 36, 38, 42, 44, 50, 52, 60, 62)은 구리 또는 구리 합금으로 형성될 수 있으며, Ti, TiN, Ta, TaN, 니켈 등과 같은 다른 재료들을 포함할 수 있다. 형성 프로세스는 도금을 포함할 수 있다. 금속 라인들(38, 44, 52, 62)은 대응하는 아래 있는 비아들(36, 42, 50, 60)과 동일한 도금 프로세스들에서 형성될 수 있고, 이에 따라 그들 사이에 구별 가능한 인터페이스들이 없을 수 있다. 일부 실시예들에 따르면, 전기 커넥터들(ECB) 및 재분배 라인들의 형성은 금속 시드 층을 퇴적하는 단계, 금속 시드 층 위에 패터닝된 도금 마스크(도시되지 않음)를 형성하는 단계, 도금 마스크 내의 개구들 내에 그리고 금속 시드 층의 노출된 부분들 상에 전기 커넥터들(ECB)을 도금하는 단계, 도금된 특징부들에 의해 이전에 덮인 금속 시드 층을 에칭하는 단계를 포함할 수 있다. ETC들은 또한 금속 필라들과 솔더 영역들을 포함할 수 있다. 재분배 구조물(100)의 레이아웃은 이전 실시예들을 참조하여 논의된 바와 같다. 금속층 1-6도 표시된다. 금속층들 내의 특징부들은 도 5a 및 5b 내의 대응하는 특징부들에 대응할 수 있다. 예를 들어, 전기 커넥터들(ECB 및 ETC)은 도 5a에서 각각 전기 커넥터(ECB 및 ECT)의 패턴들을 가진다.
그 후, 통합 팬아웃 패키지(102)는 캐리어(60)로부터 디본딩된다. 각각의 프로세스는 도 10에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스(310)로서 예시된다. 일부 실시예들에 따르면, 디본딩 프로세스는LTHC(62) 상에 레이저 빔을 투사(project)함으로써 수행되어, LTHC(62)가 레이저 빔의 열 하에서 분해되고, 통합 팬아웃 패키지(102)가 캐리어(60)로부터 들어올려질 수 있다. 연삭 프로세스는 디바이스 다이(20)의 후면에서 수행될 수 있어, 다이 부착 필름(64)이 제거된다. 결과적인 구조물은 도 8a에 도시된다.
재분배 구조물(100)의 형성에 대한 상기 논의에서, 재분배 구조물(100)은 디바이스 다이(20) 및 봉지재(26) 바로 위에 층층이(layer-by-layer) 형성된다. 다른 실시예들에 따르면, 재분배 구조물(100)은 또한 별개로 형성될 수 있고, 그 후에 디바이스 다이(20), 또는 패키지, 인터포저, 패키지 기판, 인쇄 회로 기판 등과 같은 다른 유형의 패키지 구성요소에 본딩될 수 있다.
도 8a에 도시된 것과 같은, 형성된 구조물에서, PG 매크로들(MVDD 및 MVSS)은 재분배 구조물(100) 내에 형성된다. 일부 실시예들에 따르면, PG 매크로들(MVDD 및 MVSS) 내부에 리던던트 비아들이 형성되지 않는다. 따라서, (도 8a의 MVSS1 및 MVSS2와 같은) 복수의 PG 매크로들(MVDD 및 MVSS)은 구조들, 크기들, 형태들 등이 서로 동일할 수 있다. 따라서 이러한 PG 매크로들(MVDD 및 MVSS)은 복수의 금속층들로 확장되는 그와 동일한 구조물들에 대해 식별될 수 있다. 또한, 하나 이상의 금속층들 내에서 PG 매크로들(MVDD 및 MVSS)은 그들 사이에 구별할 수 있는 인터페이스들이 없는 연속 금속 플레이트의 부분들일 수 있다는 점에 유의한다.
본 개시의 실시예들은 몇 가지 유리한 특징들을 갖는다. 재분배 구조물들의 상부 층 내로 연장되는 PG 매크로들을 설계하고, 다른 특징부들을 레이아웃하기 위해 재분배 구조물들의 하부 층들을 남겨둠으로써, 설계를 위해, 하부 층들 내의 그리고 PG 매크로들 바로 아래에 있는 칩 영역들을 사용하는 것이 자유롭다. 이는 칩 영역들이 PG 매크로들에 연관(tie)되지 않기 때문에 설계에 유연성을 제공한다. 이 칩 영역은 위에 있는 PG 매크로들 이외의 다른 전기 전위에 연결되는 특징부들을 레이아웃하는 데에 사용되거나, 또는 신호들을 라우팅하는 데에 사용될 수 있다. 또한, 전력 경로들의 저항을 줄이기 위해 리던던트 비아들이 형성된다. 전력 경로들의 저항을 감소시키기 위해 최단 경로 방식 또한 채택된다. 최단 경로 방식은 PG 매크로들 바로 아래에 있는 층들에서 사용될 수 있으며, PG 매크로들이 위치한 상부 층들로 연장될 수 있으며, 이에 의해 설계 유연성과 감소된 저항이 모두 달성될 수 있다.
본 개시의 일부 실시예들에 따르면, 구조물은, 디바이스 다이; 그 내부에 디바이스 다이를 봉지하는 봉지재; 디바이스 다이 위에 그리고 디바이스 다이에 전기적으로 연결된 재분배 구조물 - 상기 재분배 구조물은 바닥 층 및 상기 바닥 층 위의 복수의 상부 층들을 포함하고, 상기 재분배 구조물은 상기 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층까지 연장되는 제1 전원 접지 매크로를 포함함 - ; 상기 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층까지 연장되는 제2 전원 접지 매크로; 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 적어도 하나의 제1 도전성 특징부; 및 상기 바닥 층 내에 있고 상기 제2 전원 접지 매크로에 의해 중첩되는 적어도 하나의 제2 도전성 특징부를 포함하고, 상기 적어도 하나의 제1 도전성 특징부의 패턴들은 상기 적어도 하나의 제2 도전성 특징부와 상이하다. 일 실시예에서, 적어도 하나의 제1 도전성 특징부는 제1 복수의 도전성 특징부들을 포함하고, 적어도 하나의 제2 도전성 특징부는 제2 복수의 도전성 특징부들을 포함하고, 제1 복수의 도전성 특징부들의 제1 총 카운트는 제2 복수의 전도성 특징부들의 제2 총 카운트와 상이하다. 일 실시예에서, 적어도 하나의 제1 도전성 특징부는 제1 전원 접지 매크로로부터 전기적으로 단절된 제1 금속 패드를 포함한다. 일 실시예에서, 최상부 층은 솔더 영역을 포함한다. 일 실시예에서, 바닥 층은 디바이스 다이 내의 금속 패드와 접촉한다. 일 실시예에서, 제1 전원 접지 매크로 및 제2 전원 접지 매크로는 모두 VDD 매크로들이다. 일 실시예에서, 제1 전원 접지 매크로 및 제2 전원 접지 매크로는 모두 VSS 매크로들이다. 일 실시예에서, 제1 전원 접지 매크로는 복수의 상부 층들 중 하나에 각각 있는 복수의 금속 플레이트들, 및 복수의 상부 층들 각각에 있는 복수의 비아들을 포함하고, 상기 제1 전원 접지 매크로 내의 복수의 금속 플레이트들은 제2 전원 접지 매크로 내의 복수의 금속 플레이트들 중 대응하는 것과 동일한 패턴들, 위치들 및 크기들을 갖는다. 일 실시예에서, 제1 전원 접지 매크로는 복수의 금속 플레이트들을 포함하고, 복수의 금속 플레이트들의 에지들은 수직으로 정렬된다. 일 실시예에서, 재분배 구조물은 바닥 층 위에 그리고 복수의 상부 층들 아래에 추가 층을 더 포함하고, 상기 재분배 구조물은 상기 추가 층 내의 금속 패드를 더 포함하며, 금속 패드는, 제1 전원 접지 매크로에 의해 중첩되고 제1 전원 접지 매크로로부터 전기적으로 단절된다.
본 개시의 일부 실시예들에 따르면, 구조물은 바닥 층 및 바닥 층 위의 복수의 상부 층들을 포함하는 재분배 구조물을 포함하고, 재분배 구조물은 상기 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층까지 연장하는 제1 전원 접지 매크로; 및 상기 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 제1 금속 패드를 포함하고, 상기 제1 금속 패드는 상기 제1 전원 접지 매크로로부터 전기적으로 단절된다. 일 실시예에서, 구조물은 바닥 층 내에 있고 제1 전원 접지 매크로에 의해 중첩되는 제2 금속 패드를 더 포함하고, 상기 제2 금속 패드는 상기 제1 전원 접지 매크로에 전기적으로 연결된다. 일 실시예에서, 구조물은 제1 전원 접지 매크로에 의해 중첩된 디바이스 다이를 더 포함하고, 상기 디바이스 다이는 제1 금속 패드에 물리적으로 본딩되는 제2 금속 패드를 더 포함한다. 일 실시예에서, 상기 구조물은 상기 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층으로 연장하는 제2 전원 접지 매크로 - 상기 제2 전원 접지 매크로는 상기 제1 전원 접지 매크로와 동일함 - ; 및 상기 바닥 층 내에 있고 상기 제2 전원 접지 매크로에 의해 중첩되는 제2 금속 패드 - 상기 제2 금속 패드는 상기 제2 전원 접지 매크로에 전기적으로 연결됨 - 를 더 포함한다. 일 실시예에서, 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 금속 패드들의 제1 총 카운트는, 상기 바닥 층 내에 있고 상기 제2 전원 접지 매크로에 의해 중첩되는 금속 패드들의 제2 총 카운트와 상이하다.
본 개시의 일부 실시예들에 따르면, 방법은 캐리어 위에 디바이스 다이를 배치하는 단계; 봉지재 내에 디바이스 다이를 봉지하는 단계; 디바이스 다이 내의 금속 패드들이 드러나도록 봉지재를 평탄화하는 단계; 및 상기 디바이스 다이 및 상기 봉지재 위에 재분배 구조물을 형성하는 단계를 포함하고, 상기 재분배 구조물은 상기 디바이스 다이와 접촉하는 바닥 층, 및 상기 바닥 층 위의 복수의 상부 층들을 포함하고, 상기 재분배 구조물은, 상기 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층까지 연장하는 제1 전원 접지 매크로; 및 상기 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 제1 금속 패드를 포함하고, 상기 제1 금속 패드는 상기 제1 전원 접지 매크로로부터 전기적으로 단절된다. 일 실시예에서, 재분배 구조물은 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층으로 연장하는 제2 전원 접지 매크로; 및 상기 바닥 층 내에 위치하며 상기 제2 전원 접지 매크로와 중첩되는 제2 금속 패드를 더 포함하고, 상기 제2 금속 패드는 상기 제2 전원 접지 매크로와 전기적으로 연결된다. 일 실시예에서, 제1 전원 접지 매크로를 형성하는 단계는 복수의 상부 층들 중 최상부 층 내에 솔더 영역을 형성하는 단계를 포함한다. 일 실시예에서, 상기 방법은 디바이스 다이 및 봉지재로부터 캐리어를 디본딩하는 단계를 더 포함한다. 일 실시예에서, 복수의 상부 층들은 4개의 층을 포함한다.
본 개시의 일부 실시예들에 따르면, 방법은 복수의 전원 접지 매크로들을 재분배 구조물의 레이아웃에 배치하는 단계 - 상기 재분배 구조물은 복수의 상부 층들로서, 상기 복수의 전원 접지 매크로들은 복수의 상부 층들 내로 연장되는 것인, 상기 복수의 상부 층들과, 상기 복수의 상부 층들 아래의 제1 하부 층을 포함함 - ; 상기 제1 하부 층 내에 금속 플레이트를 레이아웃하는 단계 - 상기 금속 플레이트는 상기 복수의 전원 접지 매크로들 바로 아래로 연장됨 -; 금속 플레이트를 패터닝하여 복수의 금속 특징부들의 패턴들을 형성하는 단계; 및 복수의 전원 접지 매크로들을, 복수의 전원 접지 매크로들 바로 아래에 있는 복수의 금속 특징부들과 연결하는 금속 비아들의 패턴들을 레이아웃하는 단계를 포함한다. 일 실시예에서, 방법은 재분배 구조물의 레이아웃을 구현하는 물리적 패키지 구성요소를 제조하는 단계를 더 포함한다. 일 실시예에서, 전원 접지 매크로들은 셀 라이브러리로부터 복사된다. 일 실시예에서, 복수의 전원 접지 매크로들을 배치하는 단계는 VDD 매크로 및 VSS 매크로를 배치하는 단계를 포함하며, 상기 VDD 매크로 및 상기 VSS 매크로는 동일한 구조를 갖는다. 일 실시예에서, 방법은 제1 하부 층 아래에 있는 제2 하부 층 내에 바닥 전기 커넥터를 레이아웃하는 단계를 더 포함하고, 상기 바닥 전기 커넥터는 복수의 전원 접지 매크로들 내의 제1 매크로에 의해 중첩되고, 상기 바닥 전기 커넥터는 상기 복수의 전원 접지 매크로들 내의 제2 매크로에 전기적으로 연결된다. 일 실시예에서, 제1 매크로는 VDD 매크로이고, 제2 매크로는 VSS 매크로이다. 일 실시예에서, 방법은 재분배 구조물의 레이아웃 내에 상부 전기 커넥터를 레이아웃하는 단계; 상기 재분배 구조물의 레이아웃 내에서 바닥 전기 커넥터를 레이아웃하는 단계; 및 상기 바닥 전기 커넥터를 상기 상부 전기 커넥터와 전기적으로 연결하기 위해 복수의 금속 라인들 및 비아들을 레이아웃하는 단계를 포함하고, 복수의 금속 라인들 및 비아들은 최단 경로 방식을 사용하여 레이아웃된다. 일 실시예에서, 상기 방법은 복수의 전원 접지 매크로들을 복수의 전원 접지 매크로들 바로 아래에 있는 복수의 금속 특징부들과 추가로 연결하기 위해 리던던트 비아들을 레이아웃하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 상기 복수의 전원 접지 매크로들 내부에 리던던트 비아들을 레이아웃하는 단계를 더 포함한다.
본 개시의 일부 실시예들에 따르면, 방법은 재분배 구조물의 레이아웃에 제1 전원 접지 매크로를 배치하는 단계 - 상기 제1 전원 접지 매크로는 재분배 구조물의 복수의 상부 층들 내로 연장됨 - ; 상기 제1 전원 접지 매크로 바로 아래에 있는 바닥 전기 커넥터를 레이아웃하는 단계; 상기 바닥 전기 커넥터 위에 그리고 상기 제1 전원 접지 매크로 아래에 있는 금속 특징부의 패턴을 형성하는 단계; 상기 바닥 전기 커넥터를 상기 금속 특징부의 패턴에 연결하는 제1 비아의 제1 패턴을 레이아웃하는 단계; 및 상기 금속 특징부의 패턴을 상기 제1 전원 접지 매크로에 연결하는 제2 비아의 제2 패턴을 레이아웃하는 단계를 포함한다. 일 실시예에서, 금속 특징부의 패턴을 형성하는 단계는 상기 제1 전원 접지 매크로의 에지들을 넘어 측방향으로 연장하는 연속적인 금속 플레이트를 레이아웃하는 단계; 및 상기 연속적인 금속 플레이트를 패터닝하여 금속 특징부의 패턴을 형성하는 단계를 포함한다. 일 실시예에서, 상기 연속적인 금속 플레이트를 패터닝하는 것은 금속 특징부의 패턴 및 추가적인 금속 특징부의 추가 패턴을 형성하고, 상기 추가적인 금속 특징부의 패턴은 상기 금속 특징부의 패턴에 의해 둘러싸인다. 일 실시예에서, 상기 제1 전원 접지 매크로는 VDD 매크로이고, 상기 방법은 제2 전원 접지 매크로를 재분배 구조물의 레이아웃에 배치하는 단계 - 상기 추가적인 금속 특징부의 패턴은 상기 제2 전원 접지 매크로의 바로 아래에 있으며, 상기 제2 전원 접지 매크로는 VSS 매크로임 - ; 및 상기 추가적인 금속 특징부의 패턴을 상기 제2 전원 접지 매크로에 연결하는 제3 비아의 제3 패턴을 레이아웃하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 복수의 전원 접지 매크로들을 상기 재분배 구조물의 레이아웃에 배치하는 단계를 더 포함하고, 복수의 전원 접지 매크로들 각각은 상기 복수의 상부 층들 내에서 제한된다. 일 실시예에서, 상기 방법은 상기 복수의 상부 층들 중 하나 내에 금속 플레이트를 배치하는 단계를 더 포함하고, 상기 금속 플레이트는 복수의 전원 접지 매크로들을 상기 전원 접지 매크로에 결합(join)한다.
본 개시의 일부 실시예들에 따르면, 방법은 재분배 구조물의 레이아웃을 제공하는 단계 - 상기 재분배 구조물은 복수의 상부 층들 및 상기 상부 층들 아래에 있는 하부 층을 포함함 - ; 복수의 전력 매크로들 및 복수의 접지 매크로들을 배치하는 단계 - 상기 복수의 전력 매크로들 및 상기 복수의 접지 매크로들의 바닥 부분들은 상기 복수의 상부 층들 내의 바닥 층에 있음 -; 복수의 도전성 특징부들의 패턴들을 레이아웃하는 단계 - 상기 복수의 도전성 특징부들의 패턴들은 상기 복수의 전력 매크로들 및 상기 복수의 접지 매크로들에 의해 중첩됨 -; 및 상기 복수의 도전성 특징부들을 상기 복수의 전력 매크로들 및 상기 복수의 접지 매크로들에 연결하는 비아들을 레이아웃하는 단계를 포함한다. 일 실시예에서, 상기 복수의 전력 매크로들 및 상기 복수의 접지 매크로들 각각은 상부 커넥터 층 및 상기 상부 커넥터 층 아래의 적어도 2개의 금속층들을 포함한다. 일 실시예에서, 재분배 구조물의 레이아웃은 팬아웃 패키지의 부분이다. 일 실시예에서, 상기 방법은 패키지를 제조하는 단계를 더 포함하고, 상기 재분배 구조물의 레이아웃은 상기 패키지에서 구현된다. 일 실시예에서, 상기 복수의 전력 매크로들 및 상기 복수의 접지 매크로들은 셀 라이브러리로부터 복사된다.
[부기]
(실시예 1) 구조물에 있어서,
디바이스 다이;
상기 디바이스 다이를 그 내부에 봉지하는 봉지재(encapsulant);
상기 디바이스 다이 위에서 상기 디바이스 다이에 전기적으로 연결되는 재분배 구조물을 포함하고,
상기 재분배 구조물은 바닥 층 및 상기 바닥 층 위의 복수의 상부 층들을 포함하고, 상기 재분배 구조물은,
상기 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층까지 연장되는 제1 전원 접지(power-ground) 매크로;
상기 복수의 상부 층들 내의 상기 최상부 층으로부터 상기 복수의 상부 층들 내의 상기 최하부 층까지 연장되는 제2 전원 접지 매크로;
상기 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 적어도 하나의 제1 도전성 특징부; 및
상기 바닥 층 내에 있고 상기 제2 전원 접지 매크로에 의해 중첩되는 적어도 하나의 제2 도전성 특징부를 포함하고, 상기 적어도 하나의 제1 도전성 특징부의 패턴들은 상기 적어도 하나의 제2 도전성 특징부와 상이한 것인, 구조물.
(실시예 2) 실시예 1에 있어서, 상기 적어도 하나의 제1 도전성 특징부는 제1 복수의 도전성 특징부들을 포함하고, 상기 적어도 하나의 제2 도전성 특징부는 제2 복수의 도전성 특징부들을 포함하고, 상기 제1 복수의 도전성 특징부들의 제1 총 카운트(count)는 상기 제2 복수의 도전성 특징부들의 제2 총 카운트와 상이한 것인, 구조물.
(실시예 3) 실시예 1에 있어서, 상기 적어도 하나의 제1 도전성 특징부는 상기 제1 전원 접지 매크로로부터 전기적으로 단절된 제1 금속 패드를 포함하는, 구조물.
(실시예 4) 실시예 1에 있어서, 상기 최상부 층은 솔더 영역을 포함하는, 구조물.
(실시예 5) 실시예 1에 있어서, 상기 바닥 층은 상기 디바이스 다이 내의 금속 패드와 접촉하는, 구조물.
(실시예 6) 실시예 1에 있어서, 상기 제1 전원 접지 매크로 및 상기 제2 전원 접지 매크로 둘 다는, VDD 매크로들인, 구조물.
(실시예 7) 실시예 1에 있어서, 상기 제1 전원 접지 매크로 및 상기 제2 전원 접지 매크로 둘 다는, VSS 매크로들인, 구조물.
(실시예 8) 실시예 1에 있어서, 상기 제1 전원 접지 매크로는, 각각이 상기 복수의 상부 층들 중 하나의 상부 층 내에 있는 복수의 금속 플레이트들, 및 상기 복수의 상부 층들 각각 내에 있는 복수의 비아들을 포함하고, 상기 제1 전원 접지 매크로 내의 상기 복수의 금속 플레이트들은 상기 제2 전원 접지 매크로 내의 상기 복수의 금속 플레이트들 중 대응하는 금속 플레이트와 동일한 패턴, 위치 및 크기를 갖는, 구조물.
(실시예 9) 실시예 1에 있어서, 상기 제1 전원 접지 매크로는 복수의 금속 플레이트들을 포함하고, 상기 복수의 금속 플레이트들의 에지들은 수직으로 정렬되는, 구조물.
(실시예 10) 실시예 1에 있어서, 상기 재분배 구조물은 상기 바닥 층 위에 그리고 상기 복수의 상부 층들 아래에 추가 층을 더 포함하고, 상기 재분배 구조물은 상기 추가 층 내의 금속 패드를 더 포함하며, 상기 금속 패드는 상기 제1 전원 접지 매크로에 의해 중첩되되 상기 제1 전원 접지 매크로로부터 전기적으로 단절되는, 구조물.
(실시예 11) 구조물로서,
바닥 층 및 상기 바닥 층 위의 복수의 상부 층들을 포함하는 재분배 구조물을 포함하고, 상기 재분배 구조물은,
상기 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층까지 연장되는 제1 전원 접지 매크로; 및
상기 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 제1 금속 패드를 포함하고, 상기 제1 금속 패드는 상기 제1 전원 접지 매크로로부터 전기적으로 단절되는, 구조물.
(실시예 12) 실시예 11에 있어서, 상기 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 제2 금속 패드를 더 포함하고, 상기 제2 금속 패드는 상기 제1 전원 접지 매크로에 전기적으로 연결되는, 구조물.
(실시예 13) 실시예 11에 있어서, 상기 제1 전원 접지 매크로에 의해 중첩되는 디바이스 다이를 더 포함하고, 상기 디바이스 다이는 상기 제1 금속 패드에 물리적으로 본딩되는 제2 금속 패드를 더 포함하는, 구조물.
(실시예 14) 실시예 11에 있어서,
상기 복수의 상부 층들 내의 상기 최상부 층으로부터 상기 복수의 상부 층들 내의 상기 최하부 층까지 연장되는 제2 전원 접지 매크로 - 상기 제2 전원 접지 매크로는 상기 제1 전원 접지 매크로와 동일함 - ; 및
상기 바닥 층 내에 있고 상기 제2 전원 접지 매크로에 의해 중첩되는 제2 금속 패드를 더 포함하고, 상기 제2 금속 패드는 상기 제2 전원 접지 매크로에 전기적으로 연결되는, 구조물.
(실시예 15) 실시예 14에 있어서, 상기 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 제1 금속 패드들의 총 개수는, 상기 바닥 층 내에 있고 상기 제2 전원 접지 매크로에 의해 중첩되는 금속 패드들의 제2 총 개수와 상이한, 구조물.
(실시예 16) 방법에 있어서,
캐리어 위에 디바이스 다이를 배치하는 단계;
상기 디바이스 다이를 봉지재 내에 봉지하는 단계;
상기 디바이스 다이 내의 금속 패드들을 드러내기 위해 상기 봉지재를 평탄화하는 단계; 및
상기 디바이스 다이 및 상기 봉지재 위에 재분배 구조물을 형성하는 단계를 포함하고, 상기 재분배 구조물은 상기 디바이스 다이와 접촉하는 바닥 층 및 상기 바닥 층 위의 복수의 상부 층들을 포함하며, 상기 재분배 구조물은,
상기 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층까지 연장되는 제1 전원 접지 매크로; 및
상기 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 제1 금속 패드를 포함하고, 상기 제1 금속 패드는 상기 제1 전원 접지 매크로로부터 전기적으로 단절되는 것인, 방법.
(실시예 17) 실시예 16에 있어서, 상기 재분배 구조물은,
상기 복수의 상부 층들 내의 상기 최상부 층으로부터 상기 복수의 상부 층들 내의 상기 최하부 층까지 연장되는 제2 전원 접지 매크로; 및
상기 바닥 층 내에 있고 상기 제2 전원 접지 매크로에 의해 중첩되는 제2 금속 패드를 더 포함하고, 상기 제2 금속 패드는 상기 제2 전원 접지 매크로에 전기적으로 연결되는, 방법.
(실시예 18) 실시예 16에 있어서, 상기 제1 전원 접지 매크로를 형성하는 단계는, 상기 복수의 상부 층들 내의 상기 최상부 층 내에 솔더 영역을 형성하는 단계를 포함하는, 방법.
(실시예 19) 실시예 16에 있어서, 상기 디바이스 다이 및 상기 봉지재로부터 상기 캐리어를 디본딩하는 단계를 더 포함하는, 방법.
(실시예 20) 실시예 16에 있어서, 상기 복수의 상부 층들은 4개의 층들을 포함하는 방법.
상술한 내용은 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징부들을 개략적으로 설명한다. 통상의 기술자는 본 명세서에서 소개된 실시예들과 동일한 목적들을 수행하고 및/또는 동일한 장점을 달성하기 위해 다른 공정들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 통상의 기술자는, 그러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.

Claims (10)

  1. 구조물에 있어서,
    디바이스 다이;
    상기 디바이스 다이를 그 내부에 봉지하는 봉지재(encapsulant);
    상기 디바이스 다이 위에서 상기 디바이스 다이에 전기적으로 연결되는 재분배 구조물을 포함하고,
    상기 재분배 구조물은 바닥 층 및 상기 바닥 층 위의 복수의 상부 층들을 포함하고, 상기 재분배 구조물은,
    상기 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층까지 연장되는 제1 전원 접지(power-ground) 매크로;
    상기 복수의 상부 층들 내의 상기 최상부 층으로부터 상기 복수의 상부 층들 내의 상기 최하부 층까지 연장되는 제2 전원 접지 매크로;
    상기 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 적어도 하나의 제1 도전성 특징부; 및
    상기 바닥 층 내에 있고 상기 제2 전원 접지 매크로에 의해 중첩되는 적어도 하나의 제2 도전성 특징부를 포함하고, 상기 적어도 하나의 제1 도전성 특징부의 패턴들은 상기 적어도 하나의 제2 도전성 특징부와 상이한 것인, 구조물.
  2. 제1항에 있어서, 상기 적어도 하나의 제1 도전성 특징부는 제1 복수의 도전성 특징부들을 포함하고, 상기 적어도 하나의 제2 도전성 특징부는 제2 복수의 도전성 특징부들을 포함하고, 상기 제1 복수의 도전성 특징부들의 제1 총 카운트(count)는 상기 제2 복수의 도전성 특징부들의 제2 총 카운트와 상이한 것인, 구조물.
  3. 제1항에 있어서, 상기 적어도 하나의 제1 도전성 특징부는 상기 제1 전원 접지 매크로로부터 전기적으로 단절된 제1 금속 패드를 포함하는, 구조물.
  4. 제1항에 있어서, 상기 최상부 층은 솔더 영역을 포함하는, 구조물.
  5. 제1 항에 있어서, 상기 바닥 층은 상기 디바이스 다이 내의 금속 패드와 접촉하는, 구조물.
  6. 제1항에 있어서, 상기 제1 전원 접지 매크로는, 각각이 상기 복수의 상부 층들 중 하나의 상부 층 내에 있는 복수의 금속 플레이트들, 및 상기 복수의 상부 층들 각각 내에 있는 복수의 비아들을 포함하고, 상기 제1 전원 접지 매크로 내의 상기 복수의 금속 플레이트들은 상기 제2 전원 접지 매크로 내의 상기 복수의 금속 플레이트들 중 대응하는 금속 플레이트와 동일한 패턴, 위치 및 크기를 갖는, 구조물.
  7. 제1항에 있어서, 상기 제1 전원 접지 매크로는 복수의 금속 플레이트들을 포함하고, 상기 복수의 금속 플레이트들의 에지들은 수직으로 정렬되는, 구조물.
  8. 제1항에 있어서, 상기 재분배 구조물은 상기 바닥 층 위에 그리고 상기 복수의 상부 층들 아래에 추가 층을 더 포함하고, 상기 재분배 구조물은 상기 추가 층 내의 금속 패드를 더 포함하며, 상기 금속 패드는 상기 제1 전원 접지 매크로에 의해 중첩되되 상기 제1 전원 접지 매크로로부터 전기적으로 단절되는, 구조물.
  9. 구조물로서,
    바닥 층 및 상기 바닥 층 위의 복수의 상부 층들을 포함하는 재분배 구조물을 포함하고, 상기 재분배 구조물은,
    상기 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층까지 연장되는 제1 전원 접지 매크로; 및
    상기 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 제1 금속 패드를 포함하고, 상기 제1 금속 패드는 상기 제1 전원 접지 매크로로부터 전기적으로 단절되는, 구조물.
  10. 방법에 있어서,
    캐리어 위에 디바이스 다이를 배치하는 단계;
    상기 디바이스 다이를 봉지재 내에 봉지하는 단계;
    상기 디바이스 다이 내의 금속 패드들을 드러내기 위해 상기 봉지재를 평탄화하는 단계; 및
    상기 디바이스 다이 및 상기 봉지재 위에 재분배 구조물을 형성하는 단계를 포함하고, 상기 재분배 구조물은 상기 디바이스 다이와 접촉하는 바닥 층 및 상기 바닥 층 위의 복수의 상부 층들을 포함하며, 상기 재분배 구조물은,
    상기 복수의 상부 층들 내의 최상부 층으로부터 상기 복수의 상부 층들 내의 최하부 층까지 연장되는 제1 전원 접지 매크로; 및
    상기 바닥 층 내에 있고 상기 제1 전원 접지 매크로에 의해 중첩되는 제1 금속 패드를 포함하고, 상기 제1 금속 패드는 상기 제1 전원 접지 매크로로부터 전기적으로 단절되는 것인, 방법.
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