KR100768291B1

KR100768291B1 - 반도체 장치의 시험 장치 및 반도체 장치의 시험 방법

Info

Publication number: KR100768291B1
Application number: KR1020060012916A
Authority: KR
Inventors: 시게유키 마루야마; 요시카즈 아리사카; 가즈히로 다시로; 다카유키 가타야마; 데츠 오자와; 유우신 기무라
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-10-31
Filing date: 2006-02-10
Publication date: 2007-10-18
Also published as: US20070096761A1; CN1959425A; TWI317980B; JP2007121180A; KR20070046692A; TW200717677A; CN100565231C; US7355421B2

Abstract

본 발명에 의하면, 하나의 반도체 기판에 형성된 복수 개의 반도체 소자에 대한 것으로, 1개 측정의 경우와 같은 기능을 갖고, 복수 개(예를 들면, 4개)의 시험 처리를 동시에 행할 수 있는 프로브 카드 및 시험 방법을 제공하는 것을 과제로 한다.

발명의 프로브 카드(100)는 피시험 반도체 소자에 대응하여 배열 설치된 프로브 침(13), 상기 프로브 침(13)에 접속되는 전원 도전층(52), 접지(그라운드) 도전층(51) 및 신호 배선층(53)을 하나의 유닛으로 하는 시험용 유닛(TU)이, 동시 측정수에 대응하여 복수 개(예를 들면, 4개)가 서로 전기적으로 독립하여 탑재되어 이루어지는 것을 기본 구성으로 한다.

프로브 카드 기판, 프로브 침, 접지 도전층, 신호 배선

Description

반도체 장치의 시험 장치 및 반도체 장치의 시험 방법 {SEMICONDUCTOR APPARATUS TESTING ARRANGEMENT AND SEMICONDUCTOR APPARATUS TESTING METHOD}

도 1은 본 발명에 의한 시험 장치에서의 프로브 카드의 구성을 나타내는 평면도.

도 2는 본 발명에 의한 시험 장치에서의 프로브 카드의 구성을 나타내는 측면도.

도 3은 본 발명에 의한 시험 장치에서의 프로브 카드의 구성을 나타내는 요부 단면도.

도 4는 본 발명에 의한 시험 장치에서의 프로브 카드의 접지 도전층의 배치 구성을 나타내는 요부 평면도.

도 5는 본 발명에 의한 시험 장치에서의 프로브 카드의 신호 배선의 구성을 나타내는 요부 평면도.

도 6은 본 발명에 의한 시험 장치에서의 프로브 카드의 변형예를 나타내는 평면도.

*도면의 주요 부분에 대한 부호의 설명*

11 : 프로브 카드 기판

12 : 개구

13 : 프로브 침

51 : 접지 도전층

52 : 전원 도전층

53 : 신호 배선

54 : 절연층

TU1∼TU4 : 시험 유닛

본 발명은 반도체 장치의 시험 장치 및 반도체 장치의 시험 방법에 관한 것으로서, 특히 하나의 반도체 기판(웨이퍼) 위에 형성된 고기능 및 고속 동작형 반도체 소자의 복수 개에 대한 동시 시험을 가능하게 하는 반도체 장치의 시험 장치 및 반도체 장치의 시험 방법에 관한 것이다.

전자기기에 요구되는 고기능화·고성능화에 따라, 상기 전자기기에 탑재되는 반도체 장치(LSI)에 대해서도 보다 고집적도화, 고속화 또한 대용량화가 요구되고 있다.

이 때문에, 상기 반도체 장치를 구성하는 반도체 소자(LSI칩)에서도, 그 동작 속도가 고속화됨과 동시에 외부 접속 단자수가 증가하고, 또한 상기 외부 접속 단자 간의 간격이 더 좁아지고 있다. 특히, 시스템 LSI소자에서는 이 경향이 현저해서, 상기 시스템 LSI소자에 대해서 높은 신뢰성을 갖고 시험을 행하는 것이 어려 워지고 있다.

한편, 생산성의 유지·향상과 함께 제조 비용을 저하시키기 위해, 이들 시스템 LSI 소자 등 다수의 외부 접속 단자를 구비하는 반도체 소자에 관해서도, 복수 개를 동시에 시험하는 것이 업계 공통의 과제가 되고 있다.

특히, 미세한 외부접속 단자를 다수개 갖는 반도체 소자에 대해서, 상기 반도체 소자가 복수 개 형성된 반도체 기판(웨이퍼) 상태에서, 복수 개 동시에 시험을 행할 때, 상기 시험을 높은 시험 정밀도(전기 특성, 기계적 접촉성)를 갖고 행하는 것은, 확대되는 반도체 장치 시장의 요구를 만족시키기 위한 중요한 하나의 과제가 되고 있다.

반도체 소자를 시험하는 테스트 시스템은 기본적인 구성으로서, LSI 테스터 본체와, 시험 기판(프로브 카드)을 구비한다. 상기 프로브 카드는 개구부와, 상기 개구부에 배열 설치되어 피시험 반도체 소자의 전극 단자에 접촉하는 프로브 침과, 상기 시험 기판의 외주부에 배열 설치된 테스터 핀 접속 단자, 상기 콘택트 단자와 테스터 핀 접속 단자를 접속하는 배선, 또한 전원 도전층, 접지 도전층 등을 구비한다.

상기 프로브 침이 피시험 반도체 소자의 전극 단자에 접촉한 상태에서, LSI 테스터 본체의 핀이 프로브 카드의 테스터 핀 접속 단자에 접속됨으로써, 반도체 소자의 전극 단자로부터 LSI 테스터 본체까지 전기적 접속이 이루어져, 반도체 소자의 시험이 행하여진다.

하나의 반도체 기판에 다수개 형성된 반도체 소자에 대하여, 동시에 복수 개 시험을 행하는 것은 종래부터 행해지고 있다. 예를 들면, 특허문헌 1 또는 특허문헌 2 등에서는 1장의 반도체 기판에 형성되고 가로 및 세로 방향 또는 사선방향으로 인접한 2개의 반도체칩의 전극에 대하여, 프로브 카드에 설치된 프로브 침을 접촉시켜서, 상기 2개의 반도체칩의 시험을 동시에 행하는 것이 개시되어 있다.

가로 및 세로 방향으로 나열된 2개의 반도체 소자(반도체칩)를 동시에 시험할 때, 반도체 기억 소자(메모리 소자)와 같이 그 전극 단자의 나열 방향이 한 방향으로 되어 있는 경우 등과 같이, 전극 단자의 나열 방향과 반도체 소자의 나열 방향을 일치시키는 것이 용이하다면, 2개의 반도체 소자의 전극 단자에의 프로브 침의 접촉은 용이하며, 또한 상기 프로브 침으로부터 도출(導出)되는 배선의 길이를 균일화하는 것도 용이하다.

한편, 특허문헌 3 또는 특허문헌 4에서는 서로 분리된 4개의 접촉 침 그룹을 구비한 프로브 카드 구성 및 상기 프로브 카드를 사용하여 한장의 반도체 기판에 형성된 복수 개의 반도체칩에 대하여, 상기 반도체칩이 복수 개 분리된 위치에 있는 4개의 반도체칩의 테스트를 동시에 행하는 것이 개시되어 있다.

[특허문헌 1] 일본국 특허 공개소 56-61136호 공보.

[특허문헌 2] 일본국 특허 공개평 9-172143호 공보.

[특허문헌 3] 일본국 특허 공개평 11-16963호 공보.

[특허문헌 4] 일본국 실용신안 공개소 57-183571호 공보.

상기 테스트 시스템에 의해, 고기능 및 고속 동작형 반도체 소자를 시험할 때에는, 주시험 장치인 LSI 테스터의 각 채널(핀) 단자와 피시험 반도체 소자의 각 전극 단자 사이의 전송 거리를 매우 단축하고, 또한 각 전극 단자 간의 신호 전송선로의 거리의 차이를 아주 작게 하는 것이 기본적인 조건이 된다. 이것은, 신호 전송선로의 길이가 길수록 임피던스가 커져서 전기적인 응답성이 악화되고, 또한 신호 전송선로의 거리(배선 길이, 또는 프로브 침의 길이)에 차이가 있으면, 전기 신호의 전송 지연(skew)이 발생하여, 단자 사이에서 전기 신호의 입력·출력 타이밍에 시간적인 차이점(어긋남)이 발생해 버리기 때문이다.

이와 같이, 신호 전송선로의 전기적 특성의 최적화(최단 거리나 같은 길이의 배선)를 만족시키기 위해, 종래의 프로브 카드에서의 배선은 피시험 반도체 소자의 전극 단자의 배치에 대응하여 상기 반도체 소자의 주위 4변에 분배되고, 각각이 콘택트 단자(프로브 단자)에 접속되어 있다. 이러한 방법에 의해, 피시험 반도체 소자의 각 전극 단자에 대하여, 최단(最短)으로 또한 거의 같은 길이의 신호 전송경로를 확보할 수 있게 된다. 피시험 반도체 소자가 1개인 경우에는, 이러한 배치·배선 구조는 유효하다.

그러나, 상기 시험의 효율화를 꾀하기 위해서, 1장의 반도체 기판에 형성된 복수 개의 반도체 소자에 대하여 동시에 시험을 행하고자 할 때에는, 종래의 이들 요구를 만족시키는 것이 곤란하였다. 상기 특허문헌 1 또는 특허문헌 2에 개시된 기술에서는, 피시험 반도체 소자의 4변에 전극 단자가 배열 설치되어 있는 경우에는, 인접하는 반도체 소자의 경계 부분에서 반도체 소자의 나열 방향과는 수직한 방향으로 나열된 전극 단자에 대한 프로브 침의 접촉은, 상기 반도체 소자 위에 연 장할(타고넘을) 필요가 있다. 이 때문에, 필연적으로 그 길이가 다른 프로브 침의 길이보다도 길게 된다.

또한, 인접하는 반도체 소자의 경계 부분에서, 반도체 소자의 나열 방향과 수직인 방향으로 나열된 전극 단자에 대한 프로브 침은, 반도체 소자 위를 연장함과 동시에 경계부와는 반대의 위치에 있는 전극 단자에 접촉하는 프로브 침과 평행하게 근접하거나 같은 방향으로 인출된다. 이 때문에, 이들의 프로브 침의 도출부에서는 프로브 침의 밀도가 높아지고, 프로브 침 상호 간의 부유 용량의 증대를 초래하게 된다. 따라서, 이러한 프로브 침의 설치·인출 구조에 의하면, 상기 전송선로의 저임피던스화, 최적화(최단 거리나 같은 길이의 배선)의 실현이 곤란하다.

반도체 소자의 모서리부에서 사선 방향으로 인접하는 2개의 반도체칩에 대하여, 프로브 카드에 설치된 침을 동시에 접촉시켜 상기 2개의 반도체칩의 시험을 행함으로써, 피시험 반도체 소자 위를 타넘는 프로브 침의 적용을 회피할 수 있지만, 이러한 경사 방향에 인접시킬 경우에도 반도체 소자의 4변으로부터 도출되는 프로브 침의 길이를 동일하게 할 수 없고, 본질적인 해결 수단이 될 수 없다.

또한, 상기 특허문헌 3 또는 특허문헌 4에서는 동시에 4개의 반도체 소자(반도체칩)의 시험을 행할 수 있는 것이 개시되어 있지만, 4개의 접촉 침(프로브 침) 그룹으로부터의 배선의 도출 형태, 테스터 핀 접속 단자에의 배선의 배치(drawing) 등에 대해서는 제시되어 있지 않으며, 물론 고기능 및 고속 동작형 반도체 소자 등의 전자 부품을 복수 개, 동시에 시험하는 것을 가능하게 하는 구성에 대해서는 전혀 고려되어 있지 않다.

이와 같이, 상기 선행 기술에서는 1개의 반도체 기판 위에서, 4변에 전극 단자를 구비하는 반도체 소자 복수 개를 동시에 시험할 때, 피시험 반도체 소자의 각각으로부터 저임피던스로 또한 실질적으로 균등한 길이를 갖는 신호 전송선로를 배열 설치하는 것 등에 대해서 고려되어 있지 않다.

본 발명에 의하면, 반도체 기판에 형성된 복수 개의 반도체 소자의 시험에 사용하는 프로브 카드이며, 상기 반도체 소자의 전극 단자에 대응하는 프로브 침과, 상기 프로브 침을 구성하는 프로브 침에 접속된 도전층을 포함하는 시험 유닛이, 복수 개 설치되어 이루어지는 기판을 구비하는 것을 특징으로 하는 프로브 카드 및 반도체 기판에 형성된 복수 개의 반도체 소자의 테스트에 대하여 동시에 시험 처리를 행하는 반도체 기판의 시험 방법으로서, 피반도체 소자의 전극 단자에 대응하는 프로브 침과 상기 프로브 침을 구성하는 프로브 침에 접속된 도전층을 포함하는 시험 유닛이, 복수 개 배열 설치되어 이루어지는 기판을 사용하여 행하는 것을 특징으로 하는 반도체 기판의 시험 방법이 제공된다.

이하, 본 발명에 의한 전자 부품의 시험 장치 및 시험 방법에 대해서, 실시예를 들어 상세하게 설명한다. 본 발명에서는 피시험 반도체 소자에 대응하는 개구부와, 상기 개구부에 배열 설치된 프로브 침 및 상기 프로브 침에 대응하는, 즉 상기 프로브 침의 어느 하나에 접속되는 전원 도전층, 접지(그라운드) 도전층 및 신호 선로를 하나의 시험용 유닛이라고 한다. 그리고, 1개의 프로브 카드 기판에 상기 시험용 유닛이 동시 측정수에 대응하여 복수 개(예를 들면, 4개)가 서로 전기 적으로 독립하여 탑재되어 이루어지는 것을 기본적 구성으로 한다. 즉, 접지(그라운드) 도전층의 일부를 제외하고, 신호 선로, 전원 도전층 및 접지(그라운드) 도전층은 기본적으로 다른 시험 유닛과 공용되지 않는다.

도 1은 본 발명에 의한 시험 장치에서의 프로브 카드(시험 기판)의 프로브 침이 배열 설치된 도면, 즉 피시험 반도체 기판에 대향하는 면을 나타낸다. 또한, 도 2는 상기 프로브 카드의 측면을 모식적으로 나타내고, 도 3은 도 1의 요부 단면을 나타낸다.

도 1에 나타내는 것, 본 발명에 의한 프로브 카드(100)에서는 프로브 카드 기판(11)에 4개의 시험 유닛(TU1∼TU4)이 배열 설치되어 있다. 상기 프로브 카드 기판(11)은 유리 에폭시 수지로 이루어지는 층간 절연재와, 그 표·이면 및 내부에 배열 설치된 구리(Cu)로 이루어지는 복수의 도전층을 포함하는 다층 배선 구조를 갖는다.

이러한 프로브 카드 기판(11)의 요부인 다층 배선 구조는 도 3에 나타낸다. 상기 다층 배선층은 신호 선로, 전원 도전층 및 접지(그라운드) 도전층을 포함한다. 이들 신호 선로, 전원 도전층 및 접지(그라운드) 도전층은 상기 시험 유닛 단위로 배열 설치되고, 상기 시험 유닛 사이에서는 서로 절연 분리되어 있다.

각 시험 유닛에서는 프로브 카드 기판(11)을 관통하여 직사각형 모양의 개구(12)가 1개 배열 설치되어 있다. 상기 직사각형 모양의 개구(12)는 시험의 대상이 되는 반도체 기판에 형성된 피시험 반도체 소자에 대응하고, 또한 시험 유닛 사이에는 복수(예를 들면, 2, 3…)개의 반도체 소자를 타넘는(뛰어넘는) 간격을 갖고 서로 이간하여 배열 설치된다. 타넘는 반도체 소자의 수는 필요에 따라 선택할 수 있다. 한편, 상기 개구(12)의 형상은 피시험 전자 부품의 형상 또는 전극 단자의 배치에 대응하여 선택되는 것이며, 본 실시예와 같은 「직사각형」에 한정되는 것은 아니다. 또한, 이러한 프로브 카드 기판(11)을 관통해서 개구를 배열 설치하는 구성은 종래부터 채용되고 있는 것이지만, 이러한 개구의 배열 설치는 본 발명의 구성에 필연적인 것은 아니다. 프로브 카드 기판에 대하여, 기계적 강도의 향상 및 내열성의 향상 등의 요구가 이루어지는 경우에는, 상기 프로브 카드에는 개구가 배열 설치되지 않고, 또한 배열 설치된 개구 내에 절연물을 통하여 금속 등이 충전되는 등의 구조가 된다. 본 발명은 이렇게 실질적으로 개구를 구비하지 않은 프로브 카드 기판에서도 실시할 수 있다.

상기 시험 유닛에서의 직사각형 모양의 개구(12)에서는, 상기 개구(12)의 4변의 각각에 프로브 카드 기판(11)의 한쪽의 주면(主面)(피시험 반도체 소자와 대향하는 면)으로부터, 복수의 프로브 침(13)이 피시험 반도체 소자의 전극 단자에 접촉하도록 경사져서 배치되어 있다. 상기 프로브 침(13)의 수, 서로의 간격은 피시험 반도체 소자의 전극 단자의 배치에 대응하여 설정된다. 상기 프로브 침(13)은 텅스텐(W)으로 형성되지만, 도 3에 나타낸 바와 같이, 상기 프로브 카드 기판(11)의 개구부에 배열 설치된 세라믹 프레임(31) 위에 수지층(32)으로 고정되고, 그 다른 단(端)은 프로브 카드 기판(11)에 배열 설치된 단자부(33)에 납땜법 등에 의해 고정·접속되어 있다. 그리고, 상기 프로브 카드 기판(11)의 표리(表裏) 양면에는 시험 유닛마다 신호 선로층 또는 전원 도전층에의 접속용 단자부를 제외하 고, 접지 도전층(51)이 평면(plane) 형상으로 배열 설치되어 있다.

또한, 상기 프로브 카드 기판(11)의 중간층으로서, 상기 전원 도전층 및 신호 선로층이 각각 절연층(54)을 통하여, 두께 방향으로 접지 도전층(51) 사이에 교대로 배열 설치되어 있다. 상기 접지 도전층(51)은 전원 도전층(52)과 신호 배선층(53) 사이에도 절연층(54)을 통하여 평면 모양으로 배열 설치되고, 전원 도전층(52)으로부터 신호 배선층(53)에의 잡음의 영향 등을 방지하고 있다.

또한, 상기 접지 도전층(51)은 신호 배선층(53)과 동일층에 있어서, 상기 신호 배선 상호 간에도 적당하게 배열 설치되고, 상하층에 배열 설치되어 있는 접지 도전층과 함께 상기 신호 배선을 포위하여, 다른 신호 배선과의 사이에서의 상호 간섭을 방지하고 있다. 이와 같이, 복수층이 적층된 접지 도전층(51)은 층간 접속용 비어(도시 생략)를 통하여 적층(두께) 방향으로 서로 접속되어 있다. 이것은 시험 유닛마다 이루어진다.

한편, 상기 프로브 카드 기판(11)의 다른쪽 주면(피시험 반도체 소자에 대향하지 않는 면)의 최상층에 배열 설치된 접지 도전층(51A)만이 도 1의 중앙 ○표시부(S)에 나타나도록, 프로브 카드 기판(11)의 중앙부에서 시험 유닛 상호 간에 접속되어 있다.

또한, 도 1은 프로브 카드 기판(11)의 프로브 침이 배열 설치된 면, 즉 피시험 반도체 소자에 대향하는 면측을 나타내는 도면이지만, 상기 주면측 및 중간층으로서 배열 설치된 접지 도전층은 도시하지 않고, 프로브 카드 기판의 다른쪽의 주면의 최상층에 배열 설치된 접지 도전층(51A) 및 핀 접속 단자부(후술)의 배열 설 치 상태를 점선으로 나타내고 있다. 즉, 상기 프로브 침(13)이 접촉하는 피시험 반도체 소자로부터 가장 먼 위치에서, 접지 도전층이 복수의 시험 유닛 사이에서 전기적으로 접속되어, 프로브 카드로서의 접지 전위가 공통화되어 있다.

이러한 접지 도전층의 배치·접속 구성에 의해, 1개의 피시험 반도체 소자에서 잡음이 발생했을 경우에도, 그 잡음이 다른 시험 유닛에서의 피시험 반도체 소자에 영향을 줄 가능성은 매우 낮다. 또한, 상기 프로브 카드 기판(11)의 다른쪽의 주면(피시험 반도체 소자에 대향하지 않는 면)의 최상층을 제외한 다른 층에 배열 설치된 접지 도전층(51)은, 도 4에 나타낸 바와 같이, 프로브 카드 기판의 중앙부에서도 시험 유닛 상호간에 분리되어 있다.(도 4는 상기 도 1의 중앙 ○표시부에 대응하는 개소를 나타낸다.)

또한, 상기 전원 도전층(52)은 가능한 한 폭이 넓은 패턴으로 이루어지도록, 각각의 배선층에서 적당하게 선택적으로 폭을 넓히는 처리가 채용되고 있다.(도시 생략)

또한, 상기 프로브 카드 기판(11)의 다른쪽의 주면(피시험 반도체 소자에 대향하지 않는 면)의 상기 접지 도전층 플레인(51A)이 배열 설치되지 않는 영역에서는, 상기 도 1에 나타낸 바와 같이, 상기 접지 도전층(51A)으로부터 절연 분리되어 핀 접속 단자부(60)가 배열 설치되어 있다.

상기 핀 접속 단자부(60)에는 시험시, LSI 테스터 본체로부터 연장되는 시험용 단자(도시 생략)가 접속되어, 전원의 공급 및 시험 신호의 인가 등이 행하여진다. 이 때문에, 상기 핀 접속부는 프로브 카드 기판(11)의 가장자리부 근방에 배 열 설치되어 있다. 상기 핀 접속 단자부(60)는 LSI 테스터 본체의 전극·단자에 대응하여 전원 공급 단자부(61)와 시험 신호 단자부(62)로 분할되어 있으며, 각각 복수 개의 단자를 구비하고 있다.

전원 공급 단자부(61)에서는 상기 프로브 카드 기판(11)의 가장자리부 측으로부터 4열의 단자에 대하여는 LSI 테스터 본체로부터 연장되는 시험용 단자가 접속된다. 그리고, 프로브 카드 기판(11)의 가장자리부 측으로부터 5∼6열부에 있는 단자는 상기 가장자리부 측으로부터 4열부에 있는 단자와 내부 도전층을 통과하여 접속되고 있고, 단자부에 다른 도선의 접속이 가능하게 되어 있다. 또한, 전원 공급 단자부(61)의 단자 모두를 LSI 테스터 본체로부터 연장하는 시험용 단자가 접속되는 구성으로 할 수도 있다. 전원 강화 도전층(후술)을 배열 설치할 필요가 없는 여러가지 경우에는 이러한 구성으로 할 수 있다.

또한, 상기 시험 신호 단자부(62)에서는 1개의 시험 신호 단자열(62sa)과 다른 시험 신호 단자열(62sb) 사이에, 접지 전위 단자열(62ga)이 배열 설치되어 있다. 또한, 도 1에서 상기 시험 신호 단자열(62sb)의 내측, 개구(12) 측에 배열 설치된 단자열이 접지 전위 단자열이다.

상기 각 시험 유닛에서, 프로브 침(13)에 접속된 전원 도전층, 접지 도전층 및 신호 배선은, 상기 다층 배선을 통하여 이들 핀 접속 단자부(60)에 도출되고, 대응하는 단자에 접속되어 있다.

이러한 구성을 갖는 프로브 카드에서, 상기 개구(12)의 4변에 배열 설치된 프로브 침(13)으로부터 핀 접속 단자부(60)에 이르는 거리는, 상기 4변의 위치, 방 향에 대응하여 서로 다르며, 이 때문에 프로브 침(13)으로부터 핀 접속 단자부(60)에 이르는 선로(전송 선로)의 길이가 서로 크게 달라진다. 이 때문에, 본 발명에서는 도 5에 나타낸 바와 같이, 프로브 침(13)으로부터 핀 접속 단자부(60)에 이르는 거리가 짧은 신호 배선(53)에 대해서는, 상기 신호 배선(53)을 ㄷ자 형상 또는 U자 형상으로 배치하여(53A) 그 선로 길이를 증가시켜, 1개의 유닛 내에서의 모든 신호 배선의 선로 길이를 실질적으로 동일하게, 즉 같은 길이 배선 구조로 하고 있다.

한편, 상기 프로브 침(13)과 전원 도전층(52) 및 접지 도전층(51)과의 접속은, 상기 도 3에 나타낸 바와 같이, 프로브 침(13)의 다른 단이 접속되는 단자부(33) 근방에 있는 전원 도전층과 접지 도전층에 대하여 층간 접속용 비어를 통하여 이루어진다. 이들 전원 도전층 또는 접지 도전층은 폭이 넓게 형성됨으로써, 그 길이는 실질적으로 문제가 되지 않는다. 이와 같이, 본 발명에 의한 시험 장치에서는 프로브 카드에 복수 개의 프로브 침 그룹을 배열 설치하고, 복수 개의 피시험 반도체 소자에 대하여 동시에 시험을 행하며, 1개의 프로브 침 그룹에 대응하는 전원 도전층, 접지 도전층 및 신호 선로를 상기 프로브 침 그룹과 함께 1개의 시험 유닛으로 하고 있다.

그리고, 1개의 프로브 카드에 상기 시험 유닛을 복수 개 설치하는 동시에, 각각의 프로브 침 그룹에 접속되는 신호 배선의 형태에 대해서 같은 길이의 배선화를 포함하는 최적화 처리가 이루어지고 있다. 따라서, 반도체 소자를 복수 개 동시에 시험할 때, 각각의 시험 유닛에서의 시험이 다른 시험 유닛에 영향을 주지 않 고 실행될 수 있다.

이에 따라, 상기 시험에 의해 평가되는 반도체 소자의 신뢰성은 매우 높게 유지된다.

상기 시험 유닛의 정밀도를 더 높게 함으로써, 1장의 프로브 카드 기판에 더 많은(예를 들면, 6개 또는 8개) 시험 유닛을 설치(모두 도시 생략)하여 동시에 시험을 행할 경우에도, 동등하게 높은 정밀도를 갖고 이것을 실시할 수 있다. 따라서, 고기능 및 고속 동작형 반도체 소자 등의 반도체 소자의 시험을 더 효율적으로 실시할 수 있고, 상기 반도체 소자의 생산성의 향상 및 제조 비용의 저감을 꾀할 수 있게 된다.

또한, 상기 도 1에 나타내는 실시예에서, 핀 접속 단자부(60)는 LSI 테스터 본체로부터 연장되는 시험용 단자와의 접속을 용이하게 하기 위해, 프로브 카드 기판의 가장자리부 근방에 배열 설치되어 있다. 따라서, 상기 프로브 카드 기판(11)의 중앙부 측에 위치하는 영역에서의 개구부 주변에 배열 설치된 프로브 침(13)과 핀 접속 단자부(60) 사이의 거리는, 상기 핀 접속 단자부(60) 측의 개구부 주변에 위치하는 프로브 침(13)과 상기 핀 접속 단자부(60) 사이의 거리보다도 크다.

이 때문에, 시험 조건 등에 따라서는, 상기 프로브 카드 기판(11)의 중앙부 측에 위치하는 영역에서의 개구부 주변에 배열 설치된 프로브 침(13)에 대한 전원 공급이, 핀 접속 단자부(60)에 가까운 측의 개구부 주변에 위치하는 프로브 침(13)에 대한 전원 공급에 비해서 충분하지 않은 상태가 발생할 가능성이 있다.

본 발명에서는 이러한 상태의 발생을 방지하는 수단으로서, 도 6에 나타내는 실시예와 같이, 프로브 카드 기판(11)의 다른쪽의 주면(主面)(피시험 반도체 소자에 대향하지 않는 면) 측에서, 각각의 시험 유닛마다 프로브 카드 기판(11)의 중앙부 측에 위치하는 영역에서의 개구부 주변에 따라, 전원 강화 도전층(70)을 배열 설치한다. 그리고, 상기 전원 강화 도전층(70)과 전원 공급용 핀 접속 단자(61a)를 피복 도선(80)에 의해 접속한다. 상기 개구부 주변은 직각으로 연속하기 때문에, 전원 강화 도전층(70)은 L자 모양으로 형성되고, 그 양단에서 피복 도선(80)에 의해 전원 공급용 핀 접속 단자(61a)에 접속된다.

이러한 전원 강화 도전층(70)의 배열 설치에 의해, 프로브 카드 기판(11)의 중앙부 측에 위치하는 영역에서의 개구부 주변에 배열 설치된 프로브 침(13)에 대한 전원 공급을 충분히 행할 수 있고, 고기능 및 고속 동작형 반도체 소자 등의 반도체 소자를 복수 개 동시에 시험할 때, 각각의 시험 유닛에서의 시험이 더 높은 신뢰성을 갖고 실행될 수 있다.

상기 전원 강화 도전층(70)의 전류 용량을 증가시킬 필요가 있는 경우에는, 상기 전원 강화 도전층(70)의 두께를 증가시켜 다층화함으로써 대응할 수 있다. 이와 같이, 프로브 카드 기판(11)의 다른쪽의 주면(피시험 반도체 소자에 대향하지 않는 면)에서, 전원 강화 도전층(70)이 설치된 경우에는, 상기 접지 도전층 플레인(51A)과 같이 상기 최상층에서 시험 유닛 사이를 접속하는 것이 곤란하다.

이러한 경우에는, 한쪽의 주면 측으로부터 한층 내층에 위치하는 접지 도전층에서, 상기 접지 도전층 플레인(51A)과 같은 접속 형태를 형성함으로써 대응할 수 있다. 또한, 프로브 카드 기판(11)의 한쪽의 주면(피시험 반도체 소자와 대향 하는 면)에서, 상기 전원 강화 도전층 배열 설치하는 것도 가능하다. 이러한 경우에는, 상기 다른쪽의 주면(피시험 반도체 소자에 대향하지 않는 면) 측의 표면에 접지 도전층 플레인(51A)이 배열 설치된다. 그리고, 상기 본 발명에서의 시험 장치 및 시험 방법은 상기 고기능 및 고속 동작형 반도체 소자의 시험에 적합하지만, 물론 이것에 한정되는 것은 아니며, 일반적인 반도체 소자 및 다른 전자 부품의 시험에 대해서도 적용할 수 있다.

본 발명에 의하면, 1개의 반도체 기판에 형성된 복수 개의 반도체 소자에 대하여, 1개 측정의 경우와 동등한 성능을 갖고, 복수 개(예를 들면, 4개)를 동시에 시험 처리를 행할 수 있다.

따라서, 고기능 및 고속 동작형 반도체 소자 등에 대한 시험을 효율적으로 실시할 수 있고, 반도체 소자의 생산성의 향상 및 제조 비용의 저감을 꾀할 수 있다.

Claims

반도체 기판에 형성된 복수 개의 반도체 소자의 시험에 사용하는 반도체 장치의 시험 장치로서,

상기 반도체 소자의 전극 단자에 대응하는 프로브 침과, 상기 프로브 침을 구성하는 프로브 침에 접속된 도전층을 포함하는 시험 유닛이, 복수 개 배열 설치되어 이루어지는 기판을 구비하고,

상기 시험 유닛은 기판에 설치된 피시험 반도체 소자에 대응하는 직사각형 모양 개구부를 갖고,

상기 직사각형 모양 개구부는 서로 피시험 반도체 소자의 N(정수)개만큼 이간(離間)하여 배열 설치되어 이루어지는 것을 특징으로 하는 반도체 장치의 시험 장치.
삭제
제 1 항에 있어서,

상기 프로브 침은 상기 직사각형 모양 개구부의 4변 각각에 배열 설치되어 이루어지는 것을 특징으로 하는 반도체 장치의 시험 장치.
삭제
제 1 항 또는 제 3 항에 있어서,

상기 시험 유닛에서, 상기 프로브 침에 접속된 신호 도전층은 핀 접속 단자부까지의 길이가 서로 같은 것을 특징으로 하는 반도체 장치의 시험 장치.
제 1 항에 있어서,

상기 기판에서, 각 시험 유닛 간에 전원용 도전층이 배열 설치되어 이루어지는 것을 특징으로 하는 반도체 장치의 시험 장치.
반도체 기판에 형성된 복수 개의 반도체 소자의 테스트에 대하여 동시에 시험 처리를 행하는 반도체 장치의 시험 방법으로서,

제 1 항, 제 3 항, 제 5 항 또는 제 6 항 중 어느 한 항에 기재된 반도체 장치의 시험 장치를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 시험 방법.