CN117355031A - 芯片安装插座及芯片互连结构 - Google Patents

Abstract

本申请涉及一种芯片安装插座及芯片互连结构，芯片安装插座包括底座及介质层，底座上设有多组连接端子，多组连接端子用于分别与不同的芯片电性连接，介质层设于底座内，介质层内设有布线层，其中，至少两组连接端子之间通过布线层电性连接。本申请的芯片安装插座大大缩小了多个芯片之间的间距，降低了信号延时，减少了信号损耗和串扰，提高了信号质量。同时，由于芯片安装插座的安装较为灵活，也便于对芯片进行替换。

Description

芯片安装插座及芯片互连结构

技术领域

本申请涉及半导体封装技术领域，特别是涉及芯片安装插座及芯片互连结构。

背景技术

随着集成电子技术的发展，芯片互连技术越来越受到人们的重视。相关技术中，为了实现多芯片互连，需要首先将芯片通过芯片安装插座来与电路板连接，随后再通过电路板中的互连走线，来将多个芯片连接起来。

然而，在以上互连结构中，多个芯片之间的间距较大，连接线路较长，导致信号延时较大，信号损耗和串扰也较大，影响信号质量。

发明内容

基于此，有必要针对互连结构中，多个芯片之间的间距较大，连接线路较长，导致信号延时较大，信号损耗和串扰也较大，影响信号质量的问题，提供一种芯片安装插座及芯片互连结构。

根据本申请的一个方面，本申请实施例提供一种芯片安装插座，包括：底座，底座上设有多组连接端子，多组连接端子用于分别与不同的芯片电性连接；及介质层，设于底座内，介质层内设有布线层；其中，至少两组连接端子之间通过布线层电性连接。

在其中一个实施例中，介质层上设有与布线层电性连接的接触电极；每组连接端子均包括若干第一端子，第一端子的一端用于与芯片电性连接，第一端子的另一端与接触电极电性连接。

在其中一个实施例中，每组连接端子还包括若干第二端子，第二端子的一端用于与芯片电性连接，第二端子的另一端设有用于与外部电路电性连接的焊球。

在其中一个实施例中，在通过布线层电性连接的两组连接端子中，其中一组连接端子中的第一端子，设于靠近另一组连接端子的一侧。

在其中一个实施例中，底座上设有n组连接端子，n为整数，n≥3，底座内设有n-1个介质层。

在其中一个实施例中，在n组连接端子中，其中1组连接端子通过不同的布线层分别与其它n-1组连接端子电性连接。

在其中一个实施例中，n组连接端子呈链式排布，任意1组连接端子通过布线层分别与相邻的连接端子电性连接。

在其中一个实施例中，底座上设有n组连接端子，n为整数，n≥3，底座内设有n（n-1）/2个介质层。

在其中一个实施例中，在多组连接端子中，任意两组连接端子均通过不同的布线层电性连接

根据本申请的另一个方面，本申请实施例还提供一种芯片互连结构，包括：如上述的芯片安装插座；及多个芯片，分别与不同组的连接端子电性连接。

上述的芯片安装插座，通过在底座上设置多组连接端子，以在底座上连接多个芯片，并在底座内设置介质层，通过介质层内的布线层来将至少两组连接端子连接起来，如此，就实现了同一个芯片安装插座上的至少两个芯片之间的电性连接，相较于相关技术，大大缩小了多个芯片之间的间距，降低了信号延时，减少了信号损耗和串扰，提高了信号质量。同时，由于芯片安装插座的安装较为灵活，也便于对芯片进行替换。

附图说明

图1为相关技术中芯片与电路板之间的连接结构示意图。

图2为相关技术中多个芯片之间的互连结构示意图。

图3为本申请一个实施例提供的芯片安装插座的整体结构示意图。

图4为本申请一个实施例提供的芯片安装插座与芯片之间的连接结构示意图。

图5为本申请一个实施例提供的芯片互连结构的俯视视角结构示意图。

图6为本申请另一个实施例提供的芯片互连结构的俯视视角结构示意图。

图7为本申请又一个实施例提供的芯片互连结构的俯视视角结构示意图。

10：芯片安装插座；

100：底座，110：连接端子，111：第一端子，112：第二端子，113：焊球；

200：介质层，210：布线层；

20：芯片。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本申请。但是本申请能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似改进，因此本申请不受下面公开的具体实施例的限制。

在本申请的描述中，需要理解的是，若有出现这些术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等，这些术语指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，若有出现这些术语“第一”、“第二”，这些术语仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，若有出现术语“多个”，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本申请中，除非另有明确的规定和限定，若有出现术语“安装”、“相连”、“连接”、“固定”等，这些术语应做广义理解。例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请中，除非另有明确的规定和限定，若有出现第一特征在第二特征“上”或“下”等类似的描述，其含义可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

需要说明的是，若元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。若一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。如若存在，本申请所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。

图1为相关技术中芯片与电路板之间的连接结构示意图，图2为相关技术中多个芯片之间的互连结构示意图。

如图1和图2所示，在相关技术中，为了实现多个芯片11的互连，需要首先将芯片11通过芯片安装插座13来与电路板12连接，在图1中，芯片安装插座13上设有端子14，端子14的一端连接于芯片11，端子14的另一端连接于电路板12，芯片11通过芯片安装插座13上的端子14来与电路板12连接，随后，如图2所示，将两个芯片11分别安装于电路板12，通过电路板12中的互连走线，来将两个芯片11连接起来。然而，在以上互连结构中，多个芯片11之间的间距较大，连接线路较长，导致信号延时较大，信号损耗和串扰也较大，影响信号质量。

为了至少部分解决上述问题，本申请提供一种芯片安装插座，通过在底座上设置多组连接端子，以在底座上连接多个芯片，并在底座内设置介质层，通过介质层内的布线层来将至少两组连接端子连接起来，如此，就实现了同一个芯片安装插座上的至少两个芯片之间的电性连接。相较于相关技术，本申请中的芯片安装插座大大缩小了多个芯片之间的间距，降低了信号延时，减少了信号损耗和串扰，提高了信号质量。同时，由于芯片安装插座的安装较为灵活，也便于对芯片进行替换。

图3示出了本申请一个实施例提供的芯片安装插座10的整体结构示意图，图4示出了本申请一个实施例提供的芯片安装插座10与芯片20之间的连接结构示意图。

请参阅图3至图4，本申请实施例提供一种芯片安装插座10，该芯片安装插座10包括底座100及介质层200，底座100上设有多组连接端子110，多组连接端子110用于分别与不同的芯片20电性连接，介质层200设于底座100内，介质层200内设有布线层210，其中，至少两组连接端子110之间通过布线层210电性连接。

底座100为芯片安装插座10的主体结构，用于承载、支撑和连接芯片安装插座10上的其它各部件或组件，其具体形状、结构、尺寸等均不限，可以根据实际使用需求来灵活设置。底座100上的多组连接端子110用于连接多个芯片20，其中，每组连接端子110均包括若干个连接端子110，根据使用需求来设置，每个连接端子110的一端或两端均可以至少部分凸出至底座100外，以便于与其它结构的连接。多组连接端子110之间彼此间隔设置，以便于不同的芯片20的连接设置。

介质层200可以设置在相邻的两组连接端子110之间，介质层200具体可以包括导电线和不导电介质，例如，介质层200包括硅片和设于硅片上的铜走线，其中，铜走线可以在硅片的表面沿任意方向延伸，或者沿硅片的厚度方向贯穿硅片的相对两侧表面，利用铜走线来形成布线层210。进一步地，布线层210可以包括一层或者多层子布线层210，多层子布线层210的具体层数不限，可以根据实际使用需求来确定，每一层子布线层210的厚度、面积、形状相同或者相异，相邻两层子布线层210之间可以采用铜孔实现电性连接。布线层210的一端可以连接至其中一组走线端子中的若干个走线端子上，布线层210的另一端可以连接至其中另一组走线端子中的若干个走线端子上，利用布线层210来使得至少两组连接端子110之间彼此电性连接。

本申请实施例的芯片安装插座10通过在底座100上设置多组连接端子110，以在底座100上连接多个芯片20，并在底座100内设置介质层200，通过介质层200内的布线层210来将至少两组连接端子110连接起来，如此，就实现了同一个芯片安装插座10上的至少两个芯片20之间的电性连接，相较于相关技术，大大缩小了多个芯片20之间的间距，降低了信号延时，减少了信号损耗和串扰，提高了信号质量。同时，由于芯片安装插座10的安装较为灵活，也便于对芯片20进行替换。

如上文中所述的，多组连接端子110用于分别与不同的芯片20电性连接，连接端子110与芯片20之间的电性连接可以是直接连接导通，也可以是间接连接导通，在一些实施例中，可选地，介质层200上设有与布线层210电性连接的接触电极，每组连接端子110均包括若干第一端子111，第一端子111的一端用于与芯片20电性连接，第一端子111的另一端与接触电极电性连接，接触电极的数量可以是一个，也可以是多个，与之对应的，若干个第一端子111的数量可以是一个，也可以是多个，第一端子111通过接触电极来实现与布线层210的电性连接。

在一些实施例中，可选地，每组连接端子110还包括若干第二端子112，第二端子112的一端用于与芯片20电性连接，第二端子112的另一端设有用于与外部电路电性连接的焊球113。即在本实施例中，连接端子110中同时包括第一端子111和第二端子112，芯片20同时与第一端子111和第二端子112电性连接，其中，芯片20通过第一端子111来与布线层210电性连接，进而借助于布线层210实现与另一个芯片20的电性连接，芯片20还通过第二端子112及其上的焊球113来与外部电路电性连接。

第二端子112可用于与外部电路之间的电性连接，第二端子112的结构、形状、尺寸、数量等，可以与第一端子111对应相同，也可以与第一端子111彼此不同。在如图3所示的实施例中，由于所需连接的部件所处的位置不同，介质层200及其中的布线层210位于底座100内部，因此，第一端子111相对较短，也可以被称做短端子，而用于连接外部电路的焊球113位于底座100厚度方向上的另一端，因此，第二端子112相对较长，也可以被称作长端子。并且，可以将第二端子112的数量设置为相较于第一端子111更多，以为更多的外部元器件预留出连接位置和空间。

如图3和图4所示，为了便于不同的两组连接端子110中的第一端子111通过介质层200中的布线层210彼此电性连接，在一些实施例中，可选地，在通过布线层210电性连接的两组连接端子110中，其中一组连接端子110中的第一端子111，设于靠近另一组连接端子110的一侧，如此，即在两组连接端子110中，它们中的第一端子111位于该组连接端子110中靠近另一组连接端子110的位置处，它们中的第二端子112位于该组连接端子110中背离另一端连接端子110的位置处，如此，分属于两组连接端子110中的第一端子111之间的间距被减小至最小，使得介质层200及其中的布线层210的长度也可以减小至最小，进一步缩小了通过这两组连接端子110中的第一端子111实现互连的两个芯片20之间的连接距离，因此，也进一步降低了信号延时，减少了信号损耗和串扰，提高了信号质量。

图5示出了本申请一个实施例提供的芯片互连结构的俯视视角结构示意图。

请结合图4并参阅图5，需要说明的是，采用本申请实施例的芯片安装插座10可以将两个芯片20连接于两组连接端子110，并通过一个介质层200及其布线层210将这两组连接端子110电性连接，从而实现两个芯片20之间的电性连接。

图6示出了本申请另一个实施例提供的芯片互连结构的俯视视角结构示意图。

在另一些实施例中，可选地，底座100上设有n组连接端子110，n为整数，n≥3，底座100内设有n-1个介质层200。即采用本申请实施例的芯片安装插座10也可以将多个芯片20连接于多组连接端子110，并通过多个介质层200及其布线层210将这多组连接端子110中的一部分电性连接，其具体连接方式可根据实际使用需求来设置，以在多组芯片20之间实现想要的连接方式。

具体地，请结合图4并参阅图6，在图6所示的实施例中，可以取n=5，则n-1=4，即底座100上设有5组连接端子110，可用于连接5个芯片20，底座100内介质层200的数量为4个，每个介质层200中具有1个布线层210，借助于这4个介质层200及其中的布线层210，可以将5组连接端子110采用所需的连接方式电性连接起来。以上n的取值仅为示例，在其它的实施例中，n的取值也可以包括但不限于是3、4、6、8、9、10、15等，只要满足n为整数，n≥3的取值均可。

在上述实施例的基础上，示例性地，在n组连接端子110中，其中1组连接端子110通过不同的布线层210分别与其它n-1组连接端子110电性连接。请继续参阅图6，可以取n=5，则n-1=4，即在图6中，其中1组连接端子110通过不同的布线层210分别与其它4组连接端子110电性连接，具体地，图6中位于芯片安装插座10中间位置处，所占面积较大的芯片20所对应的那组连接端子110，分别通过其左右两端的各2组介质层200中的布线层210来与其它4个芯片20对应的各组连接端子110电性连接。以上n的取值仅为示例，在其它的实施例中，n的取值也可以包括但不限于是3、4、6、8、9、10、15等，只要满足n为整数，n≥3的取值均可。

以上仅为芯片互连结构中的一种连接方式，在其它实施例中，可选地，n组连接端子110呈链式排布，任意1组连接端子110通过布线层210分别与相邻的连接端子110电性连接。即在链式排布的连接端子110中，其段首的一组连接端子110通过一个介质层200及其布线层210与另一组连接端子110电性连接，而随后的一组连接端子110又通过另一个介质层200及其布线层210与另一组连接端子110电性连接，如此循环。也就是说，除了首尾的两组连接端子110外，位于链式排布队列中的每组连接端子110分别与其两端的两组连接端子110电性连接。

图7示出了本申请又一个实施例提供的芯片互连结构的俯视视角结构示意图。

在其它的一些实施例中，可选地，底座100上设有n组连接端子110，n为整数，n≥3，底座100内设有n（n-1）/2个介质层200。即采用本申请实施例的芯片安装插座10也可以将多个芯片20连接于多组连接端子110，并通过多个介质层200及其布线层210将这多组连接端子110中的一部分或全部电性连接，其具体连接方式可根据实际使用需求来设置，以在多组芯片20之间实现想要的连接方式。

在一些实施例中，可选地，在多组连接端子110中，任意两组连接端子110均通过不同的布线层210电性连接。具体地，请结合图4并参阅图7，在图7所示的实施例中，可以取n=3，则n（n-1）/2=3，即底座100上设有3组连接端子110，可用于连接3个芯片20，底座100内介质层200的数量为3个，每个介质层200中具有1个布线层210，借助于这3个介质层200及其中的布线层210，可以将3组连接端子110中的任意两个均电性连接起来。以上n的取值仅为示例，在其它的实施例中，n的取值也可以包括但不限于是4、5、6、8、9、10、15等，只要满足n为整数，n≥3的取值均可。

以上各实施例仅为各组连接端子110之间的连接方式示意，在其它的实施例中，各组连接端子110还可以采用其它的方式来排布和连接，此处不再赘述。

基于同样的发明目的，请一并参阅图4至图7，本申请实施例还提供一种芯片互连结构，该芯片互连结构包括如上述任意一个实施例中的芯片安装插座10及多个芯片20，多个芯片20分别与不同组的连接端子110电性连接。

本申请实施例的芯片互连结构，由于采用了如上述任意一个实施例中所述的芯片安装插座10，能够大大缩小了多个芯片20之间的间距，降低了信号延时，减少了信号损耗和串扰，提高了信号质量。同时，由于芯片安装插座10的安装较为灵活，也便于对芯片20进行替换。

基于同样的发明目的，本申请实施例还提供一种电子设备，该电子设备包括如上述任意一个实施例中的芯片安装插座10或芯片互连结构。

本申请实施例的电子设备，由于采用了如上述任意一个实施例中所述的芯片安装插座10或芯片互连结构，够大大缩小了多个芯片20之间的间距，降低了信号延时，减少了信号损耗和串扰，提高了信号质量。同时，由于芯片安装插座10的安装较为灵活，也便于对芯片20进行替换。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种芯片安装插座，其特征在于，包括：

底座，所述底座上设有多组连接端子，多组所述连接端子用于分别与不同的芯片电性连接；及

介质层，设于所述底座内，所述介质层内设有布线层；

其中，至少两组所述连接端子之间通过所述布线层电性连接。

2.根据权利要求1所述的芯片安装插座，其特征在于，所述介质层上设有与所述布线层电性连接的接触电极；

每组所述连接端子均包括若干第一端子，所述第一端子的一端用于与芯片电性连接，所述第一端子的另一端与所述接触电极电性连接。

3.根据权利要求2所述的芯片安装插座，其特征在于，每组所述连接端子还包括若干第二端子，所述第二端子的一端用于与芯片电性连接，所述第二端子的另一端设有用于与外部电路电性连接的焊球。

4.根据权利要求3所述的芯片安装插座，其特征在于，在通过所述布线层电性连接的两组所述连接端子中，其中一组所述连接端子中的所述第一端子，设于靠近另一组所述连接端子的一侧。

5.根据权利要求1所述的芯片安装插座，其特征在于，所述底座上设有n组所述连接端子，n为整数，n≥3，所述底座内设有n-1个所述介质层。

6.根据权利要求5所述的芯片安装插座，其特征在于，在n组所述连接端子中，其中1组所述连接端子通过不同的所述布线层分别与其它n-1组所述连接端子电性连接。

7.根据权利要求5所述的芯片安装插座，其特征在于，n组所述连接端子呈链式排布，任意1组所述连接端子通过所述布线层分别与相邻的所述连接端子电性连接。

8.根据权利要求1所述的芯片安装插座，其特征在于，所述底座上设有n组所述连接端子，n为整数，n≥3，所述底座内设有n（n-1）/2个所述介质层。

9.根据权利要求8所述的芯片安装插座，其特征在于，在多组所述连接端子中，任意两组所述连接端子均通过不同的所述布线层电性连接。

10.一种芯片互连结构，其特征在于，包括：

如权利要求1至9任一项所述的芯片安装插座；及

多个芯片，分别与不同组的所述连接端子电性连接。