JP2000216250A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 金属プラグ３４を中間配線層２４を越えて配
線するようにしているので、従来のように、上下の金属
プラグを互いに接続するための接続層を形成する必要が
ない。したがって、中間配線層２４と金属プラグ３４の
中心との間隔Ｌ1や金属プラグ３４の中心間の間隔Ｌ2
が接続層の幅に依存して決定されることはなく、従来技
術に比べてこれらの間隔を縮小できる。 【解決手段】 中間配線層２４と金属プラグ３４の中心
との間隔Ｌ1 や金属プラグ３４の中心間の間隔Ｌ2 を縮
小できるので、チップサイズを小型化できる。
線するようにしているので、従来のように、上下の金属
プラグを互いに接続するための接続層を形成する必要が
ない。したがって、中間配線層２４と金属プラグ３４の
中心との間隔Ｌ1や金属プラグ３４の中心間の間隔Ｌ2
が接続層の幅に依存して決定されることはなく、従来技
術に比べてこれらの間隔を縮小できる。 【解決手段】 中間配線層２４と金属プラグ３４の中心
との間隔Ｌ1 や金属プラグ３４の中心間の間隔Ｌ2 を縮
小できるので、チップサイズを小型化できる。
Description
【０００１】
【発明の属する利用分野】この発明は半導体装置および
その製造方法に関し、特に、ＬＳＩやＶＬＳＩ等の高集
積デバイスに適用されるものであって、最下配線層、最
上配線層および少なくとも１つの中間配線層を有する、
多層配線構造およびそのような多層配線構造の形成方法
に関する。
その製造方法に関し、特に、ＬＳＩやＶＬＳＩ等の高集
積デバイスに適用されるものであって、最下配線層、最
上配線層および少なくとも１つの中間配線層を有する、
多層配線構造およびそのような多層配線構造の形成方法
に関する。
【０００２】
【従来の技術】図１１を参照して、ＬＳＩやＶＬＳＩ等
に適用される多層配線構造１においては、配線層２とそ
れよりも上の配線層３とを少なくとも一つの配線層４を
越えて配線する場合がある。このような場合、従来で
は、配線層２と配線層４との間の層間絶縁膜５に第１金
属プラグ６を埋め込み、第１金属プラグ６の上に接続層
（接続用パッド）７を形成し、さらに、配線層４と配線
層３との間の層間絶縁層８に接続層７と電気的に導通す
る第２金属プラグ９を埋め込むようにしていた。なお、
このような配線構造は、ＳＴＡＣＫＥＤ ＶＩＡ構造と
して周知である。
に適用される多層配線構造１においては、配線層２とそ
れよりも上の配線層３とを少なくとも一つの配線層４を
越えて配線する場合がある。このような場合、従来で
は、配線層２と配線層４との間の層間絶縁膜５に第１金
属プラグ６を埋め込み、第１金属プラグ６の上に接続層
（接続用パッド）７を形成し、さらに、配線層４と配線
層３との間の層間絶縁層８に接続層７と電気的に導通す
る第２金属プラグ９を埋め込むようにしていた。なお、
このような配線構造は、ＳＴＡＣＫＥＤ ＶＩＡ構造と
して周知である。
【０００３】
【発明が解決しようとする課題】従来技術において、配
線層４と接続層７、接続層７と他の接続層７とは、互い
に接触するのを防止する等のために所定の間隔Ａを隔て
て形成する必要があった。一方、接続層７の幅Ｃは、第
２金属プラグ９との電気的な接続を確実にするために、
第２金属プラグ９の幅よりも十分に大きく設定する必要
があった。そのため、配線層４と第２金属プラグ９の中
心との間隔Ｌ1 および第２金属プラグ９の中心どうしの
間隔Ｌ2 が間隔Ａ以外に接続層７の幅Ｃに依存して決定
されることとなり、チップサイズの小型化を阻む原因と
なっていた。
線層４と接続層７、接続層７と他の接続層７とは、互い
に接触するのを防止する等のために所定の間隔Ａを隔て
て形成する必要があった。一方、接続層７の幅Ｃは、第
２金属プラグ９との電気的な接続を確実にするために、
第２金属プラグ９の幅よりも十分に大きく設定する必要
があった。そのため、配線層４と第２金属プラグ９の中
心との間隔Ｌ1 および第２金属プラグ９の中心どうしの
間隔Ｌ2 が間隔Ａ以外に接続層７の幅Ｃに依存して決定
されることとなり、チップサイズの小型化を阻む原因と
なっていた。
【０００４】本発明は、前記実情に鑑みてなされたもの
で、チップサイズを小型化することの可能な多層配線構
造を提供することである。
で、チップサイズを小型化することの可能な多層配線構
造を提供することである。
【０００５】
【課題を解決するための手段】本発明の第1は、最下配
線層、最上配線層および少なくとも１つの中間配線層を
有し、最下配線層と最上配線層とが電流経路で接続され
た、多層配線構造において、電流経路は少なくとも１つ
の中間配線層を越えて配線する金属プラグを含むことを
特徴とする、多層配線構造を形成したことを特徴とす
る。
線層、最上配線層および少なくとも１つの中間配線層を
有し、最下配線層と最上配線層とが電流経路で接続され
た、多層配線構造において、電流経路は少なくとも１つ
の中間配線層を越えて配線する金属プラグを含むことを
特徴とする、多層配線構造を形成したことを特徴とす
る。
【０００６】かかる構成によれば予ｒ場第１配線層と第
３配線層とを電気的に接続するための金属プラグを少な
くとも１つの中間配線層すなわち第２配線層を越えて配
線するようにしているので、上下の金属プラグを互いに
接続するための接続層を形成する必要がない。したがっ
て、金属プラグと配線層との間隔や互いに隣接する金属
プラグ間の間隔が接続層の幅に依存して決定されること
はなく、従来技術に比べてこれらの間隔を縮小すること
ができる。
３配線層とを電気的に接続するための金属プラグを少な
くとも１つの中間配線層すなわち第２配線層を越えて配
線するようにしているので、上下の金属プラグを互いに
接続するための接続層を形成する必要がない。したがっ
て、金属プラグと配線層との間隔や互いに隣接する金属
プラグ間の間隔が接続層の幅に依存して決定されること
はなく、従来技術に比べてこれらの間隔を縮小すること
ができる。
【０００７】本発明の第２は、請求項１の半導体装置に
おいて、前記導体プラグは、前記最下配線層および中間
配線層を覆う絶縁膜に形成された接続孔に対して高圧埋
込み法によって形成された導体膜からなることを特徴と
する。
おいて、前記導体プラグは、前記最下配線層および中間
配線層を覆う絶縁膜に形成された接続孔に対して高圧埋
込み法によって形成された導体膜からなることを特徴と
する。
【０００８】かかる構成によれば、高圧埋め込み法を用
いることにより、高アスペクト比の接続孔内に良好に導
体プラグを埋め込むことが可能となる。
いることにより、高アスペクト比の接続孔内に良好に導
体プラグを埋め込むことが可能となる。
【０００９】本発明の第３は、請求項２の半導体装置に
おいて前記接続孔のアスペクト比は１．５〜５．０の範
囲にあることを特徴とする。
おいて前記接続孔のアスペクト比は１．５〜５．０の範
囲にあることを特徴とする。
【００１０】ここで接続孔のアスペクト比が１．０より
も小さいと、ボイドが形成され良好に埋め込むことがで
きない。従って、むしろ高いアスペクト比をもつように
開口を小さくすることにより、信頼性が高くかつ占有面
積の小さい多層配線構造を達成することが可能となる。
も小さいと、ボイドが形成され良好に埋め込むことがで
きない。従って、むしろ高いアスペクト比をもつように
開口を小さくすることにより、信頼性が高くかつ占有面
積の小さい多層配線構造を達成することが可能となる。
【００１１】本発明の第４は、請求項３の半導体装置に
おいて、前記接続孔の開口径は０．２〜１．０ミクロン
の範囲にあることを特徴とする。
おいて、前記接続孔の開口径は０．２〜１．０ミクロン
の範囲にあることを特徴とする。
【００１２】かかる構成によれば、信頼性が高くかつ占
有面積の小さい多層配線構造を達成することが可能とな
る。ここで接続孔の開口径が１．０よりも大きいと、ボ
イドが形成され良好に埋め込むことができない。
有面積の小さい多層配線構造を達成することが可能とな
る。ここで接続孔の開口径が１．０よりも大きいと、ボ
イドが形成され良好に埋め込むことができない。
【００１３】本発明の第５は、半導体基板の上に第１配
線層を形成する工程と、前記第１配線層の上に第１層間
絶縁膜、第２配線層および第２層間絶縁膜を順次形成す
る工程と、前記第１層間絶縁膜および前記第２層間絶縁
膜に前記第２配線層を越えて前記第１配線層に至る接続
孔を形成する工程と、前記接続孔に導体プラグを埋め込
むとともにこの上層に導体プラグ第３配線層を形成する
工程とを含むことを特徴とする。
線層を形成する工程と、前記第１配線層の上に第１層間
絶縁膜、第２配線層および第２層間絶縁膜を順次形成す
る工程と、前記第１層間絶縁膜および前記第２層間絶縁
膜に前記第２配線層を越えて前記第１配線層に至る接続
孔を形成する工程と、前記接続孔に導体プラグを埋め込
むとともにこの上層に導体プラグ第３配線層を形成する
工程とを含むことを特徴とする。
【００１４】本発明の第６は、請求項５記載の半導体装
置の製造方法において、前記導体プラグの埋め込みは、
高圧埋込み工程によってなされることを特徴とする。
置の製造方法において、前記導体プラグの埋め込みは、
高圧埋込み工程によってなされることを特徴とする。
【００１５】かかる構成によれば、導体プラグの埋め込
みに、高圧埋込み工を用いているため、アスペクト比の
大きい接続孔にも極めて良好に埋め込みを行うことが可
能となる。
みに、高圧埋込み工を用いているため、アスペクト比の
大きい接続孔にも極めて良好に埋め込みを行うことが可
能となる。
【００１６】本発明の第７は、請求項５記載の半導体装
置の製造方法において、前記接続孔のアスペクト比は
１．０〜５．０の範囲にあることを特徴とする。
置の製造方法において、前記接続孔のアスペクト比は
１．０〜５．０の範囲にあることを特徴とする。
【００１７】接続孔のアスペクト比は１よりも小さいと
ボイドが形成され易く、５を超えると、逆に埋め込みに
くくなる。
ボイドが形成され易く、５を超えると、逆に埋め込みに
くくなる。
【００１８】本発明の第８は、請求項５記載の半導体装
置の製造方法において、前記接続孔の開口径は０．２〜
１．０ミクロンの範囲にあることを特徴とする。
置の製造方法において、前記接続孔の開口径は０．２〜
１．０ミクロンの範囲にあることを特徴とする。
【００１９】接続孔の開口径は０．２よりも小さいと埋
め込みにくく、１．０ミクロンを超えると、逆にボイド
が形成され易くなる。
め込みにくく、１．０ミクロンを超えると、逆にボイド
が形成され易くなる。
【００２０】本発明の第９は、メモリセルを構成するス
イッチング用のＭＯＳＦＥＴと、これに接続されるキャ
パシタとからなるメモリがアレイ状に配列されたメモリ
セル部と、ＣＭＯＳ回路からなるロジック部とからなる
半導体装置において、前記スイッチング用のＭＯＳＦＥ
ＴおよびＣＭＯＳ回路を構成するＭＯＳＦＥＴを形成し
てなる半導体基板と、前記半導体基板表面に形成された
第１の層間絶縁膜を介して形成されたキャパシタと、前
記キャパシタおよび前記半導体基板全体を覆う第２の絶
縁膜と、前記第１および第２の絶縁膜とを貫通して形成
された導体プラグとを含み、前記キャパシタおよび前記
ＭＯＳＦＥＴの接続は、前記導体プラグを前記第２の絶
縁膜の上層で相互接続する接続部によって達成されてい
ることを特徴とする。
イッチング用のＭＯＳＦＥＴと、これに接続されるキャ
パシタとからなるメモリがアレイ状に配列されたメモリ
セル部と、ＣＭＯＳ回路からなるロジック部とからなる
半導体装置において、前記スイッチング用のＭＯＳＦＥ
ＴおよびＣＭＯＳ回路を構成するＭＯＳＦＥＴを形成し
てなる半導体基板と、前記半導体基板表面に形成された
第１の層間絶縁膜を介して形成されたキャパシタと、前
記キャパシタおよび前記半導体基板全体を覆う第２の絶
縁膜と、前記第１および第２の絶縁膜とを貫通して形成
された導体プラグとを含み、前記キャパシタおよび前記
ＭＯＳＦＥＴの接続は、前記導体プラグを前記第２の絶
縁膜の上層で相互接続する接続部によって達成されてい
ることを特徴とする。
【００２１】かかる構成によれば、通常、大面積を使用
しかつ多数回にわたるフォトリソグラフィ工程を必要と
するＤＲＡＭ、ＦＲＡＭなどの半導体装置の製造に際
し、工数の低減をはかるとともにセルの大幅な縮小化を
図ることが可能となる。
しかつ多数回にわたるフォトリソグラフィ工程を必要と
するＤＲＡＭ、ＦＲＡＭなどの半導体装置の製造に際
し、工数の低減をはかるとともにセルの大幅な縮小化を
図ることが可能となる。
【００２２】本発明の第１０は請求項９に記載の半導体
装置において、前記キャパシタは強誘電体キャパシタで
あることを特徴とする。
装置において、前記キャパシタは強誘電体キャパシタで
あることを特徴とする。
【００２３】強誘電体キャパシタの場合、多数の処理工
程を経る場合、キャパシタ絶縁膜の劣化の問題が生じ易
いが、かかる構成によれば、キャパシタ絶縁膜の形成
後、処理工程が少なくてすむため、信頼性の向上をはか
ることが可能となる。
程を経る場合、キャパシタ絶縁膜の劣化の問題が生じ易
いが、かかる構成によれば、キャパシタ絶縁膜の形成
後、処理工程が少なくてすむため、信頼性の向上をはか
ることが可能となる。
【００２４】この発明の上述の目的、その他の目的、特
徴および利点は、図面を参照して行う以下の実施の形態
の説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施の形態
の説明から一層明らかとなろう。
【００２５】
【発明の実施の形態】次に本発明の実施の形態について
説明する。図１に示すこの実施例の多層配線構造１０
は、シリコン（Ｓｉ）等からなる半導体基板（以下、単
に「基板」という。）１２を含み、基板１２の上部には
導電部１４が形成される。そして、基板１２の上には、
酸化シリコン（ＳｉＯ2 ）等からなる層間絶縁膜１６が
形成され、層間絶縁膜１６の上には、アルミニウム（Ａ
ｌ）等からなる最下配線層１８が形成され、導電部１４
と最下配線層１８とが層間絶縁膜１６に埋め込まれたア
ルミニウム（Ａｌ）等からなる金属プラグ２０を介して
電気的に接続される。
説明する。図１に示すこの実施例の多層配線構造１０
は、シリコン（Ｓｉ）等からなる半導体基板（以下、単
に「基板」という。）１２を含み、基板１２の上部には
導電部１４が形成される。そして、基板１２の上には、
酸化シリコン（ＳｉＯ2 ）等からなる層間絶縁膜１６が
形成され、層間絶縁膜１６の上には、アルミニウム（Ａ
ｌ）等からなる最下配線層１８が形成され、導電部１４
と最下配線層１８とが層間絶縁膜１６に埋め込まれたア
ルミニウム（Ａｌ）等からなる金属プラグ２０を介して
電気的に接続される。
【００２６】また、最下配線層１８の上には、酸化シリ
コン（ＳｉＯ2 ）等からなる層間絶縁膜２２が形成さ
れ、層間絶縁膜２２の上には、アルミニウム（Ａｌ）等
からなる中間配線層２４が部分的に形成され、層間絶縁
膜２２および中間配線層２４の上には、酸化シリコン
（ＳｉＯ2 ）等からなる層間絶縁膜２６が形成される。
さらに、層間絶縁膜２６の上には、アルミニウム（Ａ
ｌ）等からなる最上配線層２８が形成される。そして、
最下配線層１８と中間配線層２４とが層間絶縁膜２２に
埋め込まれた金属プラグ３０を介して接続され、中間配
線層２４と最上配線層２８とが層間絶縁膜２６に埋め込
まれた金属プラグ３２を介して接続され、最下配線層１
８と最上配線層２８とが層間絶縁膜２２および層間絶縁
膜２６に埋め込まれた金属プラグ３４を介して接続され
る。
コン（ＳｉＯ2 ）等からなる層間絶縁膜２２が形成さ
れ、層間絶縁膜２２の上には、アルミニウム（Ａｌ）等
からなる中間配線層２４が部分的に形成され、層間絶縁
膜２２および中間配線層２４の上には、酸化シリコン
（ＳｉＯ2 ）等からなる層間絶縁膜２６が形成される。
さらに、層間絶縁膜２６の上には、アルミニウム（Ａ
ｌ）等からなる最上配線層２８が形成される。そして、
最下配線層１８と中間配線層２４とが層間絶縁膜２２に
埋め込まれた金属プラグ３０を介して接続され、中間配
線層２４と最上配線層２８とが層間絶縁膜２６に埋め込
まれた金属プラグ３２を介して接続され、最下配線層１
８と最上配線層２８とが層間絶縁膜２２および層間絶縁
膜２６に埋め込まれた金属プラグ３４を介して接続され
る。
【００２７】このように、多層配線構造１０には、金属
プラグ３０、３２および３４ならびに中間配線層２４に
よって、最下配線層１８と最上配線層２８とを電気的に
接続する電流経路が形成され、電流経路を構成する金属
プラグ３４が中間配線層２４を越えて配線される。
プラグ３０、３２および３４ならびに中間配線層２４に
よって、最下配線層１８と最上配線層２８とを電気的に
接続する電流経路が形成され、電流経路を構成する金属
プラグ３４が中間配線層２４を越えて配線される。
【００２８】以下、図２から図４に従って、多層配線構
造１０の具体的な形成方法を説明する。まず、図２
（Ａ）に示すように、導電部１４が形成された基板１２
の上に層間絶縁膜１６をＣＶＤ法等によって積層し、こ
の層間絶縁膜１６をパターン形成したレジスト３６でマ
スクしてエッチングして、導電部１４に至る接続孔３８
を形成する。そして、レジスト３６を除去した後、図２
（Ｂ）に示すように、接続孔３８の内部に金属プラグ２
０をスパッタリングまたはＣＶＤ法によって埋め込み、
その後、埋め込み工程において層間絶縁膜１６の上に積
層された図示しない金属膜をエッチングにより除去す
る。
造１０の具体的な形成方法を説明する。まず、図２
（Ａ）に示すように、導電部１４が形成された基板１２
の上に層間絶縁膜１６をＣＶＤ法等によって積層し、こ
の層間絶縁膜１６をパターン形成したレジスト３６でマ
スクしてエッチングして、導電部１４に至る接続孔３８
を形成する。そして、レジスト３６を除去した後、図２
（Ｂ）に示すように、接続孔３８の内部に金属プラグ２
０をスパッタリングまたはＣＶＤ法によって埋め込み、
その後、埋め込み工程において層間絶縁膜１６の上に積
層された図示しない金属膜をエッチングにより除去す
る。
【００２９】続いて、図２（Ｃ）に示すように、金属プ
ラグ２０および層間絶縁膜１６の上に最下配線層１８を
スパッタリングまたはＣＶＤ法によって積層し、最下配
線層１８の上に層間絶縁膜２２をＣＶＤ法等によって積
層する。そして、図２（Ｄ）に示すように、上述した金
属プラグ２０と同様にして層間絶縁膜２２に金属プラグ
３０を埋め込む。
ラグ２０および層間絶縁膜１６の上に最下配線層１８を
スパッタリングまたはＣＶＤ法によって積層し、最下配
線層１８の上に層間絶縁膜２２をＣＶＤ法等によって積
層する。そして、図２（Ｄ）に示すように、上述した金
属プラグ２０と同様にして層間絶縁膜２２に金属プラグ
３０を埋め込む。
【００３０】そして、図３（Ｅ）に示すように、層間絶
縁膜２２および金属プラグ３０の上に中間配線層２４を
スパッタリングまたはＣＶＤ法よって積層し、図３
（Ｆ）に示すように、中間配線層２４をパターン形成し
たレジスト４０でマスクしてエッチングして、中間配線
層２４の不要部分を除去する。そして、レジスト４０を
除去した後、図３（Ｇ）に示すように、中間配線層２４
および層間絶縁膜２２の上に、層間絶縁膜２６をＣＶＤ
法等によって積層する。
縁膜２２および金属プラグ３０の上に中間配線層２４を
スパッタリングまたはＣＶＤ法よって積層し、図３
（Ｆ）に示すように、中間配線層２４をパターン形成し
たレジスト４０でマスクしてエッチングして、中間配線
層２４の不要部分を除去する。そして、レジスト４０を
除去した後、図３（Ｇ）に示すように、中間配線層２４
および層間絶縁膜２２の上に、層間絶縁膜２６をＣＶＤ
法等によって積層する。
【００３１】続いて、図４（Ｈ）に示すように、フォト
リソグラフィおよび反応性イオンエッチング（ＲＩＥ）
を用いて、層間絶縁膜２６に中間配線層２４に至る接続
孔４２、層間絶縁膜２６および層間絶縁膜２２に最下配
線層１８に至る接続孔４４が形成される。この工程は、
この他、ＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ：
集束イオンビーム）法によって順次描画していくことに
よりアスペクト比の高い接続孔の形成が可能となる。な
お、中間配線層２４と接続孔４４、接続孔４４と他の接
続孔４４とは、中間配線層２４と金属プラグ３４または
金属プラグ３４どうしが互いに接触するのを防止する等
のために所定の間隔Ａを隔てて形成する必要があり、こ
の実施例では、間隔Ａが０．４μｍ程度に設定される。
また、この接続孔４４のアスペクト比は１．０〜５．０
の範囲にあり、開口径は０．５ミクロンであった。
リソグラフィおよび反応性イオンエッチング（ＲＩＥ）
を用いて、層間絶縁膜２６に中間配線層２４に至る接続
孔４２、層間絶縁膜２６および層間絶縁膜２２に最下配
線層１８に至る接続孔４４が形成される。この工程は、
この他、ＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ：
集束イオンビーム）法によって順次描画していくことに
よりアスペクト比の高い接続孔の形成が可能となる。な
お、中間配線層２４と接続孔４４、接続孔４４と他の接
続孔４４とは、中間配線層２４と金属プラグ３４または
金属プラグ３４どうしが互いに接触するのを防止する等
のために所定の間隔Ａを隔てて形成する必要があり、こ
の実施例では、間隔Ａが０．４μｍ程度に設定される。
また、この接続孔４４のアスペクト比は１．０〜５．０
の範囲にあり、開口径は０．５ミクロンであった。
【００３２】そして、このように高アスペクト比の接続
孔４２、４４の形成された基板に対し、図４（Ｉ）に示
すように、高圧埋め込み法により、銅薄膜Ｗを形成す
る。この銅薄膜は、スパッタリング後、７００気圧程度
の高圧条件下で、埋め込みを行うことにより、ボイドの
形成も少なく、良好な銅薄膜Ｗが形成される。
孔４２、４４の形成された基板に対し、図４（Ｉ）に示
すように、高圧埋め込み法により、銅薄膜Ｗを形成す
る。この銅薄膜は、スパッタリング後、７００気圧程度
の高圧条件下で、埋め込みを行うことにより、ボイドの
形成も少なく、良好な銅薄膜Ｗが形成される。
【００３３】また、必要に応じてフォトリソグラフィ法
により、図５（Ｊ）に示すように、この銅薄膜のパター
ニングを行うことにより、金属プラグ３２、３４および
配線パターン２８の形成された多層配線構造が完成す
る。
により、図５（Ｊ）に示すように、この銅薄膜のパター
ニングを行うことにより、金属プラグ３２、３４および
配線パターン２８の形成された多層配線構造が完成す
る。
【００３４】このようにして形成される多層配線構造
は、中間接続層を形成するためのリソグラフィ工程で必
要とするマージンおよび、多数層にわたるコンタクト孔
形成のために必要とされるマージンが不要となるため、
配線面積の低減をはかることができ、しかもコンタクト
が確実となり、信頼性の高い多層配線構造を得ることが
可能となる。
は、中間接続層を形成するためのリソグラフィ工程で必
要とするマージンおよび、多数層にわたるコンタクト孔
形成のために必要とされるマージンが不要となるため、
配線面積の低減をはかることができ、しかもコンタクト
が確実となり、信頼性の高い多層配線構造を得ることが
可能となる。
【００３５】さらにまた、フォトリソグラフィの回数が
低減されるため、工数が大幅に低減され、生産性が向上
する上、不良発生率も大幅に低減される。
低減されるため、工数が大幅に低減され、生産性が向上
する上、不良発生率も大幅に低減される。
【００３６】なお、層間絶縁膜２６および層間絶縁膜２
２に跨がって形成される接続孔４４はアスペクト比が高
いため、接続孔４４に金属プラグ３４を埋め込む際に
は、最下配線層１８との電気的な接続を確実にするため
に特別な配慮が必要である。この、金属プラグ３４の埋
め込みには、図４（Ｉ）工程で用いた高圧埋込み法の
他、ＭＯＣＶＤ法（有機金属化学気相成長法）、レーザ
ＣＶＤ法またはＰｌａｔｉｎｇ法等のような高アスペク
ト比の接続孔４４に適した方法を採用することも可能で
ある。
２に跨がって形成される接続孔４４はアスペクト比が高
いため、接続孔４４に金属プラグ３４を埋め込む際に
は、最下配線層１８との電気的な接続を確実にするため
に特別な配慮が必要である。この、金属プラグ３４の埋
め込みには、図４（Ｉ）工程で用いた高圧埋込み法の
他、ＭＯＣＶＤ法（有機金属化学気相成長法）、レーザ
ＣＶＤ法またはＰｌａｔｉｎｇ法等のような高アスペク
ト比の接続孔４４に適した方法を採用することも可能で
ある。
【００３７】なお、前記実施例では高圧埋め込み法によ
り、高アスペクト比の接続孔４４への銅薄膜の埋め込み
を行ったが、この高圧埋め込み法では、アスペクト比が
高く、しかも開口径の小さい接続孔に対して、極めて良
好な埋め込み特性を呈することがわかった。本発明者ら
は、開口径およびアスペクト比を変化させて、埋め込み
を行い、多層配線構造を形成し、この良品率を測定し
た。その結果アスペクト比は１．０〜５．０程度、開口
孔は０．６ミクロン以下とするのが望ましい。アスペク
ト比が低く、開口径の大きい接続孔の場合図６Ｂに示す
ように、ボイドＶが形成され易いが、上記範囲に選択す
ることにより、図６Ａに示すように孔径が小さく、高ア
スペクト比のコンタクト孔に対して埋め込みを行う場
合、ボイドの発生もなく、極めて信頼性の高い埋め込み
が可能となる。これは微細化に際して極めて有効な方法
であり、この方法を用いることにより、微細で信頼性の
高い多層配線構造を得ることが可能となる。
り、高アスペクト比の接続孔４４への銅薄膜の埋め込み
を行ったが、この高圧埋め込み法では、アスペクト比が
高く、しかも開口径の小さい接続孔に対して、極めて良
好な埋め込み特性を呈することがわかった。本発明者ら
は、開口径およびアスペクト比を変化させて、埋め込み
を行い、多層配線構造を形成し、この良品率を測定し
た。その結果アスペクト比は１．０〜５．０程度、開口
孔は０．６ミクロン以下とするのが望ましい。アスペク
ト比が低く、開口径の大きい接続孔の場合図６Ｂに示す
ように、ボイドＶが形成され易いが、上記範囲に選択す
ることにより、図６Ａに示すように孔径が小さく、高ア
スペクト比のコンタクト孔に対して埋め込みを行う場
合、ボイドの発生もなく、極めて信頼性の高い埋め込み
が可能となる。これは微細化に際して極めて有効な方法
であり、この方法を用いることにより、微細で信頼性の
高い多層配線構造を得ることが可能となる。
【００３８】また、この高圧埋め込み法は、銅などの金
属の有機化合物を含む液体を基板表面に塗布し、加圧条
件下で高温にすることにより、接続孔内に導体膜を埋め
込む方法なども有効である。
属の有機化合物を含む液体を基板表面に塗布し、加圧条
件下で高温にすることにより、接続孔内に導体膜を埋め
込む方法なども有効である。
【００３９】さらに、また、前記実施例では、接続孔内
に埋め込まれる金属プラグと配線パターンとを同一工程
で形成したが、接続孔の埋め込みを行った後、さらに表
面に最上配線層となる導体膜を形成するようにしてもよ
い。図７（Ａ）に示すように、接続孔４２および４４の
それぞれに金属プラグ３２および３４を埋め込み、その
後、この後図７（Ｂ）に示すように、層間絶縁膜２６な
らびに金属プラグ３２および３４の上に最上配線層２８
をスパッタリングまたはＣＶＤ法等によって形成し、最
上配線層２８の不要部分をエッチングによって除去す
る。
に埋め込まれる金属プラグと配線パターンとを同一工程
で形成したが、接続孔の埋め込みを行った後、さらに表
面に最上配線層となる導体膜を形成するようにしてもよ
い。図７（Ａ）に示すように、接続孔４２および４４の
それぞれに金属プラグ３２および３４を埋め込み、その
後、この後図７（Ｂ）に示すように、層間絶縁膜２６な
らびに金属プラグ３２および３４の上に最上配線層２８
をスパッタリングまたはＣＶＤ法等によって形成し、最
上配線層２８の不要部分をエッチングによって除去す
る。
【００４０】層間絶縁膜２６および層間絶縁膜２２に跨
がって形成される接続孔４４はアスペクト比が高いた
め、接続孔４４に金属プラグ３４を埋め込む際には、最
下配線層１８との電気的な接続を確実にするために特別
な配慮が必要である。ここでも、図７（Ａ）工程におけ
る金属プラグ３４の埋め込みには、高圧埋込み法、ＭＯ
ＣＶＤ法（有機金属化学気相成長法）、レーザＣＶＤ法
またはプレーティング法等のような高アスペクト比の接
続孔４４に適した方法を採用する。
がって形成される接続孔４４はアスペクト比が高いた
め、接続孔４４に金属プラグ３４を埋め込む際には、最
下配線層１８との電気的な接続を確実にするために特別
な配慮が必要である。ここでも、図７（Ａ）工程におけ
る金属プラグ３４の埋め込みには、高圧埋込み法、ＭＯ
ＣＶＤ法（有機金属化学気相成長法）、レーザＣＶＤ法
またはプレーティング法等のような高アスペクト比の接
続孔４４に適した方法を採用する。
【００４１】この実施例によれば、金属プラグ３４を中
間配線層２４を越えて配線するようにしているので、従
来のように、上下の金属プラグを互いに接続するための
接続層７（図１１）を形成する必要がない。したがっ
て、中間配線層２４と金属プラグ３４の中心との間隔Ｌ
1 や金属プラグ３４の中心間の間隔Ｌ2 が、上述の間隔
Ａとプラグ３４の幅Ｂとに依存して決定されることとな
り、従来技術（図１１）に比べると、金属プラグに対し
て接続層がはみ出していた分だけチップサイズを小型化
できる。
間配線層２４を越えて配線するようにしているので、従
来のように、上下の金属プラグを互いに接続するための
接続層７（図１１）を形成する必要がない。したがっ
て、中間配線層２４と金属プラグ３４の中心との間隔Ｌ
1 や金属プラグ３４の中心間の間隔Ｌ2 が、上述の間隔
Ａとプラグ３４の幅Ｂとに依存して決定されることとな
り、従来技術（図１１）に比べると、金属プラグに対し
て接続層がはみ出していた分だけチップサイズを小型化
できる。
【００４２】なお、上述の実施例では、この発明を３層
配線構造に適用した場合を示したが、この発明は、４層
またはそれ以上の配線構造にも同様に適用できる。この
場合には、たとえば図８に示すように、２つ以上の中間
配線層２４を超えて金属プラグ３４ａを配線するように
してもよい。
配線構造に適用した場合を示したが、この発明は、４層
またはそれ以上の配線構造にも同様に適用できる。この
場合には、たとえば図８に示すように、２つ以上の中間
配線層２４を超えて金属プラグ３４ａを配線するように
してもよい。
【００４３】また、少なくとも１つの配線層を越えて配
線する金属プラグの下端に接続される配線層を第１配線
層、その金属プラグの上端に接続される配線層を第３配
線層、第１配線層と第３配線層との間に形成される配線
層を第２配線層と定義すると、たとえば図８に示すよう
に、第１配線層を最下配線層１８ではなく中間配線層２
４ａによって構成し、第３配線層を最上配線層２８では
なく中間配線層２４ｂによって構成してもよい。ただ
し、第２配線層が常に中間配線層２４ａまたは２４ｂ等
によって構成されることは言うまでもない。
線する金属プラグの下端に接続される配線層を第１配線
層、その金属プラグの上端に接続される配線層を第３配
線層、第１配線層と第３配線層との間に形成される配線
層を第２配線層と定義すると、たとえば図８に示すよう
に、第１配線層を最下配線層１８ではなく中間配線層２
４ａによって構成し、第３配線層を最上配線層２８では
なく中間配線層２４ｂによって構成してもよい。ただ
し、第２配線層が常に中間配線層２４ａまたは２４ｂ等
によって構成されることは言うまでもない。
【００４４】次に本発明の第２の実施例について説明す
る。この例では図９に示すように、強誘電体メモリ（Ｆ
ＥＲＡＭ）を用いた半導体メモリ装置に本発明の多層配
線方法を適用した例について説明する。すなわち、強誘
電体メモリがアレイ状に配列されたメモリセル部１００
と、ＣＭＯＳ回路からなるロジック部２００とからな
る、半導体装置において、メモリセルを構成するスイッ
チング用のＭＯＳＦＥＴ５０と、これに接続される強誘
電体キャパシタ６０と、ＣＭＯＳ回路を構成するＭＯＳ
ＦＥＴなどの回路素子７０を、個別素子として形成する
と共に、相互配線層８１を形成し、これを最上層あるい
はそれに近い部分で、一気に接続孔を形成し、この接続
孔に高圧埋め込み法により、導体プラグ５４、６４を埋
め込み、配線接続を達成するようにしたものである。
る。この例では図９に示すように、強誘電体メモリ（Ｆ
ＥＲＡＭ）を用いた半導体メモリ装置に本発明の多層配
線方法を適用した例について説明する。すなわち、強誘
電体メモリがアレイ状に配列されたメモリセル部１００
と、ＣＭＯＳ回路からなるロジック部２００とからな
る、半導体装置において、メモリセルを構成するスイッ
チング用のＭＯＳＦＥＴ５０と、これに接続される強誘
電体キャパシタ６０と、ＣＭＯＳ回路を構成するＭＯＳ
ＦＥＴなどの回路素子７０を、個別素子として形成する
と共に、相互配線層８１を形成し、これを最上層あるい
はそれに近い部分で、一気に接続孔を形成し、この接続
孔に高圧埋め込み法により、導体プラグ５４、６４を埋
め込み、配線接続を達成するようにしたものである。
【００４５】このメモリセルは、素子分離膜９１によっ
て素子分離されたシリコン基板９０内に不純物拡散領域
からなるソース・ドレイン領域５１と、ゲート絶縁膜を
介して形成されたゲート電極５２とからなるスイッチン
グトランジスタとしてのＭＯＳＦＥＴ５０と、基板表面
を覆う絶縁膜８２上に下部電極６１と上部電極６３とに
よってＰＺＴからなる強誘電体膜６２を挟んだ強誘電体
キャパシタ６０とからなるもので、このスイッチングト
ランジスタのソースドレイン領域５１の一方と、強誘電
体キャパシタの上部電極との接続はこの導体プラグ５
４、６４を最上層の配線層５８で接続することによって
接続されている。
て素子分離されたシリコン基板９０内に不純物拡散領域
からなるソース・ドレイン領域５１と、ゲート絶縁膜を
介して形成されたゲート電極５２とからなるスイッチン
グトランジスタとしてのＭＯＳＦＥＴ５０と、基板表面
を覆う絶縁膜８２上に下部電極６１と上部電極６３とに
よってＰＺＴからなる強誘電体膜６２を挟んだ強誘電体
キャパシタ６０とからなるもので、このスイッチングト
ランジスタのソースドレイン領域５１の一方と、強誘電
体キャパシタの上部電極との接続はこの導体プラグ５
４、６４を最上層の配線層５８で接続することによって
接続されている。
【００４６】一方ＣＭＯＳロジック部においても、シリ
コン基板９０内に不純物拡散領域からなるソース・ドレ
イン領域７１Ａ、７１Ｂと、ゲート絶縁膜を介して形成
されたゲート電極７２とからなるＭＯＳＦＥＴ７０が形
成されており、ここでも配線接続は、接続孔を介して形
成された導体プラグ５４、７４によって基板表面で達成
されている。７８は配線層である。
コン基板９０内に不純物拡散領域からなるソース・ドレ
イン領域７１Ａ、７１Ｂと、ゲート絶縁膜を介して形成
されたゲート電極７２とからなるＭＯＳＦＥＴ７０が形
成されており、ここでも配線接続は、接続孔を介して形
成された導体プラグ５４、７４によって基板表面で達成
されている。７８は配線層である。
【００４７】次に、このメモリ装置の製造工程について
説明する。まず、ＬＯＣＯＳ法によって素子分離絶縁膜
９１の形成されたシリコン基板９０に通常の方法により
ＭＯＳＦＥＴを形成する。この後絶縁膜８２を形成
し、必要な配線層８１などを形成した後、さらに、層間
絶縁膜８２を形成する。
説明する。まず、ＬＯＣＯＳ法によって素子分離絶縁膜
９１の形成されたシリコン基板９０に通常の方法により
ＭＯＳＦＥＴを形成する。この後絶縁膜８２を形成
し、必要な配線層８１などを形成した後、さらに、層間
絶縁膜８２を形成する。
【００４８】そしてこの酸化シリコン層８２に一度のフ
ォトリソグラフィ工程で、全面にマスクパターンを形成
しＲＩＥによりコンタクトホールＨを形成する。そし
て、このコンタクトホール内に高圧埋め込み法により、
銅薄膜からなる導体膜を埋め込み、フォトリソグラフィ
により導体金属プラグ５４、６４、７４および配線金属
５８、７８を形成する。
ォトリソグラフィ工程で、全面にマスクパターンを形成
しＲＩＥによりコンタクトホールＨを形成する。そし
て、このコンタクトホール内に高圧埋め込み法により、
銅薄膜からなる導体膜を埋め込み、フォトリソグラフィ
により導体金属プラグ５４、６４、７４および配線金属
５８、７８を形成する。
【００４９】かかる方法によれば、最上層の近傍で、各
素子間の配線接続のほとんどを行うことができるため、
フォトリソグラフィ工程の回数が大幅に低減されるとと
もに、マスクあわせの必要がないため、マージンが不要
となり、セルサイズの低減を図ることができるととも
に、ＣＭＯＳロジック部においても、相互配線のための
マージンが大幅に低減されるため、占有面積を小さくす
ることが可能となる。さらにまた厚さについても低減さ
れる。
素子間の配線接続のほとんどを行うことができるため、
フォトリソグラフィ工程の回数が大幅に低減されるとと
もに、マスクあわせの必要がないため、マージンが不要
となり、セルサイズの低減を図ることができるととも
に、ＣＭＯＳロジック部においても、相互配線のための
マージンが大幅に低減されるため、占有面積を小さくす
ることが可能となる。さらにまた厚さについても低減さ
れる。
【００５０】比較のために、接続パッドを利用した従来
の半導体メモリ装置を図１０に示す。図１０においても
各部品は図９における部品と同一符号を付した。図９と
図１０との比較からも、本発明によれば、占有面積の大
幅な低減を図ることが可能であることがわかる。
の半導体メモリ装置を図１０に示す。図１０においても
各部品は図９における部品と同一符号を付した。図９と
図１０との比較からも、本発明によれば、占有面積の大
幅な低減を図ることが可能であることがわかる。
【００５１】
【発明の効果】この発明によれば、導体プラグと配線層
との間隔や互いに隣接する導体プラグ間の間隔を縮小で
きるので、チップサイズを小型化できる。
との間隔や互いに隣接する導体プラグ間の間隔を縮小で
きるので、チップサイズを小型化できる。
【図１】この発明の一実施例を示す図である。
【図２】同実施例の形成方法を示す図である。
【図３】同実施例の形成方法を示す図である。
【図４】同実施例の形成方法を示す図である。
【図５】同実施例の形成方法を示す図である。
【図６】同実施例の形成方法を示す図である。
【図７】同実施例の形成方法を示す図である。
【図８】本発明の他の実施例を示す図である。
【図９】本発明の第２の実施例の半導体装置を示す図で
ある。
ある。
【図１０】従来例の半導体装置を示す図である。
【図１１】従来技術を示す図である。
１０ …多層配線構造 １２ …半導体基板 １８ …最下配線層 ２０、３０、３２、３４ …金属プラグ ２４ …中間配線層 ２８ …最上配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242
Claims (10)
- 【請求項１】最下配線層、最上配線層および少なくとも
１つの中間配線層を有し、前記最下配線層と前記最上配
線層とが電流経路で接続された、多層配線構造におい
て、 前記電流経路は少なくとも１つの中間配線層を越えて配
線する導体プラグを含むことを特徴とする半導体装置。 - 【請求項２】前記導体プラグは、前記最下配線層および
中間配線層を覆う絶縁膜に形成された接続孔に対して高
圧埋込み法によって形成された導体膜からなることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】前記接続孔のアスペクト比は１．５〜５．
０の範囲にあることを特徴とする請求項２記載の半導体
装置。 - 【請求項４】前記接続孔の開口径は、０．２〜１．０ミ
クロンの範囲にあることを特徴とする請求項２記載の半
導体装置。 - 【請求項５】半導体基板の上に第１配線層を形成する工
程と、 前記第１配線層の上に第１層間絶縁膜、第２配線層およ
び第２層間絶縁膜を順次形成する工程と、 前記第１層間絶縁膜および前記第２層間絶縁膜に前記第
２配線層を越えて前記第１配線層に至る接続孔を形成す
る工程と、 前記接続孔に導体プラグを埋め込むとともにこの上層に
第３配線層を形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項６】前記導体プラグの埋め込みは、高圧埋込み
工程によってなされることを特徴とする請求項５記載の
半導体装置の製造方法。 - 【請求項７】前記接続孔のアスペクト比は１．５〜５．
０の範囲にあることを特徴とする請求項５記載の半導体
装置の製造方法。 - 【請求項８】前記接続孔の開口径は０．２〜１．０ミク
ロンの範囲にあることを特徴とする請求項５記載の半導
体装置の製造方法。 - 【請求項９】メモリセルを構成するスイッチング用のＭ
ＯＳＦＥＴと、これに接続されるキャパシタとからなる
メモリがアレイ状に配列されたメモリセル部と、 ＣＭＯＳ回路からなるロジック部とからなる半導体装置
において、 前記スイッチング用のＭＯＳＦＥＴおよびＣＭＯＳ回路
を構成するＭＯＳＦＥＴを形成してなる半導体基板と、 前記半導体基板表面に形成された第１の層間絶縁膜を介
して形成されたキャパシタと、 前記キャパシタおよび前記半導体基板全体を覆う第２の
絶縁膜と、 前記第１および第２の絶縁膜とを貫通して形成された導
体プラグとを含み、 前記キャパシタおよび前記ＭＯＳＦＥＴの接続は、前記
導体プラグを前記第２の絶縁膜の上層で相互接続する接
続部によって達成されていることを特徴とする半導体装
置。 - 【請求項１０】前記キャパシタは強誘電体キャパシタで
あることを特徴とする請求項９に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11325640A JP2000216250A (ja) | 1998-11-17 | 1999-11-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-326650 | 1998-11-17 | ||
| JP32665098 | 1998-11-17 | ||
| JP11325640A JP2000216250A (ja) | 1998-11-17 | 1999-11-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216250A true JP2000216250A (ja) | 2000-08-04 |
Family
ID=26571899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11325640A Pending JP2000216250A (ja) | 1998-11-17 | 1999-11-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216250A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009082207A (ja) * | 2007-09-27 | 2009-04-23 | Fujifilm Corp | 機能性膜の製造方法および製造装置 |
-
1999
- 1999-11-16 JP JP11325640A patent/JP2000216250A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009082207A (ja) * | 2007-09-27 | 2009-04-23 | Fujifilm Corp | 機能性膜の製造方法および製造装置 |
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|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
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