JP6984753B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6984753B2
JP6984753B2 JP2020529918A JP2020529918A JP6984753B2 JP 6984753 B2 JP6984753 B2 JP 6984753B2 JP 2020529918 A JP2020529918 A JP 2020529918A JP 2020529918 A JP2020529918 A JP 2020529918A JP 6984753 B2 JP6984753 B2 JP 6984753B2
Authority
JP
Japan
Prior art keywords
encapsulant
dielectric constant
active region
thermal conductivity
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020529918A
Other languages
English (en)
Other versions
JPWO2020012604A1 (ja
Inventor
拓行 岡崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2020012604A1 publication Critical patent/JPWO2020012604A1/ja
Application granted granted Critical
Publication of JP6984753B2 publication Critical patent/JP6984753B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3733—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon having a heterogeneous or anisotropic structure, e.g. powder or fibres in a matrix, wire mesh, porous structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/1329—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/13386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H01L2224/16058—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、トランジスタチップを封止材で覆う半導体装置に関する。
半導体装置において、トランジスタ及びＭＭＩＣの特性を低下させず、かつ信頼性を確保するため、セラミックパッケージ又は多層配線構造が用いられている。しかし、セラミックパッケージはプロセスコストと部材コストが高価である。また、安価に素子を作製するためにモールドパッケージを用いることがある（例えば、特許文献１参照）。従来のモールドパッケージでは、耐熱性及び耐湿性の高い封止材でトランジスタチップ全領域を覆っていた。
日本特開２０１７−１６８４８６号公報
放熱性を向上させるために熱伝導率の大きい封止材を用いると、ソースドレイン間容量Ｃｄｓが増加して効率又は利得などの高周波特性が低下するという問題があった。一方、高周波特性の低下を抑制するために誘電率の小さい封止材を用いると、放熱性が低下し、信頼性を確保できないという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は信頼性を確保しつつ高周波特性の低下を抑制することができる半導体装置を得るものである。
本発明に係る半導体装置は、能動領域を有するトランジスタチップと、前記能動領域の外周部を覆うことなく前記能動領域の中央部を覆う第１の封止材と、前記能動領域の前記外周部を覆う第２の封止材とを備え、前記第１の封止材の熱伝導率は前記第２の封止材の熱伝導率より大きく、前記第２の封止材の誘電率は前記第１の封止材の誘電率より小さいことを特徴とする。
本発明では、発熱集中箇所であるトランジスタチップの能動領域の中央部を熱伝導率の大きい第１の封止材で覆う。これにより、放熱性が向上するため、信頼性を確保できる。また、相対的に温度が低い能動領域の外周部は、誘電率の大きい第１の封止材で覆うことなく、誘電率の小さい第２の封止材で覆う。これにより、ソースドレイン間容量を抑制することができるため、高周波特性の低下を抑制することができる。
実施の形態１に係る半導体装置を示す断面図である。 トランジスタチップを示す上面図である。 トランジスタチップの能動領域を示す上面図である。 実施の形態１に係るトランジスタチップの封止状態を示す上面図である。 実施の形態１に係るトランジスタチップの能動領域の封止状態を示す上面図である。 実施の形態２に係るトランジスタチップの能動領域の封止状態を示す断面図である。 実施の形態２に係るトランジスタチップの能動領域の封止状態を示す上面図である。 実施の形態３に係るトランジスタチップの能動領域の封止状態を示す断面図である。 実施の形態３に係るトランジスタチップの能動領域の封止状態を示す上面図である。
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は実施の形態１に係る半導体装置を示す断面図である。基板１の上にトランジスタチップ２がフリップチップ実装されている。トランジスタチップ２は、高周波特性・高放熱に優れた窒化ガリウム系ＨＥＭＴなどの電界効果トランジスタである。トランジスタチップ２の上方にＣｕ又はＡｕ等を含む放熱性の高い放熱基板３が配置されている。トランジスタチップ２と放熱基板３はＡｕバンプ４により電気的に接続されている。なお、フリップチップ実装を用いない場合は、Ａｕバンプ４の代わりにワイヤボンドを用いてもよい。
基板１と放熱基板３の間において、トランジスタチップ２の中央部が第１の封止材５で封止され、それ以外の領域が第２の封止材６で封止されている。第１の封止材５の熱伝導率は第２の封止材６の熱伝導率より大きい。第２の封止材６の誘電率は第１の封止材５の誘電率より小さい。
第１の封止材５及び第２の封止材６は樹脂に限らず絶縁膜等でもよい。例えば、第１の封止材５はモールド樹脂（熱伝導率：約４Ｆ／ｍ、誘電率：約０．８Ｗ／ｍＫ）等である。第２の封止材６はポリイミド（熱伝導率：約２Ｆ／ｍ、誘電率：約０．１８Ｗ／ｍＫ）等である。なお、モールド樹脂は、一般的にはシリカフィラー、エポキシ樹脂、硬化剤を組み合わせて作られた封止材である。約７５％がシリカフィラーで構成されているが、約２０％を占めるエポキシ樹脂の種類によってモールド樹脂としての性質が変わってくる。エポキシ樹脂の種類は様々あって、例えばＯＣＮ型、ビフェルニ型、多官能型などがある。
トランジスタチップ２の動作時に発生した熱はトランジスタチップ２の上面側から放熱基板３を介して放熱される。基板１はトランジスタチップ２の下面にダイボンド等で接合されているＰＫＧ基板である。基板１は放熱基板３と同様の基板でもよく、放熱性が高いことが望ましい。
図２はトランジスタチップを示す上面図である。トランジスタチップ２は能動領域７、ゲートパッド８、ソースパッド９及びドレインパッド１０を有する。ゲートパッド８、ソースパッド９及びドレインパッド１０の少なくとも１つが放熱基板３にＡｕバンプ４により接続されている。どのパッドが接続されるかは顧客要求などにより変わってくる。
図３はトランジスタチップの能動領域を示す上面図である。複数のソース電極１１と複数のドレイン電極１２が交互に配置され、それらの間に複数のゲート電極１３が配置されている。ゲート電極１３はゲートパッド８に接続されている。ソース電極１１はソースパッド９に接続されている。ドレイン電極１２はドレインパッド１０に接続されている。
図４は実施の形態１に係るトランジスタチップの封止状態を示す上面図である。図５は実施の形態１に係るトランジスタチップの能動領域の封止状態を示す上面図である。トランジスタチップ２の熱分布は能動領域の中心から円形に広がっていく。そこで、熱伝導率の大きい第１の封止材５で能動領域７の中央部を覆う。能動領域７の外周部は誘電率の小さい第２の封止材６で覆う。
例えば、第１の封止材５及び第２の封止材６はＰＫＧ実装時に塗布することができる。まず、第１の封止材５を能動領域７の中央部に円形状に塗布する。このような塗布は容易に実施でき、手動でも実施可能である。次に、トランジスタチップ２と放熱基板３をＡｕバンプ４により結合させる。次に、トランジスタチップ２全域を埋めるように第２の封止材６で満たす。
または、ウエハプロセス中に転写工程により第１の封止材５及び第２の封止材６を塗布してもよい。転写工程は、マスクを用いた写真製版工程である。具体的には、まずウエハ全面に樹脂を塗布した後、レジストを塗布する。次に、マスクを用いて樹脂不要箇所のレジストを開口する。次に、レジストをマスクとして樹脂をウェットエッチング又はドライエッチングによりパターニングする。最後に、レジストを除去する。本実施の形態では第１の封止材５を能動領域７の中央部に円形状に塗布するだけなので、解像度が高くない単純なマスクを使用すればよく、合わせ精度も低い簡単な転写プロセスで実施できる。
以上説明したように、本実施の形態では、発熱集中箇所であるトランジスタチップ２の能動領域の中央部を熱伝導率の大きい第１の封止材５で覆う。これにより、放熱性が向上するため、信頼性を確保できる。また、相対的に温度が低い能動領域の外周部は、誘電率の大きい第１の封止材５で覆うことなく、誘電率の小さい第２の封止材６で覆う。これにより、ソースドレイン間容量Ｃｄｓを抑制することができるため、高周波特性の低下を抑制することができる。
また、第１の封止材５及び第２の封止材６の塗布は、ＰＫＧ実装時でもウエハプロセス中でもよい。何れの場合でも複雑なパターンを用いずに既存のプロセスで容易に第１の封止材５及び第２の封止材６を塗布することができる。
放熱基板３が第１の封止材５及び第２の封止材６の上に設けられているため、装置の下面側だけでなく上面側からも放熱が行われる。また、第１の封止材５が放熱基板３に接しているため、トランジスタチップ２から放熱基板３への放熱性が高くなる。また、トランジスタチップ２は放熱基板３にＡｕバンプ４を介して接続されているため、Ａｕバンプ４を介しても放熱が行われる。
実施の形態２．
図６は実施の形態２に係るトランジスタチップの能動領域の封止状態を示す断面図である。図７は実施の形態２に係るトランジスタチップの能動領域の封止状態を示す上面図である。最もソースドレイン間容量Ｃｄｓの増加に寄与すると考えられるゲート電極１３の周辺を誘電率の小さい第２の封止材６で覆うことで高周波特性の低下を抑制することができる。また、面積の大きいオーミック電極であるソース電極１１及びドレイン電極１２の周辺を熱伝導率の大きい第１の封止材５で覆うことで放熱性が向上するため、信頼性を確保できる。その他の構成は実施の形態１と同様である。
実施の形態３．
図８は実施の形態３に係るトランジスタチップの能動領域の封止状態を示す断面図である。図９は実施の形態３に係るトランジスタチップの能動領域の封止状態を示す上面図である。発熱源であるゲート電極１３の周辺を熱伝導率の大きい第１の封止材５で覆うことで放熱性が向上するため、信頼性を確保できる。また、ソース電極１１及びドレイン電極１２の周辺を誘電率の小さい第２の封止材６で覆うことでソースドレイン間容量Ｃｄｓを抑制することができるため、高周波特性の低下を抑制することができる。その他の構成は実施の形態１と同様である。
なお、実施の形態２，３の第１の封止材５及び第２の封止材６は、ＰＫＧ実装時に選択的に塗布することは困難である。このため、ウエハプロセス中に転写工程を１つ又は２つ追加して第１の封止材５及び第２の封止材６を塗布する。
２ トランジスタチップ、３ 放熱基板、４ Ａｕバンプ、５ 第１の封止材、６ 第２の封止材、７ 能動領域、１１ ソース電極、１２ ドレイン電極、１３ ゲート電極

Claims (6)

  1. 能動領域を有するトランジスタチップと、
    前記能動領域の外周部を覆うことなく前記能動領域の中央部を覆う第１の封止材と、
    前記能動領域の前記外周部を覆う第２の封止材とを備え、
    前記第１の封止材の熱伝導率は前記第２の封止材の熱伝導率より大きく、
    前記第２の封止材の誘電率は前記第１の封止材の誘電率より小さいことを特徴とする半導体装置。
  2. ゲート電極、ソース電極及びドレイン電極を有するトランジスタチップと、
    前記ソース電極及び前記ドレイン電極の周辺を覆う第１の封止材と、
    前記ゲート電極の周辺を覆う第２の封止材とを備え、
    前記第１の封止材の熱伝導率は前記第２の封止材の熱伝導率より大きく、
    前記第２の封止材の誘電率は前記第１の封止材の誘電率より小さいことを特徴とする半導体装置。
  3. ゲート電極、ソース電極及びドレイン電極を有するトランジスタチップと、
    前記ゲート電極の周辺を覆う第１の封止材と、
    前記ソース電極及び前記ドレイン電極の周辺を覆う第２の封止材とを備え、
    前記第１の封止材の熱伝導率は前記第２の封止材の熱伝導率より大きく、
    前記第２の封止材の誘電率は前記第１の封止材の誘電率より小さいことを特徴とする半導体装置。
  4. 前記第１及び第２の封止材の上に設けられた放熱基板を更に備えることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記第１の封止材は前記放熱基板に接していることを特徴とする請求項４に記載の半導体装置。
  6. 前記トランジスタチップは前記放熱基板にバンプを介して電気的に接続されていることを特徴とする請求項４又は５に記載の半導体装置。
JP2020529918A 2018-07-12 2018-07-12 半導体装置 Active JP6984753B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/026336 WO2020012604A1 (ja) 2018-07-12 2018-07-12 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2020012604A1 JPWO2020012604A1 (ja) 2021-02-15
JP6984753B2 true JP6984753B2 (ja) 2021-12-22

Family

ID=68316534

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020529918A Active JP6984753B2 (ja) 2018-07-12 2018-07-12 半導体装置

Country Status (7)

Country Link
US (1) US11342240B2 (ja)
JP (1) JP6984753B2 (ja)
KR (1) KR102390531B1 (ja)
CN (1) CN112385033A (ja)
DE (1) DE112018007827T5 (ja)
TW (1) TWI668819B (ja)
WO (1) WO2020012604A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021141268A (ja) * 2020-03-09 2021-09-16 キオクシア株式会社 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335343A (ja) * 1992-05-27 1993-12-17 Sony Corp 電界効果トランジスタ
EP1205973A1 (en) * 2000-11-10 2002-05-15 United Test Center Inc. Low-profile semiconductor device and method for manufacturing the same
TW558814B (en) * 2001-12-18 2003-10-21 Via Tech Inc Multi-chip package structure having heat sink member
US6849932B2 (en) * 2002-09-03 2005-02-01 Ultratera Corporation Double-sided thermally enhanced IC chip package
JP2008078555A (ja) * 2006-09-25 2008-04-03 Nec Electronics Corp 半導体装置およびその製造方法
JP5723082B2 (ja) * 2008-06-27 2015-05-27 富士通株式会社 半導体装置及びその製造方法
JP2010098117A (ja) * 2008-10-16 2010-04-30 Nec Electronics Corp 電子装置および電子装置の製造方法
JP2010109011A (ja) 2008-10-28 2010-05-13 Nec Electronics Corp 半導体装置およびその製造方法
JP2010109246A (ja) * 2008-10-31 2010-05-13 Yaskawa Electric Corp 半導体装置および半導体装置の製造方法
JP2011054806A (ja) 2009-09-02 2011-03-17 Renesas Electronics Corp 半導体装置およびその製造方法
TWI447872B (zh) * 2011-12-16 2014-08-01 矽品精密工業股份有限公司 封裝結構、基板結構及其製法
AU2014286234A1 (en) * 2013-07-04 2015-12-17 Novo Nordisk A/S Derivatives of GLP-1 like peptides, and uses thereof
JP6386746B2 (ja) * 2014-02-26 2018-09-05 株式会社ジェイデバイス 半導体装置
CN205984955U (zh) * 2015-06-26 2017-02-22 Pep创新私人有限公司 半导体封装
JP2017168486A (ja) 2016-03-14 2017-09-21 日本電気株式会社 電子装置およびその製造方法
CN106910724B (zh) * 2016-04-05 2020-06-05 苏州捷芯威半导体有限公司 一种半导体器件
JP6829809B2 (ja) * 2016-12-16 2021-02-17 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
KR20210018458A (ko) 2021-02-17
WO2020012604A1 (ja) 2020-01-16
US11342240B2 (en) 2022-05-24
KR102390531B1 (ko) 2022-04-25
CN112385033A (zh) 2021-02-19
JPWO2020012604A1 (ja) 2021-02-15
TWI668819B (zh) 2019-08-11
TW202006903A (zh) 2020-02-01
US20210005525A1 (en) 2021-01-07
DE112018007827T5 (de) 2021-03-25

Similar Documents

Publication Publication Date Title
US11670577B2 (en) Chip package with redistribution structure having multiple chips
US7298032B2 (en) Semiconductor multi-chip package and fabrication method
US7126218B1 (en) Embedded heat spreader ball grid array
US20080026506A1 (en) Semiconductor multi-chip package and fabrication method
US8564124B2 (en) Semiconductor package
JP2001267473A5 (ja)
US11776867B2 (en) Chip package
US20140001621A1 (en) Semiconductor packages having increased input/output capacity and related methods
US11855023B2 (en) Wafer level fan out semiconductor device and manufacturing method thereof
TWI651816B (zh) 具有雙側模封結構的半導體封裝
TWI545702B (zh) 半導體封裝件及其製法
JP6984753B2 (ja) 半導体装置
TWI706523B (zh) 電子封裝件
TWI536515B (zh) 具有散熱結構之半導體封裝元件及其封裝方法
TWI641058B (zh) 使用導線架條製造晶圓級封裝及相關裝置
US11482507B2 (en) Semiconductor package having molding member and heat dissipation member
TWI790054B (zh) 天線整合式封裝結構
TWI768593B (zh) 半導體封裝件及其製法
TWI837585B (zh) 半導體裝置及半導體裝置之製造方法
TWI755319B (zh) 晶片封裝結構
KR102167021B1 (ko) 히트싱크를 탑재한 반도체 패키지
TWI220783B (en) A semiconductor device having a heat-dissipating structure
TW569410B (en) Window-type ball grid array semiconductor package
KR20040087866A (ko) 반도체 멀티 칩 패키지 및 그 제조방법
JP2004022651A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200817

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211026

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211108

R150 Certificate of patent or registration of utility model

Ref document number: 6984753

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150