JP5415823B2 - 電子回路装置及びその製造方法 - Google Patents

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Description

本発明は、例えば自動車のエンジンルーム内のような比較的高温の環境で使用する電子回路装置及びその製造方法に関する。
自動車のエンジンルーム内に設置したり、自動車のトランスミッション等に装着したりする電子回路装置は、水や油等がかかることがあっても、ダメージを受けないように、即ち、内部に水や油等が浸入しないように構成されている。このような電子回路装置の一例として、金属製のベースに電子回路基板を装着し、このベースとカバーを溶接するように構成したハーメチックシール構造が知られている。しかし、このハーメチックシール構造の場合、溶接が必要なため、材質の制約があると共に、外観検査で良否判定が困難であるという問題点があった。
そこで、近年、電子回路基板及びベースをエポキシ樹脂でモールドして封止するように構成したパッケージ構造が提案されている。このパッケージ構造の場合、フルモールド構造であるため、内部に高発熱素子例えばパワー素子が存在するときには、放熱性を確保するように構成する必要がある。この放熱性を確保する構成としては、パワー素子の裏面にヒートシンクを取り付けて全体を同時に樹脂(低応力樹脂)でモールドするハーフモールド構造が提案されており、このような構成の例が、特許文献1、2に記載されている。
特開平9−139461号公報 特開2006−324401号公報
特許文献1に記載された構成の場合、パワー素子とヒートシンクを樹脂(低応力樹脂)でモールド成型した後、パワー素子とヒートシンクとの間に形成した隙間に高熱伝導樹脂(高放熱樹脂)を封止するように構成されている。しかし、この構成の場合、ヒートシンクの固定が不安定になるため、隙間を安定して形成することが困難であり、また、モールド樹脂と高熱伝導樹脂を密着させることが困難である。そのため、放熱性能がばらつき、パワー素子の熱暴走破壊や、リードフレームとヒートシンクの絶縁性低下や、パッケージクラックによる耐湿性の劣化等が発生するおそれがあった。
また、特許文献2に記載された構成の場合、高熱伝導樹脂と通常のモールド樹脂(低応力樹脂)と、即ち、2種類の樹脂でトランスファーモールド成型を行なう構成であるため、2種類の樹脂をそれぞれ所望の形状に成型することが困難であると共に、2種類の樹脂の密着性を確保することが困難であるという問題点があった。
そこで、本発明の目的は、放熱性を確保するために、高放熱樹脂と低応力樹脂(通常のモールド樹脂)を使用して樹脂封止するように構成しながら、2種類の樹脂の密着性を十分に確保することができる電子回路装置及びその製造方法を提供することにある。
請求項1の発明によれば、発熱部品が装着されたリードフレームと、前記リードフレーム上に装着され、電子部品が実装された制御基板と、前記リードフレームの放熱する側の面を覆うようにモールドされた高放熱樹脂と、前記発熱部品、前記リードフレーム、前記制御基板および前記高放熱樹脂を覆うと共に、前記高放熱樹脂の放熱面が露出するようにモールドされた低応力樹脂とを備え、前記高放熱樹脂の外周端部を前記リードフレームの外周端部よりも内側に位置させるように構成し、前記低応力樹脂でモールドする際には、前記高放熱樹脂を半硬化状態に保つように構成し、前記制御基板と前記発熱部品との間に前記低応力樹脂を介在させるように構成したので、放熱性を確保するために、高放熱樹脂と低応力樹脂を使用して樹脂封止するように構成しながら、2種類の樹脂の密着性を十分に確保することができる。
また、請求項の発明のように、電子部品が実装されたセラミック基板を備え、このセラミック基板を前記リードフレーム上に装着するように構成することが好ましい。更に、請求項の発明のように、前記セラミック基板のうちの前記リードフレーム側の面に実装された基板実装発熱素子を備え、前記リードフレームに前記基板実装発熱素子を挿通させるように形成された開口部を備えることが良い構成である。
請求項の発明によれば、リードフレームの放熱する側の面を覆うように高放熱樹脂でモールドする工程であって、前記高放熱樹脂の外周端部を前記リードフレームの外周端部よりも内側に位置させ、前記高放熱樹脂を半硬化状態に保つ工程と、前記リードフレーム上に発熱部品を実装する工程と、前記リードフレーム上に電子部品が実装された制御基板を実装する工程と、前記発熱部品、前記リードフレーム、前記制御基板および前記半硬化状態の高放熱樹脂を覆うと共に、前記高放熱樹脂の放熱面が露出するように低応力樹脂でモールドする工程であって、前記制御基板と前記発熱部品との間に前記低応力樹脂を介在させる工程とを備えたので、請求項1の発明とほぼ同じ作用効果を得ることができる。
請求項の発明によれば、リードフレーム上に発熱部品を実装する工程と、前記リードフレーム上に電子部品が実装された制御基板を実装する工程と、前記リードフレームの放熱面を覆うように高放熱樹脂でモールドする工程であって、前記高放熱樹脂の外周端部を前記リードフレームの外周端部よりも内側に位置させ、前記高放熱樹脂を半硬化状態に保つ工程と、前記発熱部品、前記リードフレーム、前記制御基板および前記半硬化状態の高放熱樹脂を覆うと共に、前記高放熱樹脂の放熱面が露出するように低応力樹脂でモールドする工程であって、前記制御基板と前記発熱部品との間に前記低応力樹脂を介在させる工程とを備えたので、請求項1の発明とほぼ同じ作用効果を得ることができる。
請求項の発明によれば、一般的にモールド成型は、樹脂の注入口(ゲート部)を持ったトランスファー成型とゲート部を持たないコンプレッション法に分けられる。発明者によれば、高放熱樹脂はフィラー量も多く、樹脂の粘度が高く、注入性が悪い場合が多い。このため、ゲート部から注入し成型するトランスファー成型ではボイドの発生が多く発生する不具合が発生し、樹脂厚を薄く成型することが困難となる。また、部品面においては低応力樹脂材料を用いるため、フィラー量も少なく、低粘度であるために、ゲート部から樹脂を注入し成型する、安価なトランスファー成型を用いることにより、高放熱で安価な電子回路装置が得られる。
本発明の第1の実施例を示す混成集積回路の縦断面図 製造工程を説明する図 コンプレッションモールド法を説明する図 トランスファーモールド法を説明する図 本発明の第2の実施例を示す図2相当図 本発明の第3の実施例を示す図3相当図 本発明の第4の実施例を示す図1相当図 図2相当図 本発明の第5の実施例を示す図1相当図 図2相当図 本発明の第6の実施例を示す図1相当図 本発明の第7の実施例を示す図1相当図 電子回路装置の下面図 電子回路装置の上面図 図2相当図 本発明の第8の実施例を示す縦断側面図 本発明の第9の実施例を示す図1相当図 本発明の第10の実施例を示す図1相当図 本発明の第11の実施例を示す図1相当図 本発明の第12の実施例を示す図1相当図 本発明の第13の実施例を示す図1相当図 本発明の第14の実施例を示す図1相当図
以下、本発明の第1の実施例について、図1ないし図4を参照しながら説明する。まず、図1は、本実施例の混成集積回路(電子回路装置)1の全体構成を概略的に示す縦断面図である。この図1に示すように、混成集積回路1は、Cu製のリードフレーム2と、このリードフレーム2上に接着剤3を介して接着されたセラミック基板(制御基板)4と、リードフレーム2上に半田5付けされたパワー素子(発熱部品)6と、全体をモールドする樹脂7とから構成されている。
セラミック基板4には、制御IC(電子部品、発熱部品)8や種々の電子部品9等が導電性接着剤10を介して接着されている。尚、導電性接着剤10として、熱伝導性が良好なものを使用すれば、セラミック基板4上にパワー素子等を実装することが可能となる。また、制御IC8とセラミック基板4上の導体パターンは、Auワイヤ11を介してボンディングされている。パワー素子6とリードフレーム2は、Alワイヤ12を介してボンディングされている。パワー素子6とセラミック基板4上の導体パターンは、Alワイヤ12を介してボンディングされている。セラミック基板4上の導体パターンとリードフレーム2は、Alワイヤ12を介してボンディングされている。
樹脂7は、リードフレーム2の下面のうちのセラミック基板4およびパワー素子6が取り付けられている部分の下面に沿うように比較的薄く板状に設けられた高放熱樹脂(高熱伝導樹脂)13と、それ以外の部分を封止(モールド)する低応力樹脂14とから構成されている。高放熱樹脂13は、例えば熱伝導率が4〜10W/m・K程度のエポキシ樹脂で構成されている。尚、高放熱樹脂13は、フィラー量を増やすやめ、ヤング率が20MPaを超える樹脂(材料)となる。低応力樹脂14は、一般的な集積回路の樹脂パッケージとして使用するエポキシ樹脂で構成されており、例えば熱膨張係数が7〜17ppm/℃程度であると共に、ヤング率が10〜20MPa程度であるエポキシ樹脂を使用している。
この場合、セラミック基板4の熱膨張係数が7ppm/℃であり、半導体の熱膨張係数が4ppm/℃である。このため、それらの熱膨張係数に近く、且つ、ヤング率を低く抑えた樹脂(上記した熱膨張係数が7〜17ppm/℃程度であると共に、ヤング率が10〜20MPa程度のエポキシ樹脂)を使用することで、セラミック基板4や半導体に作用する応力を低減することができる。
次に、上記構成の混成集積回路1を製造する工程について、図2に従って説明する。まず、図2(a)に示すように、リードフレーム2の下面(放熱面)を、高放熱樹脂13でコンプレッションモールド法によりモールドする。この場合、図3(a)、(b)に示すような上型15および下型16を用いてコンプレッションモールドを実行する。具体的には、下型16上に、上下反対にしたリードフレーム2を載置固定しておき、リードフレーム2上に固形または液状の高放熱樹脂13a、13bを載せてから、上型15により高放熱樹脂13a、13bを加圧して成型する。
このとき、高放熱樹脂13の硬化条件は、100℃で10分とする、即ち、仮硬化条件とする。尚、リードフレーム2の下面のうちのセラミック基板4およびパワー素子6が取り付けられている部分の下面に高放熱樹脂13を薄く板状に形成(成型)している。高放熱樹脂13の厚み寸法は、放熱性を考慮すると、薄くすることが望ましく、200μm以下が望ましい。この場合、高放熱樹脂13をモールドする際には、樹脂注入のためのゲート部を持たない金型15、16を用いて成型している。
次いで、図2(b)に示すように、リードフレーム2上にパワー素子6を半田付けする。この後、図2(c)に示すように、リードフレーム2上に、制御IC8や種々の電子部品9等を予め実装しておいたセラミック基板4を接着する。続いて、図2(d)に示すように、制御IC8とセラミック基板4との間を、Auワイヤ11を介して超音波ワイヤボンディングする。更に、パワー素子6とリードフレーム2との間、セラミック基板4とリードフレーム2との間、セラミック基板4とパワー素子6との間を、Alワイヤ12を介して超音波ワイヤボンディングする。
この後、図2(e)に示すように、リードフレーム2の上面および下面(のうちの高放熱樹脂13でモールドされていない部分)を、低応力樹脂14でトランスファーモールド法によりモールドする。この場合、図4に示すような上型17および下型18を用いてトランスファーモールドを実行する。具体的には、上型17および下型18で形成されたキャビティ19内にリードフレーム2(セラミック基板4およびパワー素子6等を取り付けたもの)を収容した後、液状の低応力樹脂14をゲート部20から加圧注入する。即ち、低応力樹脂14をモールドする際には、樹脂を注入するためのゲート部20を持った金型17、18を用いて成型している。尚、キャビティ19内の空気は、排気部21から排気するように構成されている。
この場合、低応力樹脂14の硬化条件、即ち、モールド成型条件は、160〜180℃で10分とする。そして、この後、上型17および下型18を型開きして取り出した構成を、160〜180℃で6時間保持する。即ち、アフターキュアの条件を、160〜180℃で6時間とする。このアフターキュアにより、高放熱樹脂13および低応力樹脂14が十分に硬化すると共に、2つの樹脂13、14が十分(強固)に密着する。
このような構成の本実施例によれば、仮硬化状態の高放熱樹脂13を低応力樹脂14でモールドするように構成したので、高放熱樹脂13および低応力樹脂14を十分(強固)に密着させることができる。そして、本実施例の混成集積回路1においては、パワー素子6や制御IC8等で発生した熱をリードフレーム2および高放熱樹脂13を通して外部へ速やかに放熱させることができる。また、上記実施例では、電子部品が実装されたセラミック基板4およびパワー素子6をリードフレーム2上に装着し、セラミック基板4とパワー素子6との間に低応力樹脂14を介在させるように構成したので、セラミック基板4とパワー素子6との間を熱的に遮断することができ、お互いのもらい熱を減らすことができ、従って、パワー素子4および電子部品等の信頼性を向上できる。
ところで、一般的にモールド成型は、樹脂の注入口(ゲート部)を持ったトランスファー成型と、ゲート部を持たないコンプレッション法に分けられる。ここで、高放熱樹脂はフィラー量も多く、樹脂の粘度が高く、注入性が悪い場合が多い。このため、ゲート部から注入し成型するトランスファー成型ではボイドの発生が多く発生する不具合が発生し、樹脂厚を薄く成型することが困難となる。そこで、上記実施例においては、樹脂注入のためのゲート部を持たない金型15、16を用いて高放熱樹脂を成型している。また、上記実施例の場合、部品面においては低応力樹脂材料を用いるため、フィラー量も少なく、低粘度であるために、樹脂を注入するためのゲート部20を持った金型17、18を用いて成型する。即ち、ゲート部20から樹脂を注入して成型することにより、安価なトランスファー成型を用いる構成となることから、高放熱で安価な電子回路装置が得られる。
また、上記実施例においては、リードフレーム2の端部を低応力樹脂14で覆う構成とし、リードフレーム2の一部(下面)を露出させ、その部分を高放熱樹脂13で覆う構成とした、即ち、低応力樹脂14によりリードフレーム2のうちの発熱部品6、8が取り付けられる部分の外周縁部を回り込むように覆い、リードフレーム2の露出面(放熱する側の面)を高放熱樹脂13で覆う構成とした。このため、リードフレーム2の端部(外周縁部)の冷熱歪を低減することができ(即ち、低応力樹脂14によりリードフレーム2を拘束する力を大きくできて、低応力樹脂14がリードフレーム2からがれることを防止でき)、高信頼性でかつ高放熱な混成集積回路(電子回路装置)1を得ることができる。
図5は、本発明の第2の実施例を示すものである。尚、第1の実施例と同一構成には、同一符号を付している。この第2の実施例では、リードフレーム2を高放熱樹脂13でモールドする工程を、リードフレーム2を低応力樹脂14でモールドする工程の直前に行なうように構成した。
具体的には、図5(a)に示すように、リードフレーム2にパワー素子6を半田付けした後、図5(b)に示すように、リードフレーム2に、制御IC8等を実装したセラミック基板4を接着する。この後、図5(c)に示すように、Alワイヤ12を用いて超音波ボンディングを実行した後、図5(d)に示すように、リードフレーム2の下面を高放熱樹脂13でコンプレッションモールド法によりモールドする工程を行なう。この場合、高放熱樹脂13の硬化条件は、第1の実施例と同様に、100℃で10分とする、即ち、仮硬化条件とする。
次いで、図5(e)に示すように、第1の実施例と同様にして、リードフレーム2の上面および下面(のうちの高放熱樹脂13でモールドされていない部分の下面)を、低応力樹脂14でトランスファーモールド法によりモールドする。硬化条件やアフターキュア条件は、第1の実施例と同じである。
尚、上述した以外の第2の実施例の構成は、第1の実施例の構成と同じ構成となっている。従って、第2の実施例においても、第1の実施例とほぼ同じ作用効果を得ることができる。
図6は、本発明の第3の実施例を示すものである。尚、第1の実施例と同一構成には、同一符号を付している。この第3の実施例では、パワー素子6およびセラミック基板4を固着したリードフレーム2を、低応力樹脂14でトランスファーモールドした後(図6(a)参照)、上型22および下型23を用いて、リードフレーム2を高放熱樹脂13でコンプレッションモールドする(図6(b)参照)ように構成した。尚、この工程の場合、低応力樹脂14を硬化させた後、低応力樹脂14の表面のうちの高放熱樹脂13と密着する面を活性化するように構成している。具体的には、上記密着する面にUV照射を施したり、プラズマ処理等を実行したりすることにより、低応力樹脂14の上記面を改質して高放熱樹脂13が密着し易くするように構成している。尚、上記密着する面を機械的に粗らく加工することにより、高放熱樹脂13が密着し易くするように構成しても良い。
尚、上述した以外の第3の実施例の構成は、第1の実施例の構成と同じ構成となっている。従って、第3の実施例においても、第1の実施例とほぼ同じ作用効果を得ることができる。
図7および図8は、本発明の第4の実施例を示すものである。尚、第1の実施例と同一構成には、同一符号を付している。この第4の実施例では、セラミック基板4の下面にも、制御IC(基板実装発熱素子)24を実装するように構成したものである。
具体的には、図7に示すように、セラミック基板4の下面に制御IC24を半田フリップチップ25を介して接合している。尚、セラミック基板4の下面と制御IC24との間、並びに、半田フリップチップ25の周囲には、アンダーフィル材26が設けられている。そして、リードフレーム2における上記制御IC24に対応する部位には、開口部2aが形成されており、制御IC24は上記開口部2a内を挿通して下方へ突出するように構成されている。更に、制御IC24の下面は、高放熱樹脂13でモールドされている。
次に、上記構成の混成集積回路1を製造する工程を、図8を参照して説明する。まず、図8(a)に示すように、下面に制御IC24を予め実装しておいたセラミック基板4をリードフレーム2上に接着する。続いて、図8(b)に示すように、リードフレーム2の下面を、高放熱樹脂13でコンプレッション法によりモールドする。この場合、高放熱樹脂13の硬化条件は、100℃で10分(即ち、仮硬化条件)とする。これにより、セラミック基板4の下面の制御IC24が高放熱樹脂13によりモールドされる。
次いで、図8(c)に示すように、セラミック基板4上に制御IC8や種々の電子部品9等を導電性接着材10を介して接着すると共に、リードフレーム2上にパワー素子6を半田付けする。この後、図8(d)に示すように、パワー素子6とリードフレーム2またはセラミック基板4との各間、セラミック基板4とリードフレーム2との間を、Alワイヤ12を介して超音波ワイヤボンディングすると共に、制御IC8とセラミック基板4との間をAuワイヤ11を介して超音波ワイヤボンディングする。
この後、図8(e)に示すように、リードフレーム2の上面および下面(のうちの高放熱樹脂13でモールドされていない部分の下面)を、低応力樹脂14でトランスファーモールド法によりモールドする。この場合、低応力樹脂14の硬化条件、即ち、モールド成型条件は、160〜180℃で10分とする。そして、この後、型開きして取り出した構成を、160〜180℃で6時間、アフターキュアする。
尚、上述した以外の第4の実施例の構成は、第1の実施例の構成と同じ構成となっている。従って、第4の実施例においても、第1の実施例とほぼ同じ作用効果を得ることができる。
図9および図10は、本発明の第5の実施例を示すものである。尚、第1の実施例と同一構成には、同一符号を付している。この第5の実施例では、図9に示すように、混成集積回路1の樹脂7の下部の全面および上部の全面に高放熱樹脂13を形成するように構成した。
以下、上記構成の混成集積回路1を製造する工程を、図10を参照して説明する。まず、図10(a)に示すように、リードフレーム2上にパワー素子6を半田付けする。続いて、図10(b)に示すように、リードフレーム2上に、予め制御IC8等を実装(制御IC8等を接着すると共にAuワイヤ11で超音波ボンディング)したセラミック基板4を接着する。この後、図10(c)に示すように、パワー素子6とリードフレーム2またはセラミック基板4との各間、セラミック基板4とリードフレーム2との間を、Alワイヤ12を介して超音波ワイヤボンディングする。
次いで、図10(d)に示すように、リードフレーム2の上面および下面(のうちのセラミック基板4およびパワー素子6が取り付けられている部分の下面を除く)を、低応力樹脂14でトランスファーモールド法によりモールドする。この場合、低応力樹脂14の硬化条件、即ち、モールド成型条件は、160〜180℃で10分とする。更に、このモールド成形時には、リードフレーム2の下面のうちのセラミック基板4およびパワー素子6が取り付けられている部分の下面が、低応力樹脂14から露出するように構成する。
続いて、図10(e)に示すように、リードフレーム2の下面および低応力樹脂14の下面を、高放熱樹脂13でコンプレッション法によりモールドする。この場合、高放熱樹脂13の硬化条件は、160〜180℃で10分とする。尚、高放熱樹脂13をモールドする前に、低応力樹脂14の表面(特には、下面および上面)にUV照射を施したり、プラズマ処理等を実行したりして改質することにより、低応力樹脂14の表面を活性化して高放熱樹脂13が密着し易くする。
次いで、図10(f)に示すように、低応力樹脂14の上面を、高放熱樹脂(発熱素子側高放熱樹脂)13でコンプレッション法によりモールドする。この場合、高放熱樹脂13の硬化条件は、160〜180℃で10分とする。そして、この後は、型開きして取り出した構成を、160〜180℃で6時間、アフターキュアする。
尚、上述した以外の第5の実施例の構成は、第1の実施例の構成と同じ構成となっている。従って、第5の実施例においても、第1の実施例とほぼ同じ作用効果を得ることができる。特に、第5の実施例によれば、混成集積回路1の樹脂7(の低応力樹脂14)の下部の全面および上部の全面に高放熱樹脂13を形成する構成としたので、パワー素子6や制御IC8等から発生する熱を混成集積回路1の上下両面の高放熱樹脂13を介して良好に放熱することができる。
図11は、本発明の第6の実施例を示すものである。尚、第3の実施例と同一構成には、同一符号を付している。この第6の実施例では、図11に示すように、セラミック基板4上にパワー素子6を実装するように構成した。そして、混成集積回路1の樹脂7の下部の全面に高放熱樹脂13を形成するように構成した。尚、上述した以外の第6の実施例の構成は、第3の実施例の構成と同じ構成となっている。従って、第6の実施例においても、第3の実施例とほぼ同じ作用効果を得ることができる。
また、上記した各実施例においては、高放熱樹脂13と低応力樹脂14との密着性を高くするために、高放熱樹脂13でモールド成型するときに、仮硬化状態にして低応力樹脂14でモールドするように構成したが、これに代えて、高放熱樹脂13を硬化させた後、高放熱樹脂13の表面にUV照射を施したり、プラズマ処理等を実行したりして改質することにより、或いは、機械的に粗く加工したりすることにより、高放熱樹脂13の表面を活性化して低応力樹脂14が密着し易くするように構成しても良い。
図12ないし図15は、本発明の第7の実施例を示すものである。尚、第1の実施例と同一構成には、同一符号を付している。この第7の実施例では、図12に示すように、高放熱樹脂13の代わりに、高放熱シリコーン樹脂31、32を設けた。
この構成の場合、リードフレーム2のうちのセラミック基板4が取り付けられる部分の外周縁部およびリードフレーム2のうちのパワー素子6が取り付けられる部分の外周縁部は、低応力樹脂14で少し回り込むようにモールドしている。そして、リードフレーム2のうちのセラミック基板4が取り付けられる部分の下面およびリードフレーム2のうちのパワー素子6が取り付けられる部分の下面における低応力樹脂14がモールドされていない露出面部分、即ち、低応力樹脂14(樹脂7)の凹部33、34内に高放熱シリコーン樹脂31、32を例えば印刷により貼り付けている。
そして、図12及び図13に示すように、高放熱シリコーン樹脂31、32は、樹脂7の下面から少し下方へ突出している。この突出寸法は、0.2mm程度である。尚、凹部33、34の深さ寸法は、0.2mm程度である。また、低応力樹脂14の回り込んでいる部分の寸法dは、0.5mm程度である。更に、図14に示すように、パワー素子6は、混成集積回路1中に例えば3個配設されている。
次に、上記構成の混成集積回路1を製造する工程について、図15を参照して説明する。まず、図15(a)に示すように、リードフレーム2上にパワー素子6を半田付けする。この後、図15(b)に示すように、リードフレーム2上に、制御IC8や種々の電子部品9等を予め実装しておいたセラミック基板4を接着する。続いて、制御IC8とセラミック基板4との間を、Auワイヤ11を介して超音波ワイヤボンディングする。更に、図15(c)に示すように、パワー素子6とリードフレーム2との間、セラミック基板4とリードフレーム2との間、セラミック基板4とパワー素子6との間を、Alワイヤ12を介して超音波ワイヤボンディングする。
この後、図15(d)に示すように、リードフレーム2の上面および下面(のうちの高放熱シリコーン樹脂31、32を張り付ける部分の周縁部)を、低応力樹脂14でトランスファーモールド法によりモールドする。この場合、低応力樹脂14の硬化条件、即ち、モールド成型条件は、160〜180℃で10分とする。そして、この後、上型および下型を型開きして取り出した構成を、160〜180℃で6時間保持する。即ち、アフターキュアの条件を、160〜180℃で6時間とする。このアフターキュアにより、低応力樹脂14が十分に硬化する。
次に、図15(e)に示すように、リードフレーム2のうちのセラミック基板4が取り付けられる部分の下面およびリードフレーム2のうちのパワー素子6が取り付けられる部分の下面における低応力樹脂14がモールドされていない露出面部分、即ち、低応力樹脂14(樹脂7)の凹部33、34内に、高放熱シリコーン樹脂31、32を印刷手法により貼り付ける(接着する)。この場合、真空引きしながら高放熱シリコーン樹脂31、32を印刷する。この真空引きにより、高放熱シリコーン樹脂31、32内にボイドが形成されることを防止できる。
このような構成の第7の実施例によれば、リードフレーム2のうちのセラミック基板4が取り付けられる部分の外周縁部およびリードフレーム2のうちのパワー素子6が取り付けられる部分の外周縁部を、低応力樹脂14で少し回り込むようにモールドしたので、低応力樹脂14によりリードフレーム2を拘束する力を大きくすることができ、低応力樹脂14がリードフレーム2からがれる事態を防止することができる。
また、上記実施例によれば、リードフレーム2のうちのセラミック基板4が取り付けられる部分の下面およびリードフレーム2のうちのパワー素子6が取り付けられる部分の下面における低応力樹脂14がモールドされていない露出面部分、即ち、低応力樹脂14(樹脂7)の凹部33、34内に高放熱シリコーン樹脂31、32を印刷により貼り付けたので、パワー素子6や制御IC8等で発生した熱をリードフレーム2および高放熱シリコーン樹脂31、32を通して外部へ速やかに放熱させることができると共に、リードフレーム2を良好に絶縁することができる。特に、高放熱シリコーン樹脂31、32は、もともと接着力を有する樹脂であるから、印刷により貼り付けることで高放熱シリコーン樹脂31、32をリードフレーム2および低応力樹脂14に強固に貼り付けることができる。
更に、上記実施例では、高放熱シリコーン樹脂31、32を、低応力樹脂14(樹脂7)の下面から少し下方へ突出させるように構成したので、混成集積回路1(高放熱シリコーン樹脂31、32)を図示しないアクチェータ(例えば電動機等)の取付部35(図12参照)に取り付けるときに、両者の密着性を向上させることができる。
尚、上記実施例では、高放熱シリコーン樹脂31、32を、低応力樹脂14の下面から少し下方へ突出させるように構成したが、これに代えて、高放熱シリコーン樹脂31、32の下面と低応力樹脂14の下面とが面一になるように構成しても良い。
図16は、本発明の第8の実施例を示すものである。尚、第7の実施例と同一構成には、同一符号を付している。この第8の実施例では、隣接するパワー素子6の間の絶縁性を高くするように構成した。具体的には、図16に示すように、低応力樹脂14の中の隣接するパワー素子6の間の部分に、例えば2個の溝部36を設け、これら溝部36内にも高放熱シリコーン樹脂32を充填するように構成した。
上述した以外の第8の実施例の構成は、第7の実施例と同じ構成となっている。従って、第8の実施例においても、第7の実施例とほぼ同じ作用効果を得ることができる。特に、第8の実施例においては、低応力樹脂14に溝部36を設け、これら溝部36内にも高放熱シリコーン樹脂32を充填するように構成したので、沿面距離を長くすることができるから、隣接するパワー素子6の間の絶縁特性をより一層良好にすることができる。
図17は、本発明の第9の実施例を示すものである。尚、第7の実施例と同一構成には、同一符号を付している。この第9の実施例では、リードフレーム2のうちのセラミック基板4が取り付けられる部分の下面およびリードフレーム2のうちのパワー素子6が取り付けられる部分の下面に、凸部(ヒートシンク部)37、38を下方に向けて一体に突設している。これら凸部37、38の高さは、低応力樹脂14の下面と凸部37、38の下面とがほぼ面一になる程度に設定している。凸部37の大きさは、セラミック基板4の大きさと同じ程度の大きさである。凸部38の大きさは、パワー素子6の大きさと同じ程度の大きさである。そして、高放熱シリコーン樹脂31、32は、リードフレーム2の下面に凸部37、38を覆うように貼り付けられている。
上述した以外の第9の実施例の構成は、第7の実施例と同じ構成となっている。従って、第9の実施例においても、第7の実施例とほぼ同じ作用効果を得ることができる。特に、第9の実施例においては、リードフレーム2のうちのセラミック基板4が取り付けられる部分の下面およびリードフレーム2のうちのパワー素子6が取り付けられる部分の下面に、凸部37、38を突設したので、凸部37、38の下面に貼り付けられた高放熱シリコーン樹脂31、32の厚み寸法を薄くすることができるから、放熱性をより一層向上できる。
図18は、本発明の第10の実施例を示すものである。尚、第7の実施例と同一構成には、同一符号を付している。この第10の実施例では、図18に示すように、低応力樹脂14でリードフレーム2をモールドするときに、リードフレーム2の外周縁部を少し回り込むようにモールドすることを止めて、低応力樹脂14の下面とリードフレーム2の下面とが面一になるように構成した。そして、低応力樹脂14とリードフレーム2の界面の剥離を防止するために、両者の界面部分に無機材例えばアルミナや窒化アルミニウム等からなる絶縁薄膜39をエアロゾルデポジッション法や溶射法で形成した。更に、リードフレーム2の下面および低応力樹脂14の下面に高放熱シリコーン樹脂31を印刷により貼り付けた。この場合、高放熱シリコーン樹脂31で絶縁薄膜39を覆うように構成した。
上述した以外の第10の実施例の構成は、第7の実施例と同じ構成となっている。従って、第10の実施例においても、第7の実施例とほぼ同じ作用効果を得ることができる。特に、第10の実施例によれば、低応力樹脂14とリードフレーム2の界面部分に無機材からなる絶縁薄膜39を形成したので、低応力樹脂14とリードフレーム2の界面での剥離を十分に防止することができると共に、混成集積回路1の上下方向の厚さ寸法を小さくすることができる。
尚、上記第10の実施例では、絶縁薄膜39を低応力樹脂14とリードフレーム2の界面部分にだけ形成するように構成したが、これに代えて、図19に示す第11の実施例のように、低応力樹脂14の下面およびリードフレーム2の下面の全面に絶縁薄膜39を形成するように構成しても良い。上述した以外の第11の実施例の構成は、第10の実施例と同じ構成となっている。従って、第11の実施例においても、第10の実施例とほぼ同じ作用効果を得ることができる。
図20は、本発明の第12の実施例を示すものである。尚、第7の実施例と同一構成には、同一符号を付している。この第12の実施例では、図20に示すように、低応力樹脂14の下面およびリードフレーム2の下面全面に絶縁薄膜39を形成した後、高放熱シリコーン樹脂31、32を印刷により貼り付けた。上述した以外の第12の実施例の構成は、第7の実施例と同じ構成となっている。従って、第12の実施例においても、第7の実施例とほぼ同じ作用効果を得ることができる。特に、第12の実施例によれば、低応力樹脂14の剥がれをより一層防止できると共に、絶縁性をより一層向上できる。

図21は、本発明の第13の実施例を示すものである。尚、第9の実施例と同一構成には、同一符号を付している。この第13の実施例では、図21に示すように、低応力樹脂14の下面、リードフレーム2および凸部37、38の下面の全面に絶縁薄膜39を形成した後、高放熱シリコーン樹脂31、32を印刷により貼り付けた。上述した以外の第13の実施例の構成は、第9の実施例と同じ構成となっている。従って、第13の実施例においても、第9の実施例とほぼ同じ作用効果を得ることができる。特に、第13の実施例によれば、低応力樹脂14の?れをより一層防止できると共に、絶縁性をより一層向上できる。
図22は、本発明の第14の実施例を示すものである。尚、第1の実施例と同一構成には、同一符号を付している。この第14の実施例では、図22に示すように、低応力樹脂14と高放熱樹脂13の重なり部にテーパーをつけるように構成した。具体的には、高放熱樹脂13の外周端面(即ち、低応力樹脂14と接触する面)を、下方へいくほど内方へ傾斜する斜面(テーパー面)とすると共に、低応力樹脂14のうちの高放熱樹脂13の上記外周端面と接触する面をそれに対応する斜面(テーパー面)とした。これにより、低応力樹脂14と高放熱樹脂13との接合面積が増え、密着力を向上させることができる。尚、上述した以外の第14の実施例の構成は、第1の実施例と同じ構成となっている。
図面中、1は混成集積回路(電子回路装置)、2はリードフレーム、4はセラミック基板、6はパワー素子、7は樹脂、8は制御IC、9は電子部品、11はAuワイヤ、12はAlワイヤ、13は高放熱樹脂、14は低応力樹脂、24は制御IC、31、32は高放熱シリコーン樹脂、33、34は凹部、35は取付部、36は溝部、37、38は凸部、39は絶縁薄膜を示す。

Claims (6)

  1. 発熱部品が装着されたリードフレームと、
    前記リードフレーム上に装着され、電子部品が実装された制御基板と、
    前記リードフレームの放熱する側の面を覆うようにモールドされた高放熱樹脂と、
    前記発熱部品、前記リードフレーム、前記制御基板および前記高放熱樹脂を覆うと共に、前記高放熱樹脂の放熱面が露出するようにモールドされた低応力樹脂とを備え、
    前記高放熱樹脂の外周端部を前記リードフレームの外周端部よりも内側に位置させるように構成し、
    前記低応力樹脂でモールドする際には、前記高放熱樹脂を半硬化状態に保つように構成し、
    前記制御基板と前記発熱部品との間に前記低応力樹脂を介在させるように構成したことを特徴とする電子回路装置。
  2. 電子部品が実装されたセラミック基板を備え、
    前記セラミック基板を前記リードフレーム上に装着するように構成したことを特徴とする請求項1記載の電子回路装置。
  3. 前記セラミック基板のうちの前記リードフレーム側の面に実装された基板実装発熱素子を備え、
    前記リードフレームに前記基板実装発熱素子を挿通させるように形成された開口部を備えたことを特徴とする請求項2記載の電子回路装置。
  4. リードフレームの放熱する側の面を覆うように高放熱樹脂でモールドする工程であって、前記高放熱樹脂の外周端部を前記リードフレームの外周端部よりも内側に位置させ、前記高放熱樹脂を半硬化状態に保つ工程と、
    前記リードフレーム上に発熱部品を実装する工程と、
    前記リードフレーム上に電子部品が実装された制御基板を実装する工程と、
    前記発熱部品、前記リードフレーム、前記制御基板および前記半硬化状態の高放熱樹脂を覆うと共に、前記高放熱樹脂の放熱面が露出するように低応力樹脂でモールドする工程であって、前記制御基板と前記発熱部品との間に前記低応力樹脂を介在させる工程とを備えたことを特徴とする電子回路装置の製造方法
  5. リードフレーム上に発熱部品を実装する工程と、
    前記リードフレーム上に電子部品が実装された制御基板を実装する工程と、
    前記リードフレームの放熱面を覆うように高放熱樹脂でモールドする工程であって、前記高放熱樹脂の外周端部を前記リードフレームの外周端部よりも内側に位置させ、前記高放熱樹脂を半硬化状態に保つ工程と、
    前記発熱部品、前記リードフレーム、前記制御基板および前記半硬化状態の高放熱樹脂を覆うと共に、前記高放熱樹脂の放熱面が露出するように低応力樹脂でモールドする工程であって、前記制御基板と前記発熱部品との間に前記低応力樹脂を介在させる工程とを備えたことを特徴とする電子回路装置の製造方法
  6. 発熱部品が装着されたリードフレームと、
    前記リードフレーム上に装着され、電子部品が実装された制御基板と、
    前記リードフレームの放熱する側の面を覆うようにモールドされた高放熱樹脂と、
    前記発熱部品、前記リードフレーム、前記制御基板および前記高放熱樹脂を覆うと共に、前記高放熱樹脂の放熱面が露出するようにモールドされた低応力樹脂とを備え、
    前記高放熱樹脂の外周端部を前記リードフレームの外周端部よりも内側に位置させるように構成し、
    前記低応力樹脂でモールドする際には、前記高放熱樹脂を半硬化状態に保つように構成し、
    前記制御基板と前記発熱部品との間に前記低応力樹脂を介在させるように構成し、
    前記低応力樹脂をモールドする際には樹脂を注入するためのゲート部を持った金型を用い、前記高放熱樹脂をモールドする際には、樹脂注入のためのゲート部を持たない金型を用いて成型することを特徴とする電子回路装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3285288A4 (en) * 2015-04-15 2018-11-07 Mitsubishi Electric Corporation Semiconductor device
US10312178B2 (en) 2015-04-15 2019-06-04 Mitsubishi Electric Corporation Semiconductor device
US10777476B2 (en) 2016-06-14 2020-09-15 Mitsubishi Electric Corporation Semiconductor device

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011114134A (ja) * 2009-11-26 2011-06-09 Sanyo Electric Co Ltd 回路装置の製造方法
JP5499986B2 (ja) * 2010-08-11 2014-05-21 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体製造装置
JP5759744B2 (ja) * 2010-09-14 2015-08-05 株式会社日立製作所 パワーモジュール及びその製造方法
CN103053038A (zh) * 2011-01-13 2013-04-17 松下电器产业株式会社 安装用基板、发光装置以及灯
JP5936310B2 (ja) * 2011-03-17 2016-06-22 三菱電機株式会社 パワー半導体モジュール及びその取り付け構造
WO2012137714A1 (ja) 2011-04-04 2012-10-11 ローム株式会社 半導体装置および半導体装置の製造方法
TWI525767B (zh) 2011-04-04 2016-03-11 Rohm Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR101204223B1 (ko) 2011-07-04 2012-11-27 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
JP2013070026A (ja) 2011-09-08 2013-04-18 Rohm Co Ltd 半導体装置、半導体装置の製造方法、半導体装置の実装構造、およびパワー用半導体装置
JP2013229369A (ja) * 2012-04-24 2013-11-07 Denso Corp モールドパッケージ
JP5972158B2 (ja) * 2012-11-27 2016-08-17 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2014107519A (ja) 2012-11-30 2014-06-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE102012223982A1 (de) 2012-12-20 2014-06-26 Continental Teves Ag & Co. Ohg Verfahren zum Herstellen einer elektronischen Baugruppe
JP6251739B2 (ja) * 2013-05-22 2017-12-20 株式会社カネカ 放熱構造体
JP6386746B2 (ja) 2014-02-26 2018-09-05 株式会社ジェイデバイス 半導体装置
JP6407756B2 (ja) * 2014-03-31 2018-10-17 株式会社東芝 半導体モジュールの製造方法
JP6316073B2 (ja) * 2014-04-11 2018-04-25 株式会社東芝 半導体モジュールの製造方法
US9978670B2 (en) 2014-11-27 2018-05-22 Mitsubishi Electric Corporation Semiconductor module and semiconductor driving device
WO2017138092A1 (ja) 2016-02-09 2017-08-17 三菱電機株式会社 電力用半導体装置及びその製造方法
JP6472568B2 (ja) * 2016-03-07 2019-02-20 三菱電機株式会社 半導体装置の製造方法
JP7037544B2 (ja) * 2016-08-12 2022-03-16 コーボ ユーエス,インコーポレイティド 性能を向上させたウエハレベルパッケージ
JP6867778B2 (ja) * 2016-10-27 2021-05-12 ローム株式会社 整流ic及びこれを用いた絶縁型スイッチング電源
JP6647187B2 (ja) * 2016-11-14 2020-02-14 三菱電機株式会社 パワーモジュールおよびその製造方法
DE112017007982B4 (de) 2017-08-25 2023-07-06 Mitsubishi Electric Corporation Leistungs-Halbleitervorrichtung und Herstellungsverfahren einer Leistungs-Halbleitervorrichtung
CN111095537B (zh) * 2017-09-21 2024-03-29 三菱电机株式会社 半导体装置及具备该半导体装置的功率转换装置
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
CN112805814A (zh) * 2018-10-16 2021-05-14 三菱电机株式会社 电力用半导体装置及其制造方法
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
CN113632209A (zh) 2019-01-23 2021-11-09 Qorvo美国公司 Rf半导体装置和其制造方法
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61102744A (ja) * 1984-10-26 1986-05-21 Sumitomo Electric Ind Ltd 半導体装置用基板およびその製造法
JP2507343B2 (ja) * 1986-09-08 1996-06-12 株式会社東芝 樹脂封止型半導体装置
JP2000163713A (ja) * 1998-11-27 2000-06-16 Read Rite Smi Kk 薄膜磁気ヘッドの上部磁極層の形成方法、段差を有する表面の段差底部上に高アスペクト比微細ブロックパターンを形成する方法、並びに、薄膜磁気ヘッド
JP4286465B2 (ja) * 2001-02-09 2009-07-01 三菱電機株式会社 半導体装置とその製造方法
JP4403665B2 (ja) * 2001-03-14 2010-01-27 三菱電機株式会社 半導体装置
JP4540884B2 (ja) * 2001-06-19 2010-09-08 三菱電機株式会社 半導体装置
JP2005093635A (ja) * 2003-09-17 2005-04-07 Fuji Electric Device Technology Co Ltd 樹脂封止型半導体装置
JP2005268552A (ja) * 2004-03-18 2005-09-29 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2007214319A (ja) * 2006-02-09 2007-08-23 Toppan Printing Co Ltd 薄膜トランジスタ及びその電子ディスプレー
JP4642061B2 (ja) * 2007-11-22 2011-03-02 三洋電機株式会社 回路装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3285288A4 (en) * 2015-04-15 2018-11-07 Mitsubishi Electric Corporation Semiconductor device
US10262912B2 (en) 2015-04-15 2019-04-16 Mitsubishi Electric Corporation Semiconductor device
US10312178B2 (en) 2015-04-15 2019-06-04 Mitsubishi Electric Corporation Semiconductor device
EP3929974A1 (en) 2015-04-15 2021-12-29 Mitsubishi Electric Corporation Semiconductor device
US10777476B2 (en) 2016-06-14 2020-09-15 Mitsubishi Electric Corporation Semiconductor device

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JP2009302526A (ja) 2009-12-24

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