CN107564885A - 倒装芯片电路 - Google Patents

倒装芯片电路 Download PDF

Info

Publication number
CN107564885A
CN107564885A CN201710472458.0A CN201710472458A CN107564885A CN 107564885 A CN107564885 A CN 107564885A CN 201710472458 A CN201710472458 A CN 201710472458A CN 107564885 A CN107564885 A CN 107564885A
Authority
CN
China
Prior art keywords
power amplifier
flip
metal
metal gasket
amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710472458.0A
Other languages
English (en)
Other versions
CN107564885B (zh
Inventor
吉安·霍赫扎德
托尼·范胡克
马克·皮特·范德海登
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of CN107564885A publication Critical patent/CN107564885A/zh
Application granted granted Critical
Publication of CN107564885B publication Critical patent/CN107564885B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
    • G01K7/01—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using semiconducting elements having PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0288—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers using a main and one or several auxiliary peaking amplifiers whereby the load is connected to the main amplifier using an impedance inverter, e.g. Doherty amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/213—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H01L2224/06519—Bonding areas having different functions including bonding areas providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H01L2224/14519—Bump connectors having different functions including bump connectors providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29023—Disposition the whole layer connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/29028—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the layer connector being disposed on at least two separate bonding areas, e.g. bond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/447—Indexing scheme relating to amplifiers the amplifier being protected to temperature influence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Amplifiers (AREA)

Abstract

本发明提供一种倒装芯片电路，其包括：半导体衬底；设置在所述半导体衬底上的功率放大器；以及被配置成收容用于将所述倒装芯片连接到外部电路系统的导电凸块的金属垫。所述功率放大器的至少一部分直接定位在所述金属垫与所述半导体衬底之间。

Description

倒装芯片电路
技术领域
本公开涉及倒装芯片电路，并且具体地说，虽然不是必须的，涉及包括至少一个功率放大器的倒装芯片电路。
背景技术
根据无线基础设施的发展趋势，网络朝更异构的方向发展以满足高数据速率服务的全球需求。部署小型蜂窝基站以通过更密集网格上增加的频谱的再使用来增强网络容量。这使每个小型蜂窝基站功率放大器的功率电平进入具有多达约4W的峰值功率电平的硅锗(SiGe)和砷化镓(GaAs)半导体装置域中。可替换地是，可有利的是，利用组合的双极结型晶体管和互补金属氧化物半导体晶体管(BiCMOS)工艺的集成能力。与GaAs或SiGe装置相比，BiCMOS装置可提供优良的性能。本公开的倒装芯片电路可包括呈BiCMOS集成电路的形式的功率放大器。
GaAs管芯可包括集成射频(RF)功率晶体管。管芯可引线键合到引脚框架或层压体。由于引线键合本身可能不能提供良好的电和热路径，所以GaAs管芯可具有晶片通孔(TWV)，以向封装管芯垫提供合适的导电和导热路径。尝试以如SiGe的更便宜的硅技术实施小型蜂窝基站功率放大器可使用相同的构造：引线键合和包括硅通孔(TSV)的硅技术，以提供良好的电和热路径。
然而，可有利的是，在无TSV的情况下以硅技术实施小型蜂窝功率放大器，因为这可更节省成本。为了具有高导电和导热路径，可使用倒装芯片封装技术。倒装芯片构造可以可提供超出引线键合的构造的基本限制的热和/或电性能优点的方式，用于功率晶体管的物理设计。
引线键合的功率放大器产品可具有与垫相邻且与衬底通孔相邻的输出晶体管。这可能不会产生最短的电或热路径。输出晶体管不能在垫下面，这是由于机械风险：相当大的力用于将引线键合到键合垫上，这可损坏被定位在键合垫下面的任何输出晶体管。不可能将输出晶体管定位在TSV下面，因为TSV为从金属叠层到衬底/晶片的底部的连接。结果，在TSV“下面”不存在可容纳输出晶体管的区域。在此类装置中的电热路径将主要穿过TSV一直到可安装在接地面上的集成电路的底部。接地面另外连接到封装的暴露的管芯垫。
然而，如下文所论述，倒装芯片功率放大器装置可具有部分或完全在凸块垫下面的它们的输出晶体管；凸块垫与用于键合的功率放大器产品的键合垫不同。在不使用机械力的情况下，例如通过焊接或沉积铜柱，提供凸块垫到封装(例如，引线框架或层压体)的连接。如将在下文论述，这可有利地实现将晶体管放置在凸块垫下面，从而晶体管在制造过程期间被损坏的可能性降低。
倒装芯片提供将半导体装置(例如，集成电路)连接到外部电路系统的便捷方式。经由导电体提供半导体装置与外部电路系统之间的电连接，导电体可被称为凸块，导电体被放置在倒装芯片的表面上。凸块可由焊料或其它金属、焊料组分与其它金属组分的组合或甚至由非金属导电材料制成。
发明内容
根据本公开的第一方面，提供了倒装芯片电路，所述倒装芯片电路包括：
半导体衬底；
设置在半导体衬底上的功率放大器；
被配置成收容用于将倒装芯片连接到外部电路系统的导电凸块的金属垫；
其中功率放大器的至少一部分直接定位在金属垫与半导体衬底之间。
在一个或多个实施例中，倒装芯片电路进一步包括被定位在金属垫与功率放大器之间的金属叠层。金属叠层可包括被配置成在功率放大器与金属垫之间提供热桥的多个金属层。金属层可彼此热连接，以及可选地彼此电连接。
在一个或多个实施例中，倒装芯片电路进一步包括耦合到金属垫的导电凸块。导电凸块可包括远离金属垫和半导体衬底延伸的金属柱。
在一个或多个实施例中，倒装芯片电路可进一步包括具有孔的绝缘层。金属垫可通过孔耦合到导电凸块。导电凸块可横跨绝缘层的至少一部分延伸。
在一个或多个实施例中，功率放大器包括横跨半导体衬底分布的多个功率晶体管。
在一个或多个实施例中，倒装芯片电路包括：设置在半导体衬底上的多个功率放大器；以及多个金属垫，所述多个金属垫各自被配置成收容用于将倒装芯片连接到外部电路系统的导电凸块。多个功率放大器中的每个功率放大器的至少一部分可直接定位在金属垫与半导体衬底之间。
在一个或多个实施例中，多个功率放大器中的两个或更多功率放大器的至少一部分直接定位在金属垫与半导体衬底之间。功率放大器的至少一部分可直接定位在多个金属垫中的两个或更多金属垫与半导体衬底之间。
在一个或多个实施例中，倒装芯片电路进一步包括多个偏置电路。每个偏置电路可与多个功率放大器中的一个功率放大器相关联。偏置电路可被配置成彼此独立地向相关联的功率放大器提供偏置电压。
在一个或多个实施例中，导电凸块耦合到多个金属垫中的每个金属垫。导电凸块中的每个导电凸块可彼此金属耦合。导电凸块中的每个导电凸块可整体地形成。
在一个或多个实施例中，倒装芯片电路进一步包括：
具有多个温度敏感组件的温度传感器，每个温度敏感组件被设置成邻近多个功率放大器中的相应一个功率放大器，以及
控制器，所述控制器被配置成基于由温度传感器确定的温度而控制多个功率放大器。
在一个或多个实施例中，多个温度敏感组件中的每个温度敏感组件包括NPN晶体管。
在一个或多个实施例中，第一功率放大器包括BiCMOS集成电路。
根据本公开的第二方面，提供了一种多尔蒂放大器，其包括：
包括主放大器的主级；
包括峰值放大器的峰级；
其中主放大器和峰值放大器各自包括本文中所公开的任何倒装芯片电路。
在一个或多个实施例中，整个第一功率放大器可直接定位在第一金属垫与半导体衬底之间。
可提供包括本文中所公开的任何倒装芯片电路的通信基站。
虽然本公开容许各种修改和可替换的形式，但是已经以例子的方式在附图中示出其特性，并且将详细描述其特性。然而，应理解，超出所描述的具体实施例的其它实施例也是可能的。还涵盖落在随附权利要求书的精神和范围内的所有修改、等价物和可替换的实施例。
上文的论述不旨在表示在当前或将来权利要求集的范围内的每个例子实施例或每个实施方案。图和以下详细描述也举例说明了各种例子实施例。结合附图考虑以下详细描述可更全面地理解各种例子实施例。
附图说明
现在将参考附图仅以例子的方式描述一个或多个实施例，在附图中：
图1a和图1b示出在横截面视图和平面视图两者中的倒装芯片电路的一部分的例子实施例；
图2示出在平面视图中具有功率放大器的一部分的倒装芯片电路的一部分的例子实施例；
图3示出用于本公开的倒装芯片电路的金属层叠层的例子实施例；
图4示出适用于集成到本公开的倒装芯片电路中的分布式温度传感器的例子实施例；以及
图5示出在横截面中示出的具有整体形成的多个导电凸块的倒装芯片电路的一部分的例子实施例。
具体实施方式
图1a示出倒装芯片电路的一部分的横截面侧视图110，并且图1b示出对应的平面视图100。平面视图100的特征对应于在平面视图100垂直上方的横截面侧视图110的特征，如在图1a和图1b中所绘制。
倒装芯片电路具有半导体衬底120，在此例子中，半导体衬底120由硅制成。第一功率放大器122被设置在半导体衬底120上。第一金属垫124被设置成收容用于将倒装芯片连接到外部电路系统(未示出)的第一导电凸块。如下文将论述，第一功率放大器122可包括一个或多个功率晶体管，所述一个或多个功率晶体管一起可被称为功率单元。
在图1a和图1b中示出的例子中，第一金属垫124为顶层金属130的一部分，顶层金属130将具有有限厚度。在此例子中，第一金属垫124被限定为顶层金属130的表面，顶层金属130的表面以电气方式暴露，使得顶部金属130的表面可电耦合到铜柱126。
在图1的例子中，第一导电凸块包括电耦合到第一金属垫124的铜柱126。铜柱126为远离第一金属垫124和半导体衬底120延伸的导电柱的例子。铜柱126可通过如下方式来扩增：在铜柱126的顶面128上添加一定量的焊料(未示出)，以提供第一导电凸块。焊料可使得能够在铜柱126与外部电路系统之间进行良好的电连接。在其它例子中，铜柱126可由一种或多种合适的金属(例如金、银或铝等等)制成的金属柱代替。
第一功率放大器122的一部分直接定位在第一金属垫124与半导体衬底120之间。直接定位在第一金属垫124与硅衬底120之间意味着在第一金属垫124的一部分与硅衬底120的一部分之间的最短路径与第一功率放大器122的至少一部分的位置相交。例如，如图1a的横截面视图110中所示的，在到达硅衬底120之前，从第一金属垫124的右手侧绘制的垂直线将与第一功率放大器122的左手侧相交。相等地，如图1b的平面视图100中所示的，第一功率放大器122可被称作至少部分地被定位在第一金属垫124的覆盖区域内，其中当从上面观看时，覆盖区域为由第一金属垫124的周界限定的空间的包络。
应了解，当第一功率放大器122可操作时，第一功率放大器122将耗散热量。定位第一功率放大器122，使得第一功率放大器122在第一金属垫124的正下方可有利地实现通过第一金属垫124、通过铜柱126远离第一功率放大器122且最终自倒装芯片离开且进入外部电路系统中的高效热传导。具体地说，如下文将论述，热量可远离第一功率放大器122，通过金属叠层140传导到第一金属垫124。
通常，顶层金属130的一些区域将在距硅衬底120更远的顶层金属130的表面上涂覆有绝缘层(未示出)。此类绝缘层可具有孔，第一金属垫124通过孔耦合到第一导电凸块。在此例子中，第一导电凸块的铜柱126横跨第一金属垫124的整个表面延伸。然而，应了解，在其它例子(未示出)中，金属柱可另外横跨绝缘层的至少一部分延伸，和/或可仅横跨第一金属垫124的一部分延伸。
图1a和图1b电示出被定位在第一金属垫124与半导体衬底120之间的金属叠层140。在此例子中，金属叠层140并没有直接定位在第一功率放大器122与第一金属垫124之间，而替代地，当从上面观看时，在与第一功率放大器没有重叠的情况下，与第一功率放大器122相邻定位金属叠层140，如图1b中所示的。在此例子中，金属叠层140并没有被布置成电耦合到第一功率放大器122。应了解，金属层(未示出)也可定位在第一功率放大器122的顶部上，以便提供与第一功率放大器122的电连接。
将在下文关于图3更详细地论述的金属叠层140包含多个金属层。由于金属层由具有高热传导性和足够面积的材料制成，所以金属叠层140在第一功率放大器122与第一金属垫124之间提供热桥。一般，热桥是提供具有高热传导性的通路的任何组件或组件集，高热传导性实现横跨热桥的高效热传导。因而，当在操作时，金属叠层140有利地改善远离第一功率放大器122到外部电路系统的所耗散的热量的热传导。在其它例子中，金属叠层140也可用于提供第一功率放大器122与第一金属垫124之间的电连接。
图1a和图1b也示出远离第一功率放大器122，设置在半导体衬底120上的第二功率放大器152；第一功率放大器122和第二功率放大器152位于半导体衬底120的不同部分上。第二金属垫154被设置成收容用于将倒装芯片连接到外部电路系统的第二导电凸块。正如上文所述的第一导电凸块，第二导电凸块具有第二铜柱156，第二铜柱156也可用一定量的焊料(未示出)扩增。
第二功率放大器152的一部分直接定位在第二金属垫154与半导体衬底120之间。当在操作时，此布置可改善远离第二功率放大器152的所耗散的热量的热传导。在此例子中，第一功率放大器122的一部分也直接定位在第二金属垫154与半导体衬底120之间。因而，当在使用中时，第二金属垫154也可有利地改善由第一功率放大器122所耗散的热量的热传导。也可通过直接定位在半导体衬底120与第二金属垫154之间的第二金属叠层160改善此类热传导。
应了解，多个功率放大器可横跨半导体衬底分布，并且可使用对应的多个金属垫和导电凸块。如图1a和图1b中所示的，多个功率放大器中的两个或更多功率放大器的至少一部分可直接定位在金属垫与半导体衬底之间。再者，单个功率放大器的至少一部分可直接定位在多个金属垫中的两个或更多金属垫与半导体衬底之间。以此方式，当可操作时，由功率放大器中的任一个功率放大器耗散的热量可有利地通过导电凸块传导到外部电路系统。
在一些例子中，第一功率放大器122可经由金属叠层140电耦合到铜柱126，以例如经由铜柱126向外部电路系统提供电输出。通过提供用于第一功率放大器122的放大输出的更短通路，可通过避免或减少一些耗散损耗，提高功率效率。然而，甚至在第一功率放大器122没有电耦合到铜柱126的情况下，因为例如第一功率放大器122耦合到远程金属垫或另一个内部组件，所以仍然将由本文中所公开的倒装芯片电路提供上文所论述的热优点。在一些应用中，一个或多个功率放大器可电连接到铜柱126用于一个或多个功率放大器的接地端。
图2示出主功率放大器200的平面视图，主功率放大器200可为设置于倒装芯片电路中的多尔蒂放大器的一部分。主功率放大器200具有第一功率放大器222、第二功率放大器252、第三功率放大器262和第四功率放大器272。这四个功率放大器中的每个功率放大器在一起使用以提供主功率放大器200的功能。由于总共存在四个功率放大器，所以第一功率放大器222或其它功率放大器中的任一个功率放大器可被描述为主功率放大器200的四分之一。
使主功率放大器的功能分布在四个功率放大器222、功率放大器252、功率放大器262、功率放大器272之间可允许分散所耗散的热量，这有利地减少在主功率放大器200内形成热点的可能性。
多个功率放大器222、功率放大器252、功率放大器262、功率放大器272(功率单元)的使用也可使得功率放大器222、功率放大器252、功率放大器262、功率放大器272中的晶体管装置能够有更平衡的连接，具有相等的电路径，功率放大器222、功率放大器252、功率放大器262、功率放大器272中的晶体管装置可彼此并联。这是因为功率放大器222、功率放大器252、功率放大器262、功率放大器272中的晶体管装置可电耦合到距它们的相应功率单元相同距离的相应电耦合的凸块。再者，以此方式使用多个功率放大器可通过避免或减少过热的可能性且也通过减少不同功率放大器之间的温度差以维持较低绝对温度且也维持较低温度梯度，提供倒装芯片的安全和稳定操作。
在图2中示出五个金属叠层240、282、284、286、288。每个功率放大器222、功率放大器252、功率放大器262、功率放大器272被定位在两个金属叠层240、282、284、286、288之间，使得两个金属叠层可用于传导热量使之远离每个功率放大器。在图2中示出五个专用热凸块垫226、256、274、276、278，所述热凸块垫为金属垫的例子。五个热凸块垫中的每个热凸块垫定位在金属叠层的正上方，并且也定位在功率放大器中的一个或两个功率放大器的正上方。以此方式，热凸块垫可用于通过相应金属叠层传递热量使之远离一个或两个相关联的功率放大器。
在此例子中，第一功率放大器222被夹在第一专用热凸块垫226与第二专用热凸块垫256之间。如果为了热而非电的目的，提供第一金属垫226和第二金属垫256，那么第一金属垫226和第二金属垫256可被描述为专用热凸块垫。
金属叠层240、金属叠层282、金属叠层284、金属叠层286、金属叠层288可被优化，使得可在半导体衬底202中提供浅沟槽隔离(STI)开口。也就是说，STI开口可在半导体衬底202中设置于金属叠层下面，因为半导体衬底202的所述区域并未用作提供功率放大器的功能的有源区域。金属叠层240、金属叠层282、金属叠层284、金属叠层286、金属叠层288被设置在功率放大器222、功率放大器252、功率放大器262、功率放大器272的侧面以及在功率放大器222、功率放大器252、功率放大器262、功率放大器272之间，以增加到达热凸块垫的热流。
在此例子中，金属垫的横截面为八边形的，然而，应了解，也可采用任何其它规则的或不规则的形状。
在此例子中，功率放大器222中的每个功率放大器222具有相关联的偏置电路290、偏置电路292、偏置电路295、偏置电路297。偏置电路290、偏置电路292、偏置电路295、偏置电路297可被配置成彼此独立地向它们的相应功率放大器提供偏置电压或偏置电流。这可被称为分布式偏置，因为每个功率放大器可具有其自己的偏置电路。偏置电压的独立控制可实现主功率放大器200的更高效操作，因为可基于与每个功率放大器分别相关的操作参数(例如功率输出或温度)，设定偏置电压。再者，分布式偏置可通过避免或减少过热或热点产生的可能性，提供倒装芯片的安全和稳定操作。可选地，偏置电路可各自具有镜像晶体管，镜像晶体管有利地热耦合到相关联的功率放大器中的功率晶体管。
可选地，发射极退化电阻器可被添加到电路，以帮助使晶体管稳定。如果与晶体管中的任一个晶体管的近邻相比，晶体管中的任一个晶体管传导更多一些的电流(例如，由于自热或温度梯度)，那么更高电流将横跨发射极退化电阻器产生电压降，使得晶体管将经受更低的电压，并且因而将减少通过晶体管传导的电流。此类电阻器用于通过提供负反馈回路，防止晶体管经历“失控”热效应。
可紧密邻近发射极指状件定位发射极退化电阻器。可为每个发射极指状件提供一个电阻器，或每组指状件提供一个电阻器(例如，为一组3个发射极指状件提供一个电阻器)。发射极退化电阻器可为购自BiCMOS库的标准电阻器(例如，多晶硅电阻器)。
图2的例子也包括分布式温度传感器。在此例子中，温度传感器包括四个温度敏感组件294、296、298、299，每个温度敏感组件与功率放大器222、功率放大器252、功率放大器262、功率放大器272中的一个功率放大器相关联。可接近主功率放大器的主输出晶体管设置温度敏感组件，因为这些晶体管可能为集成电路的最热部分。在图2的例子中，主放大器被分成用于功率分布的四个区段，并且因此输出晶体管也被分成用于功率分布的四个区段。因而，在此例子中，温度传感器也通过将四个温度敏感组件294、296、298、299中的每个温度敏感组件与主功率放大器的四个功率放大器中的一个功率放大器相关联，横跨这四个区段进行分布。以此方式分布温度传感器的优点在于维持了每个区段的匹配的布局(在相等性方面)。
现将参考图4描述温度传感器的例子实施方案的另外的细节。
图4示出可被设置为如本文中所公开的倒装芯片电路的整体部分的温度传感器400的电路图。温度传感器400具有多个温度敏感组件，在此例子中，温度敏感组件包括第一NPN晶体管410a、第二NPN晶体管410b、第三NPN晶体管410c和第四NPN晶体管410d。如图2所示的，这些温度敏感组件中的每个温度敏感组件可与独立功率单元/放大器相关联。
在一些应用中，当与PNP晶体管比较时，将NPN晶体管用作温度敏感组件可能是有利的，因为NPN晶体管可具有好得多的衬底隔离。可靠近功率放大器功率晶体管设置这些温度传感器NPN晶体管410a到410d，以提供与功率晶体管的良好的热耦合。
在此例子中，NPN晶体管410a到410d被串联连接，用于增加温度敏感性。结果，NPN晶体管410a到410d的多个接合部中的每个接合部的独立温度依赖性(例如，用于硅的4×2mV/dC)在传感器中将是可用的。这可提高传感器对于外部影响(如偏移量和测量误差)的鲁棒性。再者，NPN晶体管410a到410d连接在一起，使得温度传感器提供平均温度信号，所述平均温度信号表示温度敏感组件的平均温度。结果，温度传感器由串联的四个二极管连接的晶体管410a到410d构成，使得可邻近输出晶体管的每个分布式区段定位一个晶体管。有利地，温度传感器回路的接地回线可被定位在连接轨道下面，以便避免或减少在温度传感器回路中RF信号的耦合。以此方式，接地回线可为自屏蔽的。
应了解，可使用任何其它类型的温度敏感组件来代替NPN晶体管，以提供表示功率放大器的组件部分的温度的温度信号。
返回到图2，功率放大器222、功率放大器252、功率放大器262、功率放大器272中的每个功率放大器也可耦合到相关联的控制器(未示出)。控制器可从相关联的温度敏感组件294、温度敏感组件296、温度敏感组件298、温度敏感组件299接收温度信令。基于从温度信令确定的相关联的功率放大器222、功率放大器252、功率放大器262、功率放大器272的温度，控制器可向相关联的功率放大器提供控制信号，以修改放大器的性能。例如，控制信号可基于所检测的温度，改变由相关联的偏置电路290提供的偏置电压，或改变提供到放大器的输入功率。在主功率放大器200为多尔蒂放大器的一部分的例子中，多尔蒂放大器也包括峰值放大器(如本领域的技术人员所熟知的)，控制信号可改变峰值放大器与主放大器一起开始传送功率的接管点。例如，此接管点可通过C类峰值放大器中的偏移阈值来确定。
在一些例子中，来自温度敏感组件294、温度敏感组件296中的每个温度敏感组件的信令可组合以提供平均温度信号。在此类例子中，功率放大器222、功率放大器252、功率放大器262、功率放大器272中的每个功率放大器可以彼此相同的方式进行控制。这可使得能够仅使用单个控制器，这可使得电路更高效。缺少对每个单独功率放大器的独立控制可能不成问题，因为放大器足够靠近在一起以处于大约相同的温度下。
功率放大器222、功率放大器252、功率放大器262、功率放大器272中的每个功率放大器可包括横跨半导体衬底202分布的多个功率晶体管。由于功率放大器(例如第一功率放大器222)的功率晶体管可能耗散最大的热量，所以功率晶体管中的一个或多个功率晶体管的至少一部分可直接定位在相关联的金属垫226、金属垫256、金属垫274、金属垫276、金属垫278和半导体衬底之间。例如，如图2所示，功率放大器的功率晶体管中的一个或多个功率晶体管的有源区域可被安置在金属垫下面。以此方式，耗散的热量可通过金属垫有效传导到导电凸块中，并且传导到外部电路中。
本文中所公开的输出晶体管(在功率放大器222、功率放大器252、功率放大器262、功率放大器272中)、偏置电路系统290、偏置电路系统292、偏置电路系统295、偏置电路系统297以及温度敏感组件294、温度敏感组件296、温度敏感组件298、温度敏感组件299的物理设计可解决以下成问题的题目中的一个或多个题目：(i)热不稳定性，(ii)高结温度，由于本文中所公开的倒装芯片电路提供优良的冷却性能，所以高结温度可导致可靠性/寿命减少，以及(iii)接地不稳定性。接地不稳定性可由于集成电路上的组件的接地连接中的太多电感或过于多变的电感水平。适当定位的导电凸块的使用也可提供用于设置在集成电路上的组件的实心接地连接。
图3示出上文关于图1所描述的类型的金属叠层300的例子。金属叠层300具有多个金属层310a、金属层310b、金属层310c、金属层310d，所述多个金属层310a、金属层310b、金属层310c、金属层310d可由铝、铜或任何其它合适的金属制成。第一金属层310a通过多个通孔320连接到第二金属层310b，同时其余层310c、层310d以类似方式彼此连接。第一金属层310a连接到半导体衬底330。氧化物绝缘体332被设置在半导体衬底330的任一端处。在此例子中，第四金属层310d连接到顶部金属层340，顶部金属层340可由铝、铜或任何其它合适的金属制成。通过氮化物绝缘体层342涂覆顶部金属层340。氮化物绝缘体层342的一部分已被移除以产生孔350，使得通过孔350暴露的顶部金属层340的表面限定金属垫360。如上文所论述，导电凸块(未示出)可电耦合到金属垫360。
由于金属叠层300的每个层连接到金属叠层300的每个其它层，并且连接到半导体衬底330和顶部金属层340两者，所以金属叠层300可在衬底330与金属垫360之间提供高效热桥。此热桥可在设置在半导体衬底330上的功率放大器(未示出)与金属垫360之间提供高效热传输，且接着高效热传输到外部电路系统，如上所述。
如果金属叠层300也用作电连接器，那么金属叠层300可在衬底的有源层与金属垫360之间提供良好的电接触。
如上文所论述，当输出晶体管被部分放置在金属垫下面时，接着垫的其余部分可被实施为所谓的导热垫。导热垫可被视作有利地使用金属叠层一直到衬底(包括衬底接触)中的所有后端金属以制作低热阻路径的垫。通常，导热垫的金属叠层中的金属的量可增加直到特定技术设计规则将强加限制的限度。在倒装芯片系统中，电热路径可主要穿过凸块，并一直到接地面和/或封装的暴露的管芯垫。
图5示出与图1的倒装芯片电路相比倒装芯片电路510的可替换的结构。类似于图1a的特征的图5的特征已被给出类似附图标记，并且此处可不必另外论述。
倒装芯片电路510具有第一导电凸块528和第二导电凸块556。第一导电凸块528耦合到第一金属垫524，并且第二导电凸块556耦合到第二金属垫554。第一导电凸块528金属耦合到第二导电凸块556。在此例子中，第一导电凸块524和第二导电凸块556整体地形成为例如实心铜条570。更一般地说，多个导电凸块可连接在一起，可选地，作为单个导电凸块条。
导电凸块可连接到参考端，例如电接地端。此类凸块可称为接地凸块。单个导电凸块条可被称为不间断实心接地面，不间断实心接地面可横跨功率放大器522、功率放大器552定位。不间断实心接地面可被视作细长铜凸块的类型，可使用细长铜凸块的类型来代替个别圆柱形金属柱类型的凸块。
不间断实心接地面570的使用使得热量能够从第一功率放大器522传导到在第二金属垫554上面的第二导电凸块。以此方式，可从倒装芯片将废热更高效地移除到外部电路系统的多个部分。这可有利地减少在倒装芯片电路510内热点的形成，并且从而提高倒装芯片电路510的效率和寿命。
应了解，许多不同类型的功率放大器可被集成到本公开的倒装芯片电路中。例如，多尔蒂放大器为可提供的一种特定类型的功率放大器，多尔蒂放大器具有主级和峰级，主级具有主放大器，峰级具有峰值放大器。在此类例子中，主放大器和峰值放大器两者可包括本文中所公开的任何倒装芯片电路。
本公开的倒装芯片电路的重要应用为小型蜂窝基站功率放大器，但是如无线局域网(WLAN)的其它应用或蜂窝功率放大器应用也可为合适的。一般，任何无线通信基站可有利地包括本公开的倒装芯片电路。
除非明确陈述具体次序，否则可以任何次序执行上图中的指令和/或流程图步骤。再者，本领域的技术人员应认识到，虽然已经论述一个例子指令集/方法，但是本说明书中的材料可以多种方式组合，从而还得到其它例子，并且应在由此详细描述提供的上下文内来理解。
在一些例子实施例中，上述指令集/方法步骤被实施为体现为可执行指令集的功能和软件指令，可执行指令集在用所述可执行的指令编程且由所述可执行的指令控制的计算机或机器上起作用。此类指令被加载用于在处理器(例如一个或多个CPU)上执行。术语处理器包括微处理器、微控制器、处理器模块或子系统(包括一个或多个微处理器或微控制器)，或其它控制或计算装置。处理器可以是指单个组件或多个组件。
在其它例子中，本文示出的指令集/方法以及与其相关联的数据和指令存储在相应存储装置中，相应的存储装置被实施为一个或多个非暂时机器或一个或多个计算机可读或计算机可用存储媒体。一个或多个此类计算机可读或计算机可用存储媒体被视作是物品(或制品)的一部分。物品或制品可是指任何制造的单个组件或多个组件。如本文所限定的非暂时机器或一个或多个计算机可用媒体不包括信号，但一个或多个此类媒体可能够接收和处理来自信号和/或其它暂时媒体的信息。
可全部或部分地通过网络、计算机或基于数据的装置和/或服务实施本说明书中论述的材料的例子实施例。这些可包括云、互联网、内联网、移动电话、台式计算机、处理器、查找表、微控制器、消费型设备、基础设施，或其它使能装置和服务。如本文和权利要求书中可使用的，提供以下非排他性定义。
在一个例子中，本文中论述的一个或多个指令或步骤为自动化的。术语自动化的或自动地(及其相似变体)意味着使用计算机和/或机械/电气装置设备、系统和/或过程的受控操作，而不需要人类干预、观察、努力和/或决策。
应了解，被称为耦合的任何组件可直接或间接地耦合或连接。在间接耦合的情况下，额外的组件可被安置在被称作耦合的两个组件之间。
在本说明书中，已经依据选择的细节集合呈现例子实施例。然而，本领域的普通技术人员应理解，可实践包括不同选择的这些细节的集合的许多其它例子实施例。其意图是所附权利要求书涵盖所有可能的例子实施例。

Claims (10)

1.一种倒装芯片电路，其特征在于，包括：
半导体衬底；
功率放大器，所述功率放大器设置在所述半导体衬底上；
金属垫，所述金属垫被配置成收容用于将所述倒装芯片连接到外部电路系统的导电凸块；
其中所述功率放大器的至少一部分直接定位在所述金属垫与所述半导体衬底之间。
2.根据权利要求1所述的倒装芯片电路，其特征在于，进一步包括被定位在所述金属垫与所述功率放大器之间的金属叠层，其中所述金属叠层包括多个金属层，所述多个金属层被配置成在所述功率放大器与所述金属垫之间提供热桥。
3.根据权利要求1或权利要求2所述的倒装芯片电路，其特征在于，进一步包括耦合到所述金属垫的导电凸块，其中所述导电凸块包括远离所述金属垫和所述半导体衬底延伸的金属柱。
4.根据在前的任一项权利要求所述的倒装芯片电路，其特征在于，进一步包括具有孔的绝缘层，其中所述金属垫通过所述孔耦合到所述导电凸块，并且其中所述导电凸块横跨所述绝缘层的至少一部分延伸。
5.根据在前的任一项权利要求所述的倒装芯片电路，其特征在于，包括：
多个功率放大器，所述多个功率放大器设置在所述半导体衬底上；
多个金属垫，所述多个金属垫各自被配置成收容用于将所述倒装芯片连接到外部电路系统的导电凸块；
其中所述多个功率放大器中的每个功率放大器的至少一部分直接定位在金属垫与所述半导体衬底之间。
6.根据权利要求5所述的倒装芯片电路，其特征在于，所述多个功率放大器中的两个或更多功率放大器的至少一部分直接定位在金属垫与所述半导体衬底之间。
7.根据权利要求5或权利要求6所述的倒装芯片电路，其特征在于，功率放大器的至少一部分直接定位在所述多个金属垫中的两个或更多金属垫与所述半导体衬底之间。
8.根据权利要求5到7中任一项所述的倒装芯片电路，其特征在于，进一步包括多个偏置电路，每个偏置电路与所述多个功率放大器中的一个功率放大器相关联，其中所述偏置电路被配置成彼此独立地向相关联的功率放大器提供偏置电压。
9.根据权利要求5到8中任一项所述的倒装芯片电路，其特征在于，进一步包括：
温度传感器，所述温度传感器具有多个温度敏感组件，每个温度敏感组件被设置成邻近所述多个功率放大器中的相应一个功率放大器，以及
控制器，所述控制器被配置成基于由所述温度传感器确定的温度而控制所述多个功率放大器。
10.一种多尔蒂放大器，其特征在于，包括：
主级，所述主级包括主放大器；
峰级，所述峰级包括峰值放大器；
其中所述主放大器和所述峰值放大器各自包括根据在前的任一项权利要求所述的倒装芯片电路。
CN201710472458.0A 2016-06-30 2017-06-20 倒装芯片电路 Active CN107564885B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP16177373.4 2016-06-30
EP16177373.4A EP3264455B1 (en) 2016-06-30 2016-06-30 A flip chip circuit

Publications (2)

Publication Number Publication Date
CN107564885A true CN107564885A (zh) 2018-01-09
CN107564885B CN107564885B (zh) 2023-07-18

Family

ID=56296711

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710472458.0A Active CN107564885B (zh) 2016-06-30 2017-06-20 倒装芯片电路

Country Status (3)

Country Link
US (1) US10218316B2 (zh)
EP (1) EP3264455B1 (zh)
CN (1) CN107564885B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10193504B2 (en) 2015-10-22 2019-01-29 Skyworks Solutions, Inc. Solder bump placement for thermal management in flip chip amplifiers
EP3264595B1 (en) 2016-06-30 2020-02-26 Nxp B.V. Doherty amplifiers
JP2019092009A (ja) 2017-11-13 2019-06-13 住友電気工業株式会社 半導体増幅素子及び半導体増幅装置
US11276624B2 (en) * 2019-12-17 2022-03-15 Infineon Technologies Austria Ag Semiconductor device power metallization layer with stress-relieving heat sink structure
WO2023019582A1 (zh) * 2021-08-20 2023-02-23 华为技术有限公司 功率放大器电路、射频电路及通信设备

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040222430A1 (en) * 2003-02-03 2004-11-11 International Rectifier Corporation Temperature-sensing diode
US20050184376A1 (en) * 2004-02-19 2005-08-25 Salmon Peter C. System in package
US20080285633A1 (en) * 2007-05-17 2008-11-20 Broadcom Corporation, A California Corporation Communication devices with integrated thermal sensing circuit and methods for use therewith
CN102379037A (zh) * 2009-03-30 2012-03-14 米辑电子股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片
US20120146193A1 (en) * 2010-12-13 2012-06-14 Io Semiconductor, Inc. Thermal Conduction Paths for Semiconductor Structures
US20120313710A1 (en) * 2011-06-07 2012-12-13 Hull Jr William P Performance optimization of power amplifier
CN103123920A (zh) * 2011-09-16 2013-05-29 阿尔特拉公司 电子组件装置和关联方法
JP2013140831A (ja) * 2011-12-28 2013-07-18 Panasonic Corp 高周波電力増幅素子、高周波電力増幅器及び高周波電力増幅器の検査方法
CN103620754A (zh) * 2011-08-31 2014-03-05 松下电器产业株式会社 高频模块及高频模块的检查方法
CN104221144A (zh) * 2012-04-12 2014-12-17 高通股份有限公司 热耗散特征、包含热耗散特征的电子设备以及制造热耗散特征的方法
CN104798198A (zh) * 2012-11-27 2015-07-22 埃普科斯股份有限公司 半导体装置
US20150303881A1 (en) * 2014-04-17 2015-10-22 Freescale Semiconductor, Inc. Radio frequency power amplifier module and a radio frequency power amplifier package
CN105575926A (zh) * 2014-11-04 2016-05-11 英飞凌科技股份有限公司 具有应力补偿的芯片电极的半导体器件
US20160172755A1 (en) * 2014-12-12 2016-06-16 The Boeing Company Switchable transmit and receive phased array antenna

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946904B2 (en) * 2010-08-27 2015-02-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Substrate vias for heat removal from semiconductor die
US8339790B2 (en) * 2010-09-10 2012-12-25 Raytheon Company Monolithic microwave integrated circuit
JP6093556B2 (ja) * 2012-11-13 2017-03-08 富士通株式会社 半導体装置および半導体集積回路装置、電子装置
JP2017037865A (ja) * 2013-12-25 2017-02-16 パナソニック株式会社 半導体装置
US20150380343A1 (en) * 2014-06-27 2015-12-31 Raytheon Company Flip chip mmic having mounting stiffener

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040222430A1 (en) * 2003-02-03 2004-11-11 International Rectifier Corporation Temperature-sensing diode
US20050184376A1 (en) * 2004-02-19 2005-08-25 Salmon Peter C. System in package
US20080285633A1 (en) * 2007-05-17 2008-11-20 Broadcom Corporation, A California Corporation Communication devices with integrated thermal sensing circuit and methods for use therewith
CN102379037A (zh) * 2009-03-30 2012-03-14 米辑电子股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片
US20120146193A1 (en) * 2010-12-13 2012-06-14 Io Semiconductor, Inc. Thermal Conduction Paths for Semiconductor Structures
US20120313710A1 (en) * 2011-06-07 2012-12-13 Hull Jr William P Performance optimization of power amplifier
CN103620754A (zh) * 2011-08-31 2014-03-05 松下电器产业株式会社 高频模块及高频模块的检查方法
CN103123920A (zh) * 2011-09-16 2013-05-29 阿尔特拉公司 电子组件装置和关联方法
JP2013140831A (ja) * 2011-12-28 2013-07-18 Panasonic Corp 高周波電力増幅素子、高周波電力増幅器及び高周波電力増幅器の検査方法
CN104221144A (zh) * 2012-04-12 2014-12-17 高通股份有限公司 热耗散特征、包含热耗散特征的电子设备以及制造热耗散特征的方法
CN104798198A (zh) * 2012-11-27 2015-07-22 埃普科斯股份有限公司 半导体装置
US20150303881A1 (en) * 2014-04-17 2015-10-22 Freescale Semiconductor, Inc. Radio frequency power amplifier module and a radio frequency power amplifier package
CN105575926A (zh) * 2014-11-04 2016-05-11 英飞凌科技股份有限公司 具有应力补偿的芯片电极的半导体器件
US20160172755A1 (en) * 2014-12-12 2016-06-16 The Boeing Company Switchable transmit and receive phased array antenna

Also Published As

Publication number Publication date
EP3264455B1 (en) 2021-05-26
US10218316B2 (en) 2019-02-26
EP3264455A1 (en) 2018-01-03
US20180006614A1 (en) 2018-01-04
CN107564885B (zh) 2023-07-18

Similar Documents

Publication Publication Date Title
CN107564885A (zh) 倒装芯片电路
US20210202446A1 (en) Interconnect structure with redundant electrical connectors and associated systems and methods
US10014279B2 (en) Methods of forming 3-D integrated semiconductor devices having intermediate heat spreading capabilities
CN104716109B (zh) 具有降低热串扰的热管理部件的封装件及其形成方法
TWI431759B (zh) 可堆疊式功率mosfet、功率mosfet堆疊及其製備方法
US9082633B2 (en) Multi-die integrated circuit structure with heat sink
TWI241882B (en) A microelectronic assembly having thermoelectric elements to cool a die and a method of making the same
US11502016B2 (en) Power amplifier module
JP6064054B2 (ja) トランジスタ、トランジスタの放熱構造及びトランジスタの製造方法
CN102479761B (zh) 集成电路装置
KR20110063853A (ko) 칩내 능동 열 전달 시스템을 포함하는 반도체 디바이스
CN104798198B (zh) 半导体装置
KR102541387B1 (ko) 인덕터들을 갖는 유리 웨이퍼를 이용한 진보된-노드 soc(system-on-chip)를 갖는 인덕터들의 통합 및 웨이퍼간 결합
US20170179059A1 (en) Semiconductor device having conductive bump with improved reliability
US7759789B2 (en) Local area semiconductor cooling system
CN104576567A (zh) 包括电子器件的集成电路芯片以及电子系统
US9271403B2 (en) Semiconductor assemblies with multi-level substrates and associated methods of manufacturing
US9655265B2 (en) Electronic module
JP2013033981A (ja) 基板導通を利用した積重ねダイ式の構成をもつ集積回路
JP6697547B2 (ja) 追加的トラックを備えた半導体パワーデバイスおよび半導体パワーデバイスを製造する方法
CN109564910A (zh) 半导体组装件及其制造方法
JP2014167987A (ja) 半導体装置
JP6712051B2 (ja) 半導体装置、半導体装置の製造方法及び電子装置
JP2012080145A (ja) 半導体装置
KR20230154743A (ko) 후면 전력 분배 네트워크을 이용한 시스템 및 집적 회로의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant