CN110323220A - 被形成以充当天线开关的半导体器件 - Google Patents

被形成以充当天线开关的半导体器件 Download PDF

Info

Publication number
CN110323220A
CN110323220A CN201910248683.5A CN201910248683A CN110323220A CN 110323220 A CN110323220 A CN 110323220A CN 201910248683 A CN201910248683 A CN 201910248683A CN 110323220 A CN110323220 A CN 110323220A
Authority
CN
China
Prior art keywords
duplexer
substrate
semiconductor devices
serve
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910248683.5A
Other languages
English (en)
Other versions
CN110323220B (zh
Inventor
金俊德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110323220A publication Critical patent/CN110323220A/zh
Application granted granted Critical
Publication of CN110323220B publication Critical patent/CN110323220B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)

Abstract

公开用于增强天线开关的插入损耗性能的器件和方法。在一个实例中，公开一种被形成以充当天线开关的半导体器件。半导体器件包含：衬底、介电层以及多晶硅区。衬底包含：本征衬底；金属氧化物半导体器件，延伸到本征衬底中；以及至少一个隔离特征，延伸到本征衬底中且与本征衬底接触。至少一个隔离特征设置为邻近于金属氧化物半导体器件。

Description

被形成以充当天线开关的半导体器件
技术领域
本发明的实施例是有关于一种被形成以充当天线开关的半导体器件。
背景技术
射频(radio frequency；RF)开关或天线开关是通过传输路径对高频信号进行路由的无线通信系统的天线电路中的关键组件。含有多个射频和多个天线的手机和其它无线系统往往共用一些天线以减少系统混乱(clutter)。天线开关允许功率放大器选择用于系统所需频带的最佳天线进行输出。另外，开关可防止两个射频同时试图在相同天线处传输。可以各种技术实施天线开关，例如机械结构(例如超小型中继器和微电机械(micro-electromechanical；MEMS)开关)、砷化镓(gallium-arsenide；GaAs)或互补型金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)场效应晶体管(field-effecttransistor；FET)开关。
插入损耗(Insertion loss；IL)是天线开关的关键性能指标(key performanceindicator；KPI)。举例来说，大于1分贝或2分贝的损耗将使峰值信号水平衰减且增大上升边缘时间和下降边缘时间。随着无线协议发展到第五代(fifthgeneration；5G)移动电话通信，操作频率变得更高，例如相较于2G网络到4G网络的1千兆赫到4千兆赫，5G网络处于28千兆赫。用于提高插入损耗性能的现有技术(例如，将普通硅衬底变为高电阻率的硅衬底或加深衬底中的沟槽隔离)用于使用28千兆赫操作频率的互补型金属氧化物半导体技术是不可行的。
因此，用于提高插入损耗性能的现有的器件和方法不完全令人满意。
发明内容
一种被形成以充当天线开关的半导体器件包含本征衬底、金属氧化物半导体器件以及至少一个隔离特征。金属氧化物半导体器件延伸到本征衬底中。至少一个隔离特征延伸到本征衬底中且与本征衬底接触。至少一个隔离特征设置为邻近于金属氧化物半导体器件。
一种被形成以充当天线开关的半导体器件包含衬底、金属氧化物半导体器件以及多个接触垫。衬底包括多个区。多个区中的每一个具有环形形状。金属氧化物半导体器件延伸到衬底中。多个接触垫暴露在衬底的表面上。多个接触垫中的每一个对应于多个区中的一个且具有覆盖对应区的环形形状的一部分的形状。
一种被形成以充当天线开关的半导体器件包含第一数目个的至少一个晶体管。当第一数目大于一时，至少一个晶体管沿第一方向并联连接。至少一个晶体管中的每一个包括多个栅极指状件。多个栅极指形件中的每一个具有沿与第一方向正交的第二方向延伸的指形件宽度。至少一个晶体管具有总指形件宽度，所述总指形件宽度等于至少一个晶体管的所有栅极指形件的所有指形件宽度的总和。减少第一数目以去除被给定相同总指形件宽度的至少两个相邻的晶体管之间的间隔。
一种被形成以充当天线开关的半导体器件包含衬底、金属氧化物半导体器件、至少一个隔离特征以及至少四个金属层。金属氧化物半导体器件延伸到衬底中。至少一个隔离特征延伸到衬底中且设置为邻近于金属氧化物半导体器件。至少四个金属层设置在半导体器件的芯片部分中的金属氧化物半导体器件上。
附图说明
结合附图阅读以下具体实施方式会最好地理解本公开的各方面。应注意，各种特征未必按比例绘制。实际上，出于论述的清楚起见，可任意地增大或减少各种特征的尺寸和几何结构。贯穿本说明书和附图，相似的附图标号指代相似特征。
图1示出根据本公开的一些实施例的被形成以充当天线开关的示范性半导体器件的横截面视图。
图2示出根据本公开的一些实施例的被形成以充当天线开关的另一示范性半导体器件的顶视图。
图3示出根据本公开的一些实施例的各被形成以充当天线开关的示范性半导体器件的顶视图。
图4示出根据本公开的一些实施例的被形成以充当天线开关的示范性半导体器件的芯片部分的横截面视图。
图5示出根据本公开的一些实施例的被形成以充当天线开关的示范性半导体器件的芯片部分和封装部分两者的横截面视图。
图6绘示出根据本公开的一些实施例的用于形成充当天线开关的半导体器件的示范性方法的流程图。
附图标号说明
100、200、310、320、400、500：半导体器件；
102、202、402：衬底；
104、210、404：金属氧化物半导体器件；
106、406：隔离特征；
108：非掺杂硅区；
204：p型阱区或n型阱区；
205：深n型阱区；
206：p型衬底区；
224：第一接触垫；
225：第二接触垫；
226：第三接触垫；
312、322：晶体管；
314、324：指形件宽度；
316、326：总长度；
319：间隔；
410、520、M1、M2、M3、M4、M5、M6、M7、M8：金属层；
412：总厚度；
501：芯片部分；
502：封装部分；
512：重布线层；
600：方法；
602、604、606、608、610、612、614、616：操作；
X、Y、Z：方向。
具体实施方式
以下公开描述用于实施主题的不同特征的各种示范性实施例。下文描述组件和布置的具体实例来简化本公开。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可以不直接接触的实施例。另外，本发明可以在各种实例中重复附图标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
另外，为易于描述，可在本文中使用例如“在…之下(beneath)”、“在…下方(below)”、“下部(lower)”、“在…上方(above)”、“上部(upper)”以及类似术语的空间相对术语来描述如图中所示出的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的器件的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解译。例如“附接(attached)”、“附连(affixed)”、“连接(connected)”以及“内连(interconnected)”的术语是指其中结构彼此直接或通过插入结构间接固定或附接的关系，以及两者可移动或刚性的附接或关系，除非另外明确描述并非如此。
除非另外定义，否则本文中所使用的所有术语(包括技术和科学术语)具有与本领域的普通技术人员通常所理解的相同的意义。将进一步理解，应将术语(例如常用词典中所定义的那些术语)解译为具有与其在相关技术的上下文和/或本公开中的意义一致的意义，且不应在理想化或过度形式化的意义上进行解译，除非在本文中明确地这样定义。
现将详细地对本公开的本实施例进行参考，所述实施例的实例在附图中示出。只要可能，相同附图标号在附图和描述中用以指代相同或相似部件。
本公开的一个目标是在不改变天线开关的电路设计的情况下提高天线开关的插入损耗性能。在一个实施例中，去除在衬底中与金属氧化物半导体(metal-oxide-semiconductor；MOS)器件相邻的掺杂阱(例如，p型阱或n型阱)且替换成非掺杂硅区以提高插入损耗性能。在另一实施例中，将点形接触件用于天线开关以提高插入损耗性能。在又一实施例中，例如通过最小化晶体管的数目以去除相邻晶体管之间的间隔来减少或最小化沿一个方向并联连接的一组晶体管沿所述方向的总长度，以提高插入损耗性能。根据设计需求，每一个晶体管可包含多个栅极指形件，而最小化不改变晶体管的总指形件宽度。在不同的实施例中，额外金属层在芯片区和/或封装区中堆叠在天线开关的晶体管上以提高插入损耗性能。
上文提及的实施例中的每一个可在不改变天线开关的电路设计的情况下基于工艺技术来提高天线开关的插入损耗性能。上文提及的实施例可独立或以任何组合的形式来应用。其可在不带来任何额外成本或任何额外工艺复杂性或芯片面积损失的情况下提高插入损耗性能。本公开适用于针对天线开关的任何半导体工艺技术，包含但不限于用于28千兆赫5G移动网络的下一代技术的鳍式场效晶体管(fin field-effect transistor；FinFET)。
图1示出根据本公开的一些实施例的被形成以充当天线开关的示范性半导体器件100的横截面视图。如图1中所绘示，半导体器件100包含衬底102、金属氧化物半导体器件104(例如，沿-Z方向延伸到衬底102中的晶体管)以及沿-Z方向延伸到衬底102中的至少一个隔离特征106。至少一个隔离特征106沿X方向设置为邻近于金属氧化物半导体器件104。在一个实施例中，至少一个隔离特征106包括浅沟槽隔离(shallow trench isolation；STI)。
在一个实施例中，衬底102是在不存在任何明显掺杂物质的情况下包含纯半导体(例如，非掺杂硅)的本征衬底。因此，衬底102中不存在p型阱或n型阱。在另一实施例中，衬底102包括沿X方向与金属氧化物半导体器件104相邻的至少一个非掺杂硅区108。至少一个非掺杂硅区108中的每一个可具有沿X方向的介于约20微米与200微米之间的长度。也就是说，围绕金属氧化物半导体器件104的至少一个非掺杂硅区108从金属氧化物半导体器件104延伸至少20微米。在这种情况下，衬底102的至少一个非掺杂硅区108中同样不存在p型阱或n型阱。
包含至少一个非掺杂硅区108的衬底102包括具有比非本征半导体(例如，p型半导体或n型半导体)的阻抗更高的阻抗的例如硅的半导体材料。因此，相较于具有围绕金属氧化物半导体器件104的p型阱或n型阱的天线开关，图1中公开的半导体器件100具有更高的衬底阻抗，使得金属氧化物半导体晶体管104的寄生损耗减少。这减少了通过衬底102的射频泄漏的量，继而提高天线开关100的插入损耗性能。
根据一个实验结果，具有围绕晶体管104的p型阱的传统天线开关引发1.65分贝的插入损耗。相比之下，具有围绕晶体管104的非掺杂硅的天线开关100将插入损耗减少到1.18分贝，也就是相较于传统天线开关提高了0.47分贝的插入损耗性能。
根据同一实验结果，传统天线开关引发-41分贝毫瓦(dBm)的二阶插入损耗。相比之下，天线开关100将二阶插入损耗减少到-45分贝毫瓦，也就是相较于传统天线开关提高了4分贝毫瓦的二阶插入损耗性能。
根据同一实验结果，传统天线开关引发-50分贝毫瓦的三阶插入损耗。相比之下，天线开关100将三阶插入损耗减少到-64分贝毫瓦，也就是相较于传统天线开关提高了14分贝毫瓦的三阶插入损耗性能。
根据同一实验结果，传统天线开关具有15.1分贝的隔离度(ISO)，而天线开关100具有14.8分贝的隔离度。隔离度是在天线开关中的所关注端口处检测到的无用信号的衰减程度。因此，相较于传统天线开关，天线开关100可在不大幅改变隔离度性能的情况下提高插入损耗性能。
图2示出根据本公开的一些实施例的被形成以充当天线开关的另一示范性半导体器件200的顶视图。如图2中所绘示，在此实例中的半导体器件200包含衬底202、金属氧化物半导体器件210(例如，延伸到衬底202中的晶体管)以及暴露在衬底202的表面上的接触垫224、接触垫225以及接触垫226。
在一个实施例中，衬底202包括区204、区205以及区206，所述多个区中的每一个具有环形形状。接触垫224、接触垫225以及接触垫226中的每一个对应于区204、区205以及区206中的一个且具有覆盖对应区的环形形状的一部分的点的形状。在一个实例中，接触垫224、接触垫225以及接触垫226中的每一个具有介于约0.1微米与2微米之间的宽度。也就是说，接触垫224、接触垫225以及接触垫226中的每一个可具有小于4平方微米的面积。接触垫224、接触垫225以及接触垫226可位于外部直径(outside diameter；OD)层、金属1(metal1；M1)层、n+多晶硅层和/或p+多晶硅层处。
如图2中所绘示，衬底202中的多个区包括：第一接触垫224所位于的p型阱区或n型阱区204、第二接触垫225所位于的深n型阱区205，以及第三接触垫226所位于的p型衬底区206。在一个实例中，从第一接触垫224到第二接触垫225的距离介于0.01微米与5微米之间。在另一实例中，从第二接触垫225到第三接触垫226的距离介于0.01微米与200微米之间。
在集成电路(integrated circuit；IC)中的耦合衬底是在衬底中的寄生电流因硅衬底中导电路径和电容路径的存在而在器件和/或电路之间建立电耦合的工艺。内连线(例如，导线、接触垫224、接触垫225以及接触垫226)与衬底之间的电容使通过内连线的信号延迟。在图2的实例中，通过衬底202流动到接地的电流可能导致电压降，这影响天线开关200的插入损耗性能。相较于具有环形形状接触垫的传统天线开关，具有点形的接触垫224、点形的接触垫225以及点形的接触垫226的天线开关200因点形接触垫相较于环形形状接触垫的更小面积而减少对衬底的寄生电容。因此，天线开关200将具有通过衬底202的更小射频泄漏且因此比具有环形形状接触垫的传统天线开关具有更好的插入损耗性能。
图3示出根据本公开的一些实施例的各被形成以充当天线开关的示范性半导体器件310以及示范性半导体器件320的顶视图。如图3中所绘示，在此实例中的天线开关310包含沿X方向并联连接的十个晶体管312。十个晶体管312中的每一个包括多个栅极指形件。在此实例中，十个晶体管312中的每一个具有带有24个栅极指形件的多指形件结构。十个晶体管312中的栅极指形件中的每一个具有沿与X方向正交的Y方向延伸的指形件宽度FW1 314。在此实例中，十个晶体管312中的栅极指形件中的每一个具有等于2微米的指形件宽度FW1。因此，十个晶体管312具有总栅极指形件宽度(Wg)，所述总栅极指形件宽度等于十个晶体管312的所有栅极指形件的所有指形件宽度的总和。也就是说，Wg是480微米＝2微米*24个指形件/晶体管*10个并联连接的晶体管。由于具有与具有指形件宽度W的每一指形件并联连接的N个指形件的晶体管具有NW的有效指形件宽度，所以Wg＝480微米是天线开关310的有效总指形件宽度。十个晶体管312具有沿X方向的总长度L1 316。
相比之下，在此实例中的天线开关320包含包括多个栅极指形件的一个晶体管322。晶体管322具有沿X方向的总长度L2 326。在此实例中，晶体管322具有带有240个栅极指形件的多指形件结构。晶体管322中的240个栅极指形件中的每一个具有沿与X方向正交的Y方向延伸的指形件宽度FW2 324。在此实例中，晶体管322中的栅极指形件中的每一个具有等于2微米的指形件宽度FW2。因此，晶体管322具有总栅极指形件宽度(Wg)，所述总栅极指形件宽度等于晶体管322的所有栅极指形件的所有指形件宽度的总和。也就是说，Wg是480微米＝2微米*240个指形件/晶体管*1个晶体管。由于具有与具有指形件宽度W的每一指形件并联连接的N个指形件的晶体管具有NW的有效指形件宽度，所以Wg＝480微米是天线开关320的有效总指形件宽度。因此，天线开关320与天线开关310具有相同的有效总栅极指形件宽度Wg。有效总栅极指形件宽度Wg往往基于设计需求来确定。
相较于天线开关310，天线开关320具有更小数目的晶体管(从10减少到1)但每个晶体管具有大量的指形件(从24增大到240)。也就是说，在不改变总栅极指形件宽度Wg且不改变设计需求的情况下最小化天线开关320中的晶体管的数目。在图3中的此实施例中，天线开关320中的晶体管的数目最小化到一。在另一实施例中，可减少晶体管的数目以去除至少两个相邻晶体管之间的间隔，但不最小化到一。
如图3中所绘示，天线开关310具有并联连接的相邻晶体管之间的间隔319。天线开关320最小化晶体管的数目以在不改变总栅极指形件宽度Wg的情况下尽可能地去除相邻晶体管之间的间隔319。以此方式，减少和最小化晶体管沿X方向的总长度。如图3中所绘示，十个晶体管312具有沿X方向的总长度316，而晶体管322具有沿X方向的总长度326。总长度326短于总长度316。
在一个实施例中，第一导线或电线(图3中未绘示)沿Y方向连接到十个晶体管312；而第二导线或电线(图3中未绘示)沿Y方向连接到晶体管322。由于第一导线和第二导线两者极薄，所以其沿X方向的厚度短于总长度L1 316和总长度L2 326。也就是说，在天线开关310和天线开关320两者中，连接到晶体管的界面的导线比界面薄，这可能导致寄生电容。通过最小化晶体管的数目和最小化晶体管的总长度，天线开关320具有相较于天线开关310的总长度L1 316更接近于连接导线的厚度的最小化总长度L2 326。因此，相较于未最小化并联连接的晶体管的数目或总长度的传统天线开关，具有最小化数目的晶体管和最小化总长度L2 326的天线开关320因连接导线与晶体管之间的更匹配的界面而减少连接导线与晶体管之间的寄生电容。因此，天线开关320将比传统天线开关具有更小的射频泄漏和更好的插入损耗性能。
根据一个实验结果，未最小化并联连接的晶体管的数目或总长度的天线开关310引发0.73分贝的插入损耗。相比之下，具有最小化数目的晶体管和最小化总长度的天线开关320将插入损耗减少到0.60分贝，也就是相较于天线开关310提高了0.13分贝的插入损耗性能。
根据同一实验结果，未最小化并联连接的晶体管的数目或总长度的天线开关310引发2.5分贝的隔离度，而具有最小化数目的晶体管和最小化总长度的天线开关320也具有2.5分贝的隔离度。隔离度是在天线开关中所关注的端口处检测到的无用信号的衰减程度。因此，相较于天线开关310，天线开关320可在不改变隔离度性能的情况下提高插入损耗性能。
虽然考虑到其中的散热器问题，通常将并联连接的多个晶体管用于低噪声放大器(low noise amplifier；LNA)和功率放大器(power amplifier；PA)，但是由于对天线开关来说散热器不是问题，所以天线开关不需要多晶体管结构。因此，通过最小化晶体管的数目和总长度，天线开关可实现更好的插入损耗性能和更紧凑的芯片面积两者。
图4示出根据本公开的一些实施例的被形成以充当天线开关的示范性半导体器件400的芯片部分的横截面视图。如图4中所绘示，半导体器件400包含衬底402、至少一个金属氧化物半导体器件404(例如，沿-Z方向延伸到衬底402中的晶体管)以及沿-Z方向延伸到衬底402中的至少一个隔离特征406。至少一个隔离特征406中的每一个沿X方向设置在两个相邻金属氧化物半导体器件104之间以隔离两个相邻金属氧化物半导体器件104。在一个实施例中，至少一个隔离特征406中的每一个包括浅沟槽隔离(STI)。
如图4中所绘示，半导体器件400包含堆叠在金属氧化物半导体晶体管404上(例如，堆叠在金属氧化物半导体晶体管404的源极侧和漏极侧上)的多个金属层410。多个金属层410并联连接到金属氧化物半导体晶体管404，而电流沿X方向经过金属氧化物半导体晶体管404。堆叠在金属氧化物半导体晶体管404上的金属层越多，越高百分比的输入信号可经过金属氧化物半导体晶体管404，也就是金属氧化物半导体晶体管404的顺向电压增益越大。换句话说，随着金属层410的数目增大，更大百分比的输入信号将经过金属氧化物半导体晶体管404，且仅更小百分比的输入信号可通过衬底402泄漏，这提高了半导体器件400的插入损耗性能。
在图4中绘示的实施例中，存在堆叠在金属氧化物半导体晶体管404上的八个厚金属层M1到金属层M8。八个金属层M1到金属层M8具有沿Z方向的总厚度412。在一个实例中，总厚度412是约6.5微米。根据各个实施例，堆叠在芯片部分中的金属氧化物半导体晶体管上的金属层的数量可介于四与二十之间。
根据一个实验结果，在芯片区中具有三个金属层的传统天线开关引发1.69分贝的插入损耗。相比之下，相较于传统天线开关，在芯片区中具有八个金属层的天线开关400将插入损耗减少到1.54分贝，也就是提高了0.15分贝或约10％的插入损耗性能。
根据同一实验结果，传统天线开关具有14.9分贝的隔离度，而天线开关400具有14.6分贝的隔离度。隔离度是在天线开关中所关注的端口处检测到的无用信号的衰减程度。因此，相较于传统天线开关，天线开关400可在不大幅改变隔离度性能的情况下提高插入损耗性能。
在天线开关的封装区中堆叠更多金属层也是有帮助的。图5示出根据本公开的一些实施例的被形成以充当天线开关的示范性半导体器件500的芯片部分和封装部分两者的横截面视图。如图5中所绘示，半导体器件500包含芯片部分501和设置在芯片部分501上的封装部分502。在此实例中的芯片部分501包括如图4中所绘示的半导体器件400的所有组件，以及沿Z方向设置在金属层410的顶部上的重布线层(redistribution layer；RDL)512。
如图5中所绘示，半导体器件500的封装部分502包含堆叠在重布线层512上方的多个金属层520。多个金属层520并联连接到金属层410，且因此也并联连接到金属氧化物半导体晶体管404，而电流沿X方向经过金属氧化物半导体晶体管404。堆叠在封装部分502中的金属层越多，越高百分比的输入信号可经过金属氧化物半导体晶体管404，也就是金属氧化物半导体晶体管404的顺向电压增益越大。换句话说，随着金属层520的数目增大，更大百分比的输入信号将经过金属氧化物半导体晶体管404，且仅更小百分比的输入信号可通过衬底402泄漏，这提高了半导体器件500的插入损耗性能。
在图5所绘示的实施例中，存在堆叠在封装部分502中的六个厚金属层。根据各个实施例，堆叠在封装部分502中的金属层的数量可介于四与二十之间。
图6绘示示出根据本公开的一些实施例的用于形成充当天线开关的半导体器件的示范性方法600的流程图。在操作602处，形成本征衬底。本征衬底包括多个区，所述多个区中的每一个具有环形形状。在操作604处，形成延伸到本征衬底中的金属氧化物半导体器件。在操作606处，形成延伸到本征衬底中的至少一个浅沟槽隔离。在操作608处，在给定晶体管的相同总指形件宽度的衬底上形成并联连接的最小化数目的晶体管。在操作610处，电线或线路连接到最小化数目的晶体管，所述晶体管的总长度在最小化之后更接近于电线的厚度。在操作612处，在衬底的表面上形成多个接触垫。多个接触垫中的每一个对应于多个区中的一个且覆盖这个区的一部分，例如环形形状区的点形部分。在操作614处，在半导体器件的芯片部分中的金属氧化物半导体器件上形成至少四个金属层。在操作616处，在半导体器件的封装部分中形成至少一个金属层。图6中所绘示的步骤的次序可根据本公开的不同实施例而改变。
在实施例中，公开一种被形成以充当天线开关的半导体器件。半导体器件包含：衬底、介电层以及多晶硅区。衬底包含：本征衬底；金属氧化物半导体器件，延伸到本征衬底中；以及至少一个隔离特征，延伸到本征衬底中且与本征衬底接触。至少一个隔离特征设置为邻近于金属氧化物半导体器件。在一实施例中，其中至少一个隔离特征包括浅沟槽隔离。在一实施例中，其中本征衬底包括具有比非本征半导体的阻抗更高的阻抗的材料。在一实施例中，其中本征衬底包括从金属氧化物半导体器件延伸至少20微米的非掺杂硅。
在另一实施例中，公开一种被形成以充当天线开关的半导体器件。半导体结构包含：衬底，包括多个区，所述多个区中的每一个具有环形形状；金属氧化物半导体器件，延伸到衬底中；以及多个接触垫，暴露在衬底的表面上。多个接触垫中的每一个对应于多个区中的一个且具有覆盖对应区的环形形状的一部分的形状。在一实施例中，其中多个接触垫中的每一个具有小于4平方微米的面积。在一实施例中，其中多个区包括以下中的至少一个：对应于第一接触垫的p型阱区、对应于第二接触垫的深n型阱区以及对应于第三接触垫的p型衬底区。在一实施例中，其中从第一接触垫到第二接触垫的距离介于0.01微米与5微米之间。在一实施例中，其中从第二接触垫到第三接触垫的距离介于0.01微米与200微米之间。
在又一实施例中，公开一种被形成以充当天线开关的半导体器件。半导体器件包含第一数目个至少一个晶体管，当第一数目大于一时沿第一方向并联连接。至少一个晶体管中的每一个包括多个栅极指状件。多个栅极指形件中的每一个具有沿与第一方向正交的第二方向延伸的指形件宽度。至少一个晶体管具有总指形件宽度，所述总指形件宽度等于至少一个晶体管的所有栅极指形件的所有指形件宽度的总和。减少第一数目以去除被给定相同总指形件宽度的至少两个相邻的晶体管之间的间隔。在一实施例中，其中将第一数目最小化到一以去除每两个相邻的晶体管之间的间隔。在一实施例中，进一步包括沿第二方向连接到至少一个晶体管的电线。在一实施例中，其中至少一个晶体管沿第一方向的总长度在第一数目减少之后更接近于电线的厚度。在一实施例中，其中随着至少一个晶体管的总长度变得更接近于电线的厚度，半导体器件的插入损耗更小。在一实施例中，其中多个栅极指形件中的每一个具有2微米的指形件宽度。
在再一实施例中，公开一种被形成以充当天线开关的半导体器件。半导体器件包含：衬底；金属氧化物半导体器件，延伸到衬底中；至少一个隔离特征，延伸到衬底中且设置为邻近于金属氧化物半导体器件；以及至少四个金属层，设置在半导体器件的芯片部分中的金属氧化物半导体器件上。在一实施例中，其中至少四个金属层的数量介于四与二十之间。在一实施例中，其中随着至少四个金属层的数量变得更大，半导体器件的插入损耗更小。在一实施例中，进一步包括在半导体器件的封装部分中形成的至少一个金属层。在一实施例中，其中随着至少一个金属层的数量变得更大，半导体器件的插入损耗更小。
前文概述若干实施例的特征以使本领域的普通技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，其可以易于使用本公开作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或获得相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，这种等效构造并不脱离本公开的精神和范围，且本领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种被形成以充当天线开关的半导体器件，包括：
本征衬底；
金属氧化物半导体器件，延伸到所述本征衬底中；以及
至少一个隔离特征，延伸到所述本征衬底中且与所述本征衬底接触，
其中所述至少一个隔离特征设置为邻近于所述金属氧化物半导体器件。
2.根据权利要求1所述的被形成以充当天线开关的半导体器件，其中所述本征衬底包括具有比非本征半导体的阻抗更高的阻抗的材料。
3.一种被形成以充当天线开关的半导体器件，包括：
衬底，包括多个区，所述多个区中的每一个具有环形形状；
金属氧化物半导体器件，延伸到所述衬底中；以及
多个接触垫，暴露在所述衬底的表面上，其中所述多个接触垫中的每一个对应于所述多个区中的一个且具有覆盖对应的所述区的所述环形形状的一部分的形状。
4.根据权利要求3所述的被形成以充当天线开关的半导体器件，其中所述多个区包括以下中的至少一个：对应于第一接触垫的p型阱区、对应于第二接触垫的深n型阱区以及对应于第三接触垫的p型衬底区。
5.一种被形成以充当天线开关的半导体器件，包括：
第一数目个至少一个晶体管，当所述第一数目大于一时沿第一方向并联连接，其中：
所述至少一个晶体管中的每一个包括多个栅极指形件；
所述多个栅极指形件中的每一个具有沿与所述第一方向正交的第二方向延伸的指形件宽度；
所述至少一个晶体管具有总指形件宽度，所述总指形件宽度等于所述至少一个晶体管的所有所述栅极指形件的所有所述指形件宽度的总和；且
减少所述第一数目以去除被给定相同总指形件宽度的至少两个相邻的所述晶体管之间的间隔。
6.根据权利要求5所述的被形成以充当天线开关的半导体器件，其中将所述第一数目最小化到一以去除每两个相邻的所述晶体管之间的间隔。
7.根据权利要求5所述的被形成以充当天线开关的半导体器件，其中进一步包括：
电线，沿所述第二方向连接到所述至少一个晶体管。
8.一种被形成以充当天线开关的半导体器件，其中包括：
衬底；
金属氧化物半导体器件，延伸到所述衬底中；
至少一个隔离特征，延伸到所述衬底中且设置为邻近于所述金属氧化物半导体器件；以及
至少四个金属层，设置在所述半导体器件的芯片部分中的所述金属氧化物半导体器件上。
9.根据权利要求8所述的被形成以充当天线开关的半导体器件，其中所述至少四个金属层的数量介于四与二十之间。
10.根据权利要求8所述的被形成以充当天线开关的半导体器件，其中进一步包括：
至少一个金属层，在所述半导体器件的封装部分中形成。
CN201910248683.5A 2018-03-29 2019-03-29 被形成以充当天线开关的半导体器件 Active CN110323220B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862649967P 2018-03-29 2018-03-29
US62/649,967 2018-03-29
US16/364,439 2019-03-26
US16/364,439 US10861804B2 (en) 2018-03-29 2019-03-26 Devices and methods for enhancing insertion loss performance of an antenna switch

Publications (2)

Publication Number Publication Date
CN110323220A true CN110323220A (zh) 2019-10-11
CN110323220B CN110323220B (zh) 2022-04-22

Family

ID=68055551

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910248683.5A Active CN110323220B (zh) 2018-03-29 2019-03-29 被形成以充当天线开关的半导体器件

Country Status (3)

Country Link
US (4) US10861804B2 (zh)
CN (1) CN110323220B (zh)
TW (1) TWI725404B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861804B2 (en) * 2018-03-29 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods for enhancing insertion loss performance of an antenna switch
DE102020113596A1 (de) 2019-07-12 2021-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung für einen verlustarmen antennenschalter
US11380680B2 (en) 2019-07-12 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device for a low-loss antenna switch
US11533629B2 (en) * 2020-04-21 2022-12-20 Charter Communications Operating, Llc Scheduled amplifier wireless base station apparatus and methods
US11438769B2 (en) 2020-04-28 2022-09-06 Charter Communications Operating, Llc Apparatus and methods for spatial and operational differentiation and optimization in a wireless system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090278207A1 (en) * 2008-05-07 2009-11-12 David Ross Greenberg Electromigration-Complaint High Performance FET Layout
CN102379037A (zh) * 2009-03-30 2012-03-14 米辑电子股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片
CN103426915A (zh) * 2012-05-16 2013-12-04 台湾积体电路制造股份有限公司 具有自对准互连件的半导体器件
CN103594496A (zh) * 2012-08-16 2014-02-19 中国科学院微电子研究所 半导体器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825078B1 (en) * 2003-05-23 2004-11-30 Taiwan Semiconductor Manufacturing Company Single poly-Si process for DRAM by deep N well (NW) plate
US8877616B2 (en) * 2008-09-08 2014-11-04 Luxtera, Inc. Method and system for monolithic integration of photonics and electronics in CMOS processes
US8912070B2 (en) * 2012-08-16 2014-12-16 The Institute of Microelectronics Chinese Academy of Science Method for manufacturing semiconductor device
US9318487B2 (en) * 2013-07-09 2016-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. High performance power cell for RF power amplifier
WO2015057171A1 (en) * 2013-10-18 2015-04-23 Agency For Science, Technology And Research Semiconductor device fabrication
US9842903B2 (en) * 2014-10-20 2017-12-12 Globalfoundries Singapore Pte. Ltd. Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
US9673275B2 (en) 2015-10-22 2017-06-06 Qualcomm Incorporated Isolated complementary metal-oxide semiconductor (CMOS) devices for radio-frequency (RF) circuits
US10861804B2 (en) * 2018-03-29 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods for enhancing insertion loss performance of an antenna switch

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090278207A1 (en) * 2008-05-07 2009-11-12 David Ross Greenberg Electromigration-Complaint High Performance FET Layout
CN102379037A (zh) * 2009-03-30 2012-03-14 米辑电子股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片
CN103426915A (zh) * 2012-05-16 2013-12-04 台湾积体电路制造股份有限公司 具有自对准互连件的半导体器件
CN103594496A (zh) * 2012-08-16 2014-02-19 中国科学院微电子研究所 半导体器件及其制造方法

Also Published As

Publication number Publication date
US20210091018A1 (en) 2021-03-25
US20190304937A1 (en) 2019-10-03
TW201943078A (zh) 2019-11-01
TWI725404B (zh) 2021-04-21
US11855012B2 (en) 2023-12-26
CN110323220B (zh) 2022-04-22
US20240071961A1 (en) 2024-02-29
US11335654B2 (en) 2022-05-17
US20220230974A1 (en) 2022-07-21
US10861804B2 (en) 2020-12-08

Similar Documents

Publication Publication Date Title
CN110323220A (zh) 被形成以充当天线开关的半导体器件
US10211167B2 (en) Methods of making integrated circuit assembly with faraday cage and including a conductive ring
CN107924938B (zh) 高性能射频开关
JP5048230B2 (ja) 半導体装置およびその製造方法
JP4322414B2 (ja) 半導体装置
CN113491071B (zh) 单片多本征区二极管开关
CN113972280A (zh) 场效应晶体管
WO2002041402A2 (en) Discrete and packaged power devices for radio frequency (rf) applications and methods of forming same
TW200945773A (en) Applying trenched transient voltage suppressor (TVS) technology for distributed low pass filters
JP2007531281A (ja) 混合信号についての基板クロストークを低減する技術及びｒｆ回路設計
US20100140814A1 (en) Rf device and method with trench under bond pad feature
CN110313066A (zh) 用于最小化串扰的集成电路连接布置
CN108172621A (zh) Ldmos晶体管及其制造方法
CN110337724A (zh) 用于集成的横向扩散场效应晶体管的连接布置
CN108028224B (zh) 半导体装置以及半导体装置的制造方法
EP3245670B1 (en) Integrated circuit assembly with faraday cage
US9472497B2 (en) Semiconductor device
CN110943056A (zh) 具有散热结构的高电阻晶片及其制作方法
CN107534063B (zh) 一种低损耗耦合电容器的装置和方法
JP2007115895A (ja) 化合物半導体スイッチ回路装置
US8605396B2 (en) ESD protection devices and methods for forming ESD protection devices
JP2002368193A (ja) 化合物半導体スイッチ回路装置
US20220359706A1 (en) Semiconductor device and method of manufacturing semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant