CN108028224B - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

本发明提供了一种其中抑制了信号失真的发生的半导体装置以及半导体装置的制造方法。所述半导体装置设有：晶体管区域，其设有场效应晶体管；和配线区域，其设有与所述场效应晶体管电气连接的金属层。所述配线区域设有：设置在所述金属层和基板之间的绝缘层，和设置在所述金属层下方的绝缘层中并具有比所述绝缘层低的介电常数的低介电常数层。

Description

半导体装置以及半导体装置的制造方法
技术领域
本公开涉及半导体装置以及半导体装置的制造方法。
背景技术
例如，场效应晶体管(FET)用作射频器件的开关元件。射频开关(RF-SW)是将射频(RF)的发送和接收切换为接通或断开的开关，并主要用于诸如移动电话等移动通信终端的前端。
这里，在场效应晶体管用于射频开关的情况下，场效应晶体管需要降低通过的射频信号的损失，并且不能生成通过的射频信号以外的信号(即，不能引起信号的失真)。
例如，下面的专利文献1公开了这样的一种技术，其中在场效应晶体管的栅极周围形成空隙，由此减小了栅极和接触插塞之间的寄生电容并且降低了通过的射频信号的损失。
[引用文献列表]
[专利文献]
专利文献1：JP 2002-359369A
发明内容
[技术问题]
然而，在专利文献1所公开的技术中，难以在通过场效应晶体管的信号中抑制输入或输出信号以外的信号(即，信号的失真)的产生。
因此，本公开提出了一种可以抑制输入或输出信号以外的信号的产生的新型改进的半导体装置以及半导体装置的制造方法。
[解决问题的技术方案]
根据本公开，提供了一种半导体装置，包括：晶体管区域，其中设有场效应晶体管；和配线区域，其中设有与所述场效应晶体管电气连接的金属层。所述配线区域包括设置在所述金属层和基板之间的绝缘层，和设置在所述金属层下方的绝缘层中并具有比所述绝缘层低的介电常数的低介电常数层。
另外，根据本公开，提供了一种半导体装置的制造方法，包括：在晶体管区域中形成场效应晶体管的步骤；用绝缘层填充其中待设置将要与所述场效应晶体管电气连接的金属层的配线区域和所述晶体管区域的步骤；在所述绝缘层中形成具有比所述绝缘层低的介电常数的低介电常数层的步骤；和在所述低介电常数层上形成所述金属层的步骤。
根据本公开，可以减小半导体装置中的在配线和电极中的至少一个与基板之间产生的非线性寄生电容。由此，可以降低半导体装置的输入或输出信号中的非线性。
[发明的有益效果]
如上所述，根据本公开，可以抑制输入或输出信号以外的信号的产生。
需要指出的是，上述效果不必须是限制性的。利用或代替上述效果，可以实现本说明书中描述的效果中的任何一种效果或可以从本说明书中掌握的其他效果。
附图说明
图1是示出了根据本公开实施方案的包括半导体装置的射频开关的构成的概念图。
图2是示出了根据本公开实施方案的包括半导体装置的射频开关的构成的概念图。
图3是图2所示的SPST开关的等效电路的电路图。
图4是当SPST开关接通时的等效电路的电路图。
图5是当SPST开关断开时的等效电路的电路图。
图6是说明谐波失真和互调失真的说明图。
图7是说明适用于3G规格和2G规格中的每一个的适用于多频带的开关元件的概念图。
图8是示出了根据本公开实施方案的半导体装置的整体构成的平面图。
图9是示出了根据本实施方案的半导体装置的断面结构的层叠方向的断面图。
图10是说明半导体装置中的非线性电容的说明图。
图11是根据第一结构例的半导体装置的层叠方向的断面图。
图12A是示出了第一结构例的低介电常数层的平面配置的例子的平面图。
图12B是示出了第一结构例的低介电常数层的平面配置的例子的平面图。
图13是根据第二结构例的半导体装置10的层叠方向的断面图。
图14A是示出了第二结构例的低介电常数层的配置的例子的平面图。
图14B是示出了第二结构例的低介电常数层的配置的例子的平面图。
图15是根据第三结构例的半导体装置的层叠方向的断面图。
图16是根据第四结构例的半导体装置的层叠方向的断面图。
图17是根据第五结构例的半导体装置的层叠方向的断面图。
图18是根据第六结构例的半导体装置的层叠方向的断面图。
图19是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图20是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图21是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图22是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图23是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图24是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图25是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图26是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图27是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图28是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图29是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图30是示出了根据本实施方案的半导体装置的制造过程的层叠方向的断面图。
图31是示出了作为根据本实施方案的半导体装置的适用例的无线通信装置的例子的框图。
具体实施方式
在下文中，参照附图对本公开的优选实施方案进行详细地说明。需要指出的是，在本说明书和附图中，具有基本相同的功能和结构的结构要素用相同的附图标记表示，并且省略这些结构要素的重复说明。
需要指出的是，说明按照以下顺序进行。
0.技术背景
1.半导体装置的构成
1.1.第一结构例
1.2.第二结构例
1.3.第三结构例
1.4.第四结构例
1.5.第五结构例
1.6.第六结构例
2.半导体装置的制造方法
3.适用例
<0.技术背景>
首先，参照图1～7对本公开的技术背景进行说明。图1和图2是示出了根据本公开实施方案的其中每一个都包括半导体装置的射频开关的构成的概念图。
图1和图2中所示的每个射频开关都可以用于诸如移动电话等个人数字助理的前端。基于用于输入或输出的端口的数量，射频开关分类成诸如单极单通(SPST)、单极双通(SPDT)、SP3T和SPNT(N是自然数)等各种构成。
图1示出了单极十通(SP10T)开关的构成例。如图1所示，SP10T开关1包括与天线ANT连接的一个极和十个接点。此外，图2示出了单极单通(SPST)开关的构成例。如图2所示，SPST开关1A包括与天线ANT连接的一个极和可以切换其接通或断开的一个接点。
需要指出的是，虽然射频开关1可以采取各种构成，但是可以通过组合图2所示的SPST开关1A的基本电路构成来制作任意构成的射频开关。
图3是图2所示的SPST开关1A的等效电路的电路图。如图3所示，SPST开关1A例如包括与天线ANT连接的第一端口Port1、第二端口Port2、第一开关元件FET1和第二开关元件FET2。需要指出的是，第一开关元件FET1设置在第一端口Port1和接地处之间，第二开关元件FET2设置在第一端口Port1和第二端口Port2之间。
SPST开关1A的接通和断开通过经由电阻分别施加到第一开关元件FET1和第二开关元件FET2的栅极的控制电压Vc1和Vc2来控制。
当SPST开关1接通或断开时的等效电路可以使用每单位长度的场效应晶体管的电阻值Ron(Ω·mm)、每单位长度的场效应晶体管的电容值Coff(fF/mm)以及栅极宽度Wg1和Wg2(mm)表示为图4和图5。图4是当SPST开关1A接通时的等效电路的电路图，图5是当SPST开关1A断开时的等效电路的电路图。
也就是说，在SPST开关1A处于接通状态的情况下，如图4所示，第二开关元件FET2处于导通状态，并且第一开关元件FET1处于非导通状态。另一方面，在SPST开关1A处于断开状态的情况下，如图5所示，第一开关元件FET1处于导通状态，并且第二开关元件FET2处于非导通状态。
参照图4和图5，第一开关元件FET1和第二开关元件FET2的接通电阻可以分别表示为Ron/Wg1和Ron/Wg2。此外，第一开关元件FET1和第二开关元件FET2的断开电容可以分别表示为Coff*Wg1和Coff*Wg2。也就是说，接通电阻与栅极宽度Wg1和Wg2成反比，并且断开电容与栅极宽度Wg1和Wg2成比例。
这里，在射频开关中，要求不生成通过的射频信号以外的信号(即，不能引起信号的失真)。特别地，需要抑制称为谐波失真和互调失真的信号的失真。
现在，参照图6对谐波失真和互调失真进行说明。图6是说明谐波失真和互调失真的说明图。
在理想的射频开关中，针对频率为f1的输入信号，输出频率为f1的输出信号。然而，在实际的射频开关中，场效应晶体管的接通电阻和断开电容具有非线性；因此，如图6的(A)所示，在输出信号中生成诸如f2和f3等信号的失真。
具体地，如图6的(A)所示，在特定频率为f1的信号通过非线性电路的情况下，在输出信号中，除了频率为f1的基本信号之外，还包括具有N倍频率fn(＝Nf1)(N为2以上的自然数)的第N谐波失真。特别地，要求在谐波失真中，抑制具有两倍频率f2(＝2f1)的第二谐波失真和具有三倍频率f3(＝3f1)的第三谐波失真，原因是它们对通信设备的发送和接收信号产生巨大影响。
此外，如图6的(B)所示，在频率为f1和f2的两个输入信号通过非线性电路并且生成频率为2f1和2f2的两个第二次谐波的情况下，由于第二次谐波和输入波之间的互调而生成频率为2f1-f2和2f2-f1的三阶互调失真(IM3)。类似地，由于第三次谐波和第二次谐波之间的互调而生成频率为3f1-2f2和3f2-2f1的五阶互调失真(IM5)。
使用数学公式更详细地说明互调失真的发生。例如，如下式1所示，来自非线性电路的输出信号可以通过泰勒展开(Taylor expansion)表示为作为线性项的零阶和一阶的项以及作为非线性项的二阶和后续阶的项的总和。
[数学式1]
[式1]
V0＝f(Vi)＝a0+a1Vi+a2Vi 2+a3Vi 3+…
这里，如果由下式2表示的两个输入信号V1和V2用V0代替，则给出下式3。
[数学式2]
[式2]
V1＝E1 cosω1t
V2＝E2 cosω2t
[数学式3]
[式3]
Figure BDA0001597717320000081
如式3所示，可以看出，在来自非线性电路的输出信号V0中包括输入信号V1或V2中未包括的频率为2ω1-ω2和2ω2-ω1的信号。也就是说，频率为2ω1-ω2和2ω2-ω1的这些信号对应于上述的三阶互调失真。类似地，假设输入信号的谐波失真也产生了五阶互调失真。因此，可以看出，在非线性电路中，在电路内部产生具有原本不包括在输入信号中的频率的信号。
为了抑制由非线性电路产生的这种谐波失真和互调失真的影响，例如，提出了使用使输出信号的频率以外的频率衰减的滤波器(例如，带通滤波器等)。然而，在这种方法中，难以充分抑制谐波失真和互调失真对输出信号的影响。
现在，参照图7对以上内容进行具体说明。图7是说明适用于3G规格和2G规格中的每一个的适用于多频带的开关元件的概念图。
如图7所示，开关元件1B在接收接收信号Rx1并发送发送信号Tx1的3G规格(例如，W-CDMA(注册商标)等)的电路和接收接收信号Rx2并发送发送信号Tx2的2G规格(例如，GSM(注册商标)等)的电路之间进行切换。在2G规格的电路中，发送和接收信号由另一个开关元件7分拣；在3G规格的电路中，发送和接收信号由仅允许发送和接收信号的频带通过的双工器5分拣。
例如，假定双工器5允许1950MHz作为发送信号的频率通过并且允许2140MHz作为接收信号的频率通过的情况。这里，在1950MHz的发送信号和1760MHz的干扰信号同时进入开关元件1B的情况下，接近接收信号的频率为2140MHz(＝2×1950-1760)的信号被生成为三阶互调失真。这种三阶互调失真通过双工器5，因此成为接收信号的噪声源。
特别地，3G规格的电路一直处于接通状态，这与由开关元件7切换接通和断开的2G规格的电路不同。因此，在产生频率类似于发送或接收信号的频率的互调失真的情况下，所产生的互调失真通过3G规格的电路中的双工器5，并流入发送或接收电路。
因此，即使在使用使具有指定频带以外的频率的信号衰减的滤波器的情况下，也难以充分抑制谐波失真和互调失真的影响。因此，期望具有非线性的开关元件，其中不太可能发生谐波失真和互调失真。
根据本公开实施方案的半导体装置可以通过减小在配线和电极中的至少一个与基板之间产生的非线性寄生电容来降低半导体装置中的非线性。由此，根据本实施方案的半导体装置可以抑制输出信号中的谐波失真和互调失真的发生。
<1.半导体装置的构成>
接着，参照图8和图9对根据本公开实施方案的半导体装置的结构进行说明。图8是示出了根据本实施方案的半导体装置的整体构成的平面图。
如图8所示，根据本实施方案的半导体装置10例如包括射频器件用场效应晶体管，其包括在SPST开关1A的第一开关元件FET1或第二开关元件FET2中。此外，包括在半导体装置10中的场效应晶体管包括栅极20、源极30S和漏极30D。
栅极20包括在相同方向(例如，Y方向)上延伸的多个指状部201和连结多个指状部201的连结部202，并具有所谓的多指状结构。对于用于逻辑电路等的场效应晶体管，为了降低场效应晶体管的损耗，可以将栅极20的栅极宽度Wg设定为大至大约几百微米～几毫米，并且指状部201的长度(指状长度)L21可以是几十微米。此外，连结部202与栅极接点(未示出)连接。
需要指出的是，在下文中，通过将栅极20的指状部201的延伸方向取为Y方向、将连结部202的纵向方向取为X方向、将正交于上述两个方向的方向(层叠方向)取为Z方向来进行说明。
与栅极20类似，源极30S包括在相同方向(例如，Y方向)上延伸的多个指状部301S以及连结多个指状部301S的连结部302S。此外，连结部302S与源极接点(未示出)连接。
与栅极20类似，漏极30D包括在相同方向(例如，Y方向)上延伸的多个指状部301D和连结多个指状部301D的连结部302D。此外，连结部302D与漏极接点(未示出)连接。
这里，栅极20的指状部201、源极30S的指状部301S和漏极30D的指状部301D配置在有源区域AA的内侧。此外，源极30S的指状部301S和漏极30D的指状部301D交替地配置在栅极20的指状部201之间。另一方面，栅极20的连结部202、源极30S的连结部302S和漏极30D的连结部302D配置在有源区域AA外侧的元件隔离区域中。
图9是示出了根据本公开实施方案的半导体装置的断面结构的层叠方向的断面图。如图9所示，根据本实施方案的半导体装置10例如包括场效应晶体管和与场效应晶体管的栅极、源极和漏极中的至少一个电气连接的金属层。具体地，半导体装置10包括栅极20、半导体层50、接触插塞60S和60D、源极30S、漏极30D、金属层32和33以及低介电常数层71,72和73。
栅极20经由栅极氧化膜23设置在半导体层50上。栅极20的厚度例如为150nm～200nm，并且可以包含多晶硅等。栅极氧化膜23的厚度例如为5nm～10nm，并且可以包含氧化硅(SiO2)。
例如，半导体层50可以包含硅(Si)。在栅极20的两侧上的半导体层50中形成有包含n型(n+)硅的源极区域50S和漏极区域50D。
此外，在与接触插塞60S和60D接触的源极区域50S和漏极区域50D的表面上形成有用于连接接触插塞60S和60D的包含高浓度n型(n++)硅或硅化物的低电阻区域51S和51D。此外，在源极区域50S和栅极20之间以及漏极区域50D和栅极20之间的半导体层50中形成有包含低浓度n型(n-)硅的延伸区域52S和52D。
此外，在源极区域50S和漏极区域50D外侧的半导体层50中形成有元件隔离层56。元件隔离层56例如可以包含氧化硅(SiO2)等。
例如，半导体层50经由埋入式氧化膜54形成在支撑基板53上。支撑基板53、埋入式氧化膜54和半导体层50可以形成绝缘体上硅(SOI)基板55。支撑基板53例如可以是高电阻硅基板，并且埋入式氧化膜54例如可以包含SiO2。
接触插塞60S和60D与形成在源极区域50S和漏极区域50D中的低电阻区域51S和51D连接。例如，每个接触插塞60S和60D可以具有从低电阻区域51S和51D侧的钛(Ti)层、氮化钛(TiN)层和钨(W)层的层叠结构(未示出)。钛层可以降低接触插塞60S和60D与下面的低电阻区域51S和51D之间的接触电阻，并且氮化钛层可以抑制设置在氮化钛层上侧的钨层到硅的扩散。
源极30S和漏极30D形成为层叠在接触插塞60S和接触插塞60D上。需要指出的是，源极30S和漏极30D可以称为第一金属M1。源极30S和漏极30D(第一金属M1)中的每一个的厚度例如为500nm～1000nm，并且可以包含铝(Al)。
第一绝缘层81、第二绝缘层82、第三绝缘层83、第四绝缘层84、第五绝缘层85、第六绝缘层86和第七绝缘层87保护半导体装置10的各个构成，并确保各构成之间的绝缘。第一绝缘层81、第二绝缘层82、第三绝缘层83、第四绝缘层84、第五绝缘层85、第六绝缘层86和第七绝缘层87例如可以包含SiO2。需要指出的是，在下文中，也可以将第三绝缘层83和第四绝缘层84统称为层间绝缘层80。
这里，第二绝缘层82包含具有与第三绝缘层83和第四绝缘层84不同的蚀刻速率的材料。这是为了当形成后述的低介电常数层71,72和73时防止蚀刻过度地进行。例如，在第三绝缘层83和第四绝缘层84包含SiO2的情况下，第二绝缘层82可以包含氮化硅(Si3N4等)。
低介电常数层71,72和73中的每一个是具有比第三绝缘层83、第四绝缘层84和第五绝缘层85低的介电常数的层。具体地，低介电常数层71,72和73中的每一个可以是空隙。此外，低介电常数层71,72和73中的每一个可以是包含具有比第三绝缘层83、第四绝缘层84和第五绝缘层85低的介电常数的材料的层。低介电常数层71形成在半导体层50的平面内的XY方向上的源极30S与漏极30D之间的区域中。此外，低介电常数层72和73分别形成在Z方向(层叠方向)上的金属层32和33下方的区域中。由此，半导体装置10可以减小非线性寄生电容，从而可以降低半导体装置10的非线性。
在第三绝缘层83、第四绝缘层84和第五绝缘层85包含SiO2(相对介电常数为4.1)的情况下，可以形成低介电常数层71,72和73的材料的例子包括其中Si-CH3被引入到SiO2系材料的SiOC(相对介电常数例如为2.5)、无机或有机旋涂玻璃(SOG)(相对介电常数例如为小于或等于3)等。
例如，金属层32和33中的每一个是与场效应晶体管的栅极20、源极30S或漏极30D电气连接的配线层和焊盘电极中的至少一个。取决于它们所形成的位置，金属层32和33可以从下方起称为第二金属和第三金属。在图9中，金属层32对应于第二金属，金属层33对应于第三金属。金属层32和33例如可以包含铝(Al)。
需要指出的是，虽然在上面说明了其中半导体装置10的SOI基板55的支撑基板53是高电阻硅基板的情况，但是根据本公开的技术不限于上述情况。例如，在半导体装置10中，支撑基板53可以形成在包含蓝宝石的基板(所谓的蓝宝石上硅(SOS)基板)上。由于蓝宝石基板具有绝缘性能，所以在SOS基板上形成的场效应晶体管可以获得与基于诸如GaAs等化合物的场效应晶体管的特性接近的特性。此外，根据本实施方案的半导体装置10可以形成在SOI基板或SOS基板以外的块状基板上。
现在，参照图10对上述半导体装置10中非线性的降低进行说明。图10是说明半导体装置10中的非线性电容的说明图。
如图10所示，在半导体装置10中，包括在SOI基板55中的支撑基板53和埋入式氧化膜54之间的界面因埋入式氧化膜54的缺陷而带正电。因此，支撑基板53内的电子被吸引到支撑基板53和埋入式氧化膜54之间的界面，并且一些电子被捕获在埋入式氧化膜54的缺陷中。
这里，在RF信号已经穿过位于SOI基板55的上侧的每个金属层32和33的情况下，埋入式氧化膜54的缺陷重复捕获并释放所捕获的电子。在这种情况下，支撑基板53与金属层32和33之间的寄生电容波动，从而在电容中出现非线性。
降低这种非线性的可行措施是减小支撑基板53与金属层32和33之间的寄生电容，并因此降低非线性电容的绝对值。在根据本实施方案的半导体装置10中，位于支撑基板53与金属层32和33之间的绝缘层的一部分(即，层间绝缘层80和第五绝缘层85)被替换为具有低介电常数的低介电常数层72和73；由此，降低了支撑基板53与金属层32和33之间的寄生电容的绝对值，并且降低了非线性。
在下文中，参照图11～18对根据本实施方案的半导体装置10中的低介电常数层72和73的具体配置进行说明，其中针对第一至第六结构例分别进行说明。
(1.1.第一结构例)
首先，参照图11～12B对根据本实施方案的半导体装置10的第一结构例进行说明。图11是根据第一结构例的半导体装置10的层叠方向的断面图，图12A和图12B是示出了第一结构例的低介电常数层的平面配置的例子的平面图。
如图11所示，多个低介电常数层72可以形成在金属层32的下方。例如，在当观察支撑基板53的平面图时金属层32的整个投影区域中形成有一个低介电常数层72的情况下，可以降低半导体装置10的强度。特别地，在低介电常数层72为空隙的情况下，半导体装置10的强度降低的可能性很高。因此，通过在金属层32的下方分别形成多个低介电常数层72，金属层32可以由相邻的各低介电常数层72之间的层间绝缘层80支撑。由此，可以在维持半导体装置10的强度的同时减小金属层32和支撑基板53之间的电容。
这里，如图12A所示，低介电常数层72的平面配置可以是条纹状。需要指出的是，低介电常数层72的延伸方向可以是平行于金属层32的配线方向的方向，或者可以是垂直于金属层32的配线方向的方向。然而，为了提高半导体装置10的强度，低介电常数层72的延伸长度优选较短。因此，低介电常数层72的延伸方向优选是垂直于金属层32的配线方向的方向。
此外，如图12B所示，低介电常数层72的平面配置可以是交错状。在这种情况下，低介电常数层72的延伸长度缩短，并且低介电常数层72配置成分散在整个金属层32上；因此，可以在维持所形成的低介电常数层72的体积的同时提高半导体装置10的强度。此外，通过缩短低介电常数层72的延伸长度，可以防止电场绕过低介电常数层72。
(1.2.第二结构例)
接着，参照图13～14B对根据本实施方案的半导体装置10的第二结构例进行说明。图13是根据第二结构例的半导体装置10的层叠方向的断面图，图14A和图14B是示出了第二结构例的低介电常数层的配置的例子的平面图。
如图13所示，可以分开形成多个低介电常数层72A和72B。具体地，在元件隔离层56上形成有第一绝缘层81、第二绝缘层82A、层间绝缘层80A和第五绝缘层85A，并且在层间绝缘层80A和第五绝缘层85A中形成有低介电常数层72A。此外，在第五绝缘层85A上形成有第二绝缘层82B、层间绝缘层80B和第五绝缘层85B，并且在层间绝缘层80B和第五绝缘层85B中形成有低介电常数层72B。此外，在第五绝缘层85B上形成有金属层32。
由此，可以延长金属层32与支撑基板53之间的距离，从而可以进一步减小金属层32与支撑基板53之间的寄生电容。此外，在这种情况下，优选的是，低介电常数层72A和低介电常数层72B配置成使得当观察支撑基板53的平面图时它们的位置不重叠。这是因为在低介电常数层72A和低介电常数层72B重叠的地方，半导体装置10的强度可能局部地降低。
这里，如图14A所示，低介电常数层72A和72B的平面配置可以是条纹状。如上所述，低介电常数层72A和72B的延伸方向可以是平行于金属层32的配线方向的方向，或者可以是垂直于金属层32的配线方向的方向。然而，为了提高半导体装置10的强度，低介电常数层72A和72B的延伸方向优选是垂直于金属层32的配线方向的方向。此外，优选的是，当观察支撑基板53的平面图时，低介电常数层72A和72B配置成使得低介电常数层72B位于各低介电常数层72A之间。
此外，如图14B所示，低介电常数层72A和72B的平面配置可以是交错状。在这种情况下，低介电常数层72A和72B的延伸长度缩短，并且低介电常数层72配置成分散在整个金属层32上；因此，可以在维持所形成的低介电常数层72A和72B的体积的同时提高半导体装置10的强度。此外，在低介电常数层72A和72B的延伸长度较短的情况下，可以防止电场绕过低介电常数层72。此外，优选的是，低介电常数层72A和72B中的每一个以相同的间隔配置。在这种情况下，可以容易地进行低介电常数层72A和72B的形成。
(1.3.第三结构例)
接着，参照图15对根据本实施方案的半导体装置10的第三结构例进行说明。图15是根据第三结构例的半导体装置10的层叠方向的断面图。
如图15所示，低介电常数层72可以形成为贯穿到支撑基板53。具体地，低介电常数层72形成为贯穿第五绝缘层85、层间绝缘层80、第二绝缘层82、第一绝缘层81、元件隔离层56和埋入式氧化膜54，并到达支撑基板53。
在这种情况下，可以增加低介电常数层72的体积，从而可以减小金属层32和支撑基板53之间的平均介电常数；由此，可以进一步减小金属层32与支撑基板53之间的寄生电容。此外，可以减小支撑基板53和埋入式氧化膜54之间的界面的面积，从而可以减少埋入式氧化膜54中携带的正电荷的量。
需要指出的是，在第三结构例中，低介电常数层72的平面配置可以是任意配置，并且可以是第一结构例中所示的条纹状或交错状。
(1.4.第四结构例)
接着，参照图16对根据本实施方案的半导体装置10的第四结构例进行说明。图16是根据第四结构例的半导体装置10的层叠方向的断面图。
如图16所示，在半导体装置10中，在金属层33和金属层32之间可以进一步形成低介电常数层73。具体地，在金属层32(对应于第二金属)上，使用与第二绝缘层82的材料类似的材料(氮化硅等)形成第七绝缘层87。此外，在第七绝缘层87上使用氧化硅等形成第八绝缘层88和第九绝缘层89，并且在第八绝缘层88和第九绝缘层89中形成有低介电常数层73。此外，在第九绝缘层89上形成有金属层33(对应于第三金属)，并且将金属层33埋入包含氧化硅等的第十绝缘层90中。
在这种情况下，通过减小金属层32和金属层33之间的平均介电常数，低介电常数层73可以减小金属层32和金属层33之间的寄生电容。金属层32和金属层33之间的寄生电容不具有非线性，但是会造成通过金属层32或金属层33的信号损失。因此，通过减小金属层32和金属层33之间的寄生电容，可以进一步降低半导体装置10的损耗。
(1.5.第五结构例)
接着，参照图17对根据本实施方案的半导体装置10的第五结构例进行说明。图17是根据第五结构例的半导体装置10的层叠方向的断面图。
如图17所示，当观察支撑基板53的平面图时，低介电常数层72和73至少形成在金属层32和33的投影区域中。此外，低介电常数层72可以形成在包括金属层32正下方的邻近层间绝缘层80中，并且低介电常数层73可以形成在包括金属层33正下方的邻近第八绝缘层88中。
这是因为，金属层32与支撑基板53之间的寄生电容不仅受到金属层32正下方的区域(即，当观察支撑基板53的平面图时金属层32的投影区域)的层间绝缘层80的影响，而且还受到邻近层间绝缘层80的介电常数的影响。此外，这是因为，在金属层32存在于金属层33正下方的区域附近的区域中的情况下，在金属层32和金属层33之间也产生了寄生电容。
在低介电常数层72形成在包括金属层32正下方的邻近层间绝缘层80中的情况下，可以减小金属层32与支撑基板53之间的具有非线性的寄生电容。此外，在低介电常数层73形成在包括金属层33正下方的邻近第八绝缘层88中的情况下，可以减小金属层32与金属层33之间的寄生电容。需要指出的是，在第五结构例中，低介电常数层72和73的平面配置可以是任意配置，并且可以是第二结构例中所示的条纹状或交错状。
(1.6.第六结构例)
接着，参照图18对根据本实施方案的半导体装置10的第六结构例进行说明。图18是根据第六结构例的半导体装置10的层叠方向的断面图。
如图18所示，低介电常数层72和74可以形成在作为焊盘电极的金属层34和支撑基板53之间。具体地，低介电常数层72形成在第二绝缘层82上的层间绝缘层80和第五绝缘层85中。此外，低介电常数层74形成在第七绝缘层87上的第八绝缘层88和第九绝缘层89中。此外，在第九绝缘层89上形成有作为焊盘电极的金属层34，并且金属层34埋入第十绝缘层90中。
在这种情况下，低介电常数层72和74可以减小作为焊盘电极的金属层34与支撑基板53之间的具有非线性的寄生电容。由此，可以减小半导体装置10的非线性电容。需要指出的是，在第六结构例中，低介电常数层72和74的平面配置可以是任意配置，并且可以是第三结构例中所示的条纹状或交错状。
<2.半导体装置的制造方法>
接着，参照图19～30对根据本实施方案的半导体装置10的制造方法进行说明。图19～30是示出了根据本实施方案的半导体装置10的制造过程的层叠方向的断面图。
首先，如图19所示，制备在支撑基板53上形成埋入式氧化膜54和半导体层50的SOI基板55。在SOI基板55的半导体层50中，例如，通过STI法或LOCOS法形成元件隔离层56，并且形成由元件隔离层56隔开的晶体管区域。
接着，例如，通过热氧化法等形成氧化硅膜的注入膜(未示出)，并且在形成有氧化硅膜的晶体管区域上进行阱注入和沟道注入。需要指出的是，在进行阱注入和沟道注入之后，去除注入膜。
随后，如图20所示，通过热氧化法等形成包含氧化硅的栅极氧化膜23，其厚度例如为5nm～10nm。之后，通过化学气相沉积(CVD)法等形成包含多晶硅的栅极材料膜(未示出)，其厚度例如为150nm～200nm。此外，通过光刻和蚀刻对栅极材料膜进行处理，由此经由栅氧化物膜23在半导体层50上形成栅极20。
接着，如图21所示，使用栅极20和偏移间隔物(未示出)作为掩模，进行砷(As)或磷(P)的注入IMPL，并且在栅极20的两侧上形成延伸区域52S和52D。此外，在栅极20的侧表面上形成侧壁(未示出)，然后进行砷(As)或磷(P)的注入。由此，在栅极20的两侧的半导体层50中形成源极区域50S和漏极区域50D。在形成源极区域50S和漏极区域50D之后，去除侧壁。
随后，如图22所示，在形成源极区域50S和漏极区域50D之后，通过CVD法等在栅极20和半导体层50上形成包含氧化硅的第一绝缘层81，其厚度例如为10nm～30nm。
接着，如图23所示，通过CVD法等在第一绝缘层81上形成包含氮化硅(Si3N4等)的第二绝缘层82，其厚度例如为5nm～30nm。需要指出的是，氮化硅具有与氧化硅不同的蚀刻速率，从而可以防止在后述第三绝缘层83和第四绝缘层84的蚀刻期间蚀刻过度地进行。
随后，如图24所示，通过CVD法等在第二绝缘层82上形成包含氧化硅的第三绝缘层83，其厚度例如为500nm～1000nm。
接着，如图25所示，在形成第三绝缘层83之后，通过光刻和蚀刻去除第三绝缘层83、第二绝缘层82和第一绝缘层81的一部分，并且在每个源极区域50S和漏极区域50D上形成接触孔(未示出)。在形成接触孔之后，经由接触孔进行具有高浓度砷(As)或磷(P)的注入IMPL，由此形成低电阻区域51S和51D。
在形成低电阻区域51S和51D之后，在接触孔中形成各自具有钛层、氮化钛层和钨层的层叠结构的接触插塞60S和60D。需要指出的是，接触插塞60S和60D形成在源极区域50S和漏极区域50D上。
随后，如图26所示，在接触插塞60S和60D上形成包含铝(Al)的源极30S和漏极30D(对应于第一金属M1)。此外，在形成源极30S和漏极30D之后，通过CVD法等在第三绝缘层83、源极30S和漏极30D上形成包含氧化硅的第四绝缘层84。
接着，如图27所示，在形成第四绝缘层84之后，通过光刻和干蚀刻形成开口P1,P2和P3。开口P1形成在半导体层50的源极30S和漏极30D之间的区域中。此外，开口P2和P3形成在金属层32和33将在后续过程中形成于其上的区域中。需要指出的是，开口P1,P2和P3各自的的宽度例如可以为100nm～1000nm。
在这种情况下，第二绝缘层82用作蚀刻阻挡层；因此，开口P1,P2和P3的蚀刻继续进行到贯穿包含氧化硅的第四绝缘层84和第三绝缘层83，并停止在第二绝缘层82的上表面。
随后，如图28所示，例如，通过CVD法等在第四绝缘层84上形成包含氧化硅的第五绝缘层85。第五绝缘层85沉积为覆盖开口P1,P2和P3的上侧。因此，在用第五绝缘层85填充开口P1,P2和P3之前密封开口P1,P2和P3的上侧，并且在开口P1,P2和P3的内部形成作为空隙的低介电常数层71,72和73。需要指出的是，开口P1,P2和P3中的每一个的侧面和底面也可以被第五绝缘层85覆盖。
因此，在同时形成低介电常数层71,72和73的情况下，低介电常数层71,72和73的上端和下端中的至少一个设置在同一层中。在同时形成低介电常数层71,72和73的情况下，可以简化半导体装置10的制造过程。
例如，低介电常数层71,72和73中的每一个是空隙，因此具有比第三绝缘层83、第四绝缘层84和第五绝缘层85(例如，氧化硅)低的介电常数。需要指出的是，空气可以存在于低介电常数层71,72和73中的每一个中，或者它们中的每一个可以是真空的。
此外，也可以通过用具有比第三绝缘层83、第四绝缘层84和第五绝缘层85(例如，氧化硅)低的介电常数的材料(例如，SiOC、无机SOG、有机SOG等)填充开口P1,P2和P3的内部来形成低介电常数层71,72和73。例如，可以通过CVD法等用SiOC填充开口P1,P2和P3来形成低介电常数层71,72和73。此外，可以通过旋涂法等用无机或有机SOG填充开口P1,P2和P3来形成低介电常数层71,72和73。
接着，如图29所示，在第五绝缘层85上并且在形成低介电常数层72的区域上方的区域中形成包含铝(Al)的金属层32。金属层32是待连接到场效应晶体管的各种电极中的任一个的配线层，并且对应于第二金属。此外，通过CVD法等在金属层32和第五绝缘层85上形成包含氧化硅的第六绝缘层86。
随后，如图30所示，在第六绝缘层86上并且在形成低介电常数层73的区域上方的区域中形成包含铝(Al)的金属层33。金属层33是待连接到场效应晶体管的各种电极中的任一个的配线层、焊盘电极等，并且对应于第三金属。此外，通过CVD法等在金属层33和第六绝缘层86上形成包含氧化硅的第七绝缘层87。
通过上述过程，可以制造根据本实施方案的半导体装置10。根据本实施方案的半导体装置10可以减小在每一个是配线和电极中的至少一个的金属层32和33与支撑基板53之间的具有非线性的电容。因此，在根据本实施方案的半导体装置10中，非线性降低；因此，在使用半导体装置10的电路中，可以抑制输入或输出信号以外的信号(即，信号的失真)的产生。
需要指出的是，在上述实施方案中说明的各个层的形状、材料、厚度、成膜方法等并不限于上述例子，不言而喻，也可以使用其他形状、材料、厚度和成膜方法。
<3.适用例>
此外，参照图31对根据本实施方案的半导体装置10的适用例进行说明。图31是示出了作为根据本实施方案的半导体装置10的适用例的无线通信装置的例子的框图。
如图31所示，无线通信装置3例如是具有诸如语音和数据通信以及局域网(LAN)连接等功能的移动电话系统。例如，无线通信装置3包括天线ANT、射频开关1、高功率放大器HPA、射频集成电路RFIC、基带部BB、语音输出部MIC、数据输出部DT以及外部接口部I/F(例如，无线LAN、蓝牙(注册商标)等)。
例如，射频开关1包括图1,2和7中任何一个中所说明的射频开关。此外，射频集成电路RFIC和基带部BB通过内部接口连接在一起。
在从无线通信装置3的发送系统向天线ANT输出发送信号的情况下，从基带部BB输出的发送信号经由射频集成电路RFIC、高功率放大器HPA和射频开关1输出到天线ANT。
此外，在接收信号被输入到无线通信装置3中的接收系统的情况下，由天线ANT接收的接收信号经由射频开关1和射频集成电路RFIC输入到基带部BB。由基带部BB处理的接收信号从诸如语音输出部MIC、数据输出部DT和外部接口部I/F等输出部输出。
需要指出的是，虽然在上面说明了根据本实施方案的半导体装置10用于无线通信装置3的射频开关1的情况，但是根据本公开的技术不限于上述情况。例如，根据本实施方案的半导体装置10还可以用于射频开关(RF-SW)以外的诸如放大器(功率放大器，PA)等射频器件。
以上参照附图说明了本公开的优选实施方案，但是本公开不限于上述例子。本领域技术人员可以在所附权利要求书的范围内发现各种变化和修改，并且应该理解的是，它们自然会落入本公开的技术范围内。
此外，在本说明书中说明的效果仅仅是说明性或示例性的效果，而不是限制性的。也就是说，利用或代替上述效果，根据本公开的技术可以实现根据本说明书的说明对于本领域技术人员而言清楚明了的其他效果。
另外，本技术还可以如下构成。
(1)一种半导体装置，包括：
晶体管区域，其中设有场效应晶体管；和
配线区域，其中设有与所述场效应晶体管电气连接的金属层，
其中所述配线区域包括
设置在所述金属层和基板之间的绝缘层，和
设置在所述金属层下方的绝缘层中并具有比所述绝缘层低的介电常数的低介电常数层。
(2)根据(1)所述的半导体装置，
其中设有多个所述低介电常数层，和
所述各低介电常数层配置成条纹状。
(3)根据(1)所述的半导体装置，
其中设有多个所述低介电常数层，和
所述各低介电常数层配置成交错状。
(4)根据(1)～(3)中任一项所述的半导体装置，
其中设有多个所述绝缘层，和
所述低介电常数层设置在所述各绝缘层中。
(5)根据(4)所述的半导体装置，
其中设置在所述各绝缘层中的所述低介电常数层配置成当观察所述基板的平面图时不重叠。
(6)根据(5)所述的半导体装置，
其中设置在所述各绝缘层中的所述低介电常数层配置成当观察所述基板的平面图时为交错状。
(7)根据(1)～(3)中任一项所述的半导体装置，
其中所述低介电常数层设置成贯穿到所述基板。
(8)根据(1)～(7)中任一项所述的半导体装置，
其中经由金属间绝缘层在所述金属层上进一步设有上侧金属层，
在所述金属层和所述上侧金属层之间的金属间绝缘层中设有具有比所述金属间绝缘层低的介电常数的金属间低介电常数层。
(9)根据(1)～(8)中任一项所述的半导体装置，
其中当观察所述基板的平面图时，所述低介电常数层至少设置在所述金属层的投影区域中。
(10)根据(1)～(9)中任一项所述的半导体装置，
其中所述金属层是与所述场效应晶体管电气连接的配线和电极中的一个。
(11)根据(1)～(10)中任一项所述的半导体装置，
其中设有多个所述低介电常数层，和
所述各低介电常数层的上端和下端中的至少一个设置在同一层中。
(12)根据(1)～(11)中任一项所述的半导体装置，
其中所述场效应晶体管是用于射频器件的场效应晶体管。
(13)一种半导体装置的制造方法，包括：
在晶体管区域中形成场效应晶体管的步骤；
用绝缘层填充其中待设置将要与所述场效应晶体管电气连接的金属层的配线区域和所述晶体管区域的步骤；
在所述绝缘层中形成具有比所述绝缘层低的介电常数的低介电常数层的步骤；和
在所述低介电常数层上形成所述金属层的步骤。
附图标记列表
1 射频开关
10 半导体装置
20 栅极
23 栅极氧化膜
30D 漏极
30S 源极
32,33,34 金属层
50 半导体层
50D 漏极区域
50S 源极区域
51D,51S 低电阻区域
52D,52S 延伸区域
53 支撑基板
54 埋入式氧化膜
56 元件隔离层
60D,60S 接触插塞
71,72,73 低介电常数层
81 第一绝缘层
82 第二绝缘层
83 第三绝缘层
84 第四绝缘层
85 第五绝缘层
86 第六绝缘层
87 第七绝缘层

Claims (11)

1.一种半导体装置，包括：
晶体管区域，其中设有场效应晶体管；和
配线区域，其中设有与所述场效应晶体管电气连接的金属层，
其中所述配线区域包括
设置在所述金属层和基板之间的绝缘层，和
设置在所述金属层下方的绝缘层中并具有比所述绝缘层低的介电常数的低介电常数层，
其中设有多个所述绝缘层，所述低介电常数层设置在各所述绝缘层中，
其中设置在各所述绝缘层中的所述低介电常数层配置成当观察所述基板的平面图时不重叠。
2.根据权利要求1所述的半导体装置，
其中设有多个所述低介电常数层，和
所述各低介电常数层配置成条纹状。
3.根据权利要求1所述的半导体装置，
其中设有多个所述低介电常数层，和
所述各低介电常数层配置成交错状。
4.根据权利要求1所述的半导体装置，
其中设置在所述各绝缘层中的所述低介电常数层配置成当观察所述基板的平面图时为交错状。
5.根据权利要求1所述的半导体装置，
其中所述低介电常数层设置成贯穿到所述基板。
6.根据权利要求1所述的半导体装置，
其中经由金属间绝缘层在所述金属层上进一步设有上侧金属层，
在所述金属层和所述上侧金属层之间的金属间绝缘层中设有具有比所述金属间绝缘层低的介电常数的金属间低介电常数层。
7.根据权利要求1所述的半导体装置，
其中当观察所述基板的平面图时，所述低介电常数层至少设置在所述金属层的投影区域中。
8.根据权利要求1所述的半导体装置，
其中所述金属层是与所述场效应晶体管电气连接的配线和电极中的一个。
9.根据权利要求1所述的半导体装置，
其中设有多个所述低介电常数层，和
所述各低介电常数层的上端和下端中的至少一个设置在同一层中。
10.根据权利要求1所述的半导体装置，
其中所述场效应晶体管是用于射频器件的场效应晶体管。
11.一种半导体装置的制造方法，包括：
在晶体管区域中形成场效应晶体管的步骤；
用绝缘层填充其中待设置将要与所述场效应晶体管电气连接的金属层的配线区域和所述晶体管区域的步骤；
在所述绝缘层中形成具有比所述绝缘层低的介电常数的低介电常数层的步骤；和
在所述低介电常数层上形成所述金属层的步骤，
其中在所述金属层和基板之间设有多个所述绝缘层，所述低介电常数层设置在各所述绝缘层中，
其中设置在各所述绝缘层中的所述低介电常数层配置成当观察所述基板的平面图时不重叠。
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