TWI706568B - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

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Abstract

本發明之課題在於提供一種抑制信號之失真之產生的半導體裝置及半導體裝置之製造方法。 本發明之半導體裝置具備：設置有場效電晶體之電晶體區域、及設置有與前述場效電晶體電性連接之金屬層之配線區域，且前述配線區域具備：設置於前述金屬層與基板之間之絕緣層、及設置於前述金屬層之下之前述絕緣層中且與前述絕緣層相比介電常數為低之低介電常數層。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法。
例如，業界曾使用場效電晶體(Field Effect Transistor：FET)作為高頻裝置之開關元件。高頻開關(Radio Frequency-SWitch：RF-SW，射頻開關)係將高頻率(Radio Frequency：RF，射頻)之接收/發送設定為導通或關斷之開關，主要是用於行動電話等之可攜式通訊終端之前端。 此處，在將場效電晶體用於高頻開關之情形下，場效電晶體被要求能減少所通過之高頻率信號之損失、及不產生除所通過之高頻率信號以外之信號(亦即不會產生信號之失真)。 例如，於下述之專利文獻1中揭示有藉由在場效電晶體之閘極電極之周圍形成空隙，來減小閘極電極與接觸插塞之間之寄生電容，而降低所通過之高頻率信號之損失的技術。 [先前技術文獻] [專利文獻] [專利文獻1]日本特開2002-359369號公報
[發明所欲解決之問題] 然而，於專利文獻1所揭示之技術中，難以抑制在通過場效電晶體之信號中產生除輸入/輸出信號以外之信號(亦即信號之失真)之情形。 因此，在本發明中提出一種可抑制除輸入/輸出信號以外之信號之產生之新穎且經改良之半導體裝置及該半導體裝置之製造方法。 [解決問題之技術手段] 根據本發明提供一種半導體，其具備：設置有場效電晶體之電晶體區域、及設置有與前述場效電晶體電性連接之金屬層之配線區域，且前述配線區域具備：設置於前述金屬層與基板之間之絕緣層、及設置於前述金屬層之下之前述絕緣層且與前述絕緣層相比介電常數為低之低介電常數層。 又，根據本發明，提供一種半導體裝置之製造方法，其包含以下步驟：在電晶體區域形成場效電晶體之步驟；將設置有與前述場效電晶體電性連接之金屬層之配線區域及前述電晶體區域以絕緣層埋入之步驟；在前述絕緣層形成與前述絕緣層相比介電常數為低之低介電常數層之步驟；及在前述低介電常數層之上形成前述金屬層之步驟。 根據本發明可使在半導體裝置之配線或電極中至少任一者與基板之間所產生之非線形之寄生電容減小。藉此，可減小半導體裝置之輸入/輸出信號之非線形性。 [發明效果] 如以上所說明般，根據本發明可抑制除輸入/輸出信號以外之信號之產生。 此外，上述之效果不一定為限定性之效果，本發明可發揮上述之效果，且可替代上述之效果而發揮本說明書所示之任一效果、或發揮根據本說明書可掌握之其他之效果。
以下，一邊參照附圖一邊針對本發明之較佳實施方式詳細地進行說明。此外，在本說明書及圖式中，針對在實質上具有相同之機能構成的構成要件，藉由賦予相同之符號而省略重複說明。 又，說明按照以下之順序進行。 0.先前技術 1.半導體裝置之構成 1.1.第1構造例 1.2.第2構造例 1.3.第3構造例 1.4.第4構造例 1.5.第5構造例 1.6.第6構造例 2.半導體裝置之製造方法 3.應用例 ＜0.先前技術＞ 首先，參照圖1～圖7而針對本發明之先前技術進行說明。圖1及圖2係顯示具備本發明之一個實施方式之半導體裝置之高頻開關之構成的概念圖。 圖1及圖2所示之高頻開關係用於行動電話等之可攜式資訊終端之前端。高頻開關根據輸入/輸出之埠之數目而分類為SPST(Single Pole Single　Through：單刀單擲)、SPDT(Single Pole Double Through：單刀雙擲)、SP3T、及SPNT(N為自然數)之各種構成。 圖1中顯示SP10T(單刀十擲)開關之構成例。如圖1所示，SP10T開關1具備連接於天線ANT之一個極與10個接點。又，圖2中顯示SPST(單刀單擲)開關之構成例。如圖2所示，SPST開關1A具備連接於天線ANT之一個極與切換導通或關斷之1個接點。 此外，雖然高頻開關1可採用各種構成，但任一構成之高頻開關皆可藉由組合圖2所示之SPST開關1A之基本電路構成來製作。 圖3係圖2所示之SPST開關1A之等效電路之電路圖。如圖3所示，SPST開關1A具備例如連接於天線ANT之第1埠Port1、第2埠Port2、第1開關元件FET1、及第2開關元件FET2。此外，第1開關元件FET1設置於第1埠Port1與接地之間，第2開關元件FET2設置於第1埠Port1與第2埠Port2之間。 SPST開關1A藉由控制電壓Vc1、Vc2經由電阻被施加至第1開關元件FET1及第2開關元件FET2之閘極而控制導通及關斷。 SPST開關1導通時或關斷時之等效電路可如圖4及圖5般使用每單位長之場效電晶體之電阻值Ron (Ω· mm)、每單位長之場效電晶體之電容值Coff (fF/mm)、及閘極寬度Wg1 、Wg2 (mm)來表示。圖4係SPST開關1A導通時之等效電路之電路圖；圖5係SPST開關1A關斷時之等效電路之電路圖。 亦即，在SPST開關1A為導通狀態之情形下，如圖4所示，第2開關元件FET2成為導通狀態，第1開關元件FET1成為非導通狀態。另一方面，在SPST開關1A為關斷狀態之情形下，如圖5所示，第1開關元件FET1成為導通狀態，第2開關元件FET2成為非導通狀態。 若參照圖4及圖5，則第1開關元件FET1及第2開關元件FET2之導通電阻可分別表示為Ron /Wg1 、Ron /Wg2 。且，第1開關元件FET1及第2開關元件FET2之關斷電容可表示為Coff *Wg1 、Coff *Wg2 。亦即，導通電阻與閘極寬度Wg1 、Wg2 成反比例，關斷電容與閘極寬度Wg1 、Wg2 成正比例。 此處，在高頻開關中，被要求的是不會產生除所通過之高頻率信號以外之信號(亦即不會產生信號之失真)。尤其是被要求能抑制稱為高次諧波失真及交互調變失真的信號之失真。 以下，針對高次諧波失真及交互調變失真參照圖6進行說明。圖6係說明高次諧波失真及交互調變失真的說明圖。 在理想之高頻開關中，相對於頻率f1 之輸入信號而輸出頻率f1 之輸出信號。然而，在實際之高頻開關中，由於場效電晶體之導通電阻及關斷電容具有非線形性，故如圖6(A)所示，在輸出信號中產生f2 及f3 等之信號之失真。 具體而言，如圖6(A)所示，當特定之頻率f1 之信號通過非線形之電路時，在所輸出之信號中除頻率f1 之基本信號以外，亦包含N倍之頻率fn (=Nf1 )之第N次諧波失真(N為2以上之自然數)。尤其是，即便在高次諧波失真之中，由於2倍之頻率f2 (=2f1 )之第2諧波失真及3倍之頻率f3 (=3f1 )之第3諧波失真對通訊機器之接收/發送信號之影響為大，故追求對其等之抑制。 又，如圖6(B)所示，在各個頻率f1 、f2 之2個輸入信號通過非線形之電路而產生頻率2f1 、2f2 之2個第2次諧波之情形下，因第2次諧波與輸入波之交互調變，而產生頻率為2f1 -f2 、2f2 -f1 之3次交互調變失真(IM3)。相同地，因第3次諧波與第2次諧波之交互調變，而產生頻率為3f1 -2f2 、3f2 -2f1 之5次交互調變失真(IM5)。 針對交互調變失真之產生，使用數學式更詳細地進行說明。來自非線形之電路之輸出信號，例如，如以下之式1所示，可利用泰勒展開式表示為線性項之0次及1次之項與非線形項之2次以下之項的和。 [數1]
Figure 02_image001
此處，若將利用以下之式2所表示之2個輸入信號V1 及V2 代入V0 ，則變為以下之式3。 [數2]
Figure 02_image003
[數3]
Figure 02_image005
如式3所示，可知來自非線形之電路之輸出信號V0 中包含有輸入信號V1 、V2 中所不包含之頻率2ω1 -ω2 、2ω2 -ω1 之信號。亦即，此頻率2ω1 -ω2 、2ω2 -ω1 之信號相當於上述之3次交互調變失真。相同地，可思及的是自輸入信號之高次諧波失真亦產生5次交互調變失真。因此，可知在非線形之電路中，於電路內部產生原本輸入信號中所不包含之頻率的信號。 為了抑制如此之自非線形之電路產生之高次諧波失真及交互調變失真之影響，而曾有業者提案例如使用使除輸出信號之頻率以外之頻率衰減之濾波器(例如帶通濾波器等)。然而，根據如此之方法難以充分抑制高次諧波失真及交互調變失真之對輸出信號之影響。 參照圖7而針對上述之內容進行具體地說明。圖7係說明對應於3G規格及2G規格之各者之多頻帶對應之開關元件的概念圖。 如圖7所示，開關元件1B切換對接收信號Rx1予以接收並對發送信號Tx1進行發送之3G規格(例如W-CDMA(註冊商標)等)之電路、與對接收信號Rx2予以接收並對發送信號Tx2進行發送之2G規格(例如GSM(註冊商標)等)之電路。於2G規格之電路中利用另一開關元件7選別接收/發送信號，於3G規格之電路中利用僅使接收/發送信號之頻帶通過之雙工器5選別接收/發送信號。 例如，考量雙工器5使作為發送信號之頻率之1950 MHz通過，使作為接收信號之頻率之2140 MHz通過之情形。此處，在1950 MHz之發送信號與1760 MHz之干擾信號同時進入開關元件1B時，作為3次交互調變失真產生與接收信號相同之2140 MHz(=2×1950-1760)之頻率之信號。如此之3次交互調變失真因通過雙工器5而成為相對於接收信號之雜訊源。 尤其是，3G規格之電路與利用開關元件7來切換導通及關斷之2G規格之電路不同，為常時導通狀態。因此，在與接收/發送信號相同之頻率的交互調變失真產生之情形下，於3G規格之電路中，所產生之交互調變失真通過雙工器5而流入接收/發送電路。 因此，即便在使用使除特定頻帶以外之頻率之信號衰減之濾波器之情形下，亦難以充分地抑制高次諧波失真及交互調變失真之影響。因此，不易產生高次諧波失真及交互調變失真之非線形性低之開關元件是為業界所追求者。 本發明之一個實施方式之半導體裝置可藉由使在配線或電極中至少任一者與基板之間所產生之非線形之寄生電容減小，而降低半導體裝置之非線形性。藉此，本實施方式之半導體裝置能夠抑制在輸出信號中產生高次諧波失真及交互調變失真。 ＜1.半導體裝置之構成＞ 其次，參照圖8及圖9而針對本實施方式之半導體裝置之構造進行說明。圖8係顯示本實施方式之半導體裝置之整體構成的平面圖。 如圖8所示，本實施方式之半導體裝置10包含例如構成SPST開關1A之第1或第2開關元件FET1、FET2之高頻裝置用的場效電晶體。且，半導體裝置10所包含之場效電晶體具備閘極電極20、源極電極30S、及汲極電極30D。 閘極電極20具備沿相同方向(例如Y方向)延伸之複數根指形部201、及連結複數根指形部201之連結部202，而具有所謂之多指式構造。為了追求場效電晶體之低損失化，閘極電極20之閘極寬度Wg 相對於邏輯電路等所使用之場效電晶體可設為大出數百μm～數mm程度，指形部201之長度(指長度)L21可為數十μm。又，連結部202連接於閘極接點(未圖示)。 此外，以下，以閘極電極20之指形部201延伸之方向為Y方向，以連結部202之長度方向為X方向，以與其兩者正交之方向(積層方向)為Z方向進行說明。 源極電極30S與閘極電極20相同地具備沿相同方向(例如Y方向)延伸之複數根指形部301S、及連結複數根指形部301S之連結部302S。且，連結部302S連結於源極接點(未圖示)。 汲極電極30D與閘極電極20相同地具備沿相同方向(例如Y方向)延伸之複數根指形部301D、及連結複數根指形部301D之連結部302D。且，連結部302D連接於汲極接點(未圖示)。 此處，閘極電極20之指形部201、源極電極30S之指形部301S、及汲極電極30D之指形部301D配置於主動區域(活性區域)AA之內側。且，源極電極30S之指形部301S、及汲極電極30D之指形部301D在閘極電極20之指形部201之間交互地配置。另一方面，閘極電極20之連結部202、源極電極30S之連結部302S、及汲極電極30D之連結部302D配置於主動區域AA之外側之元件分離區域。 圖9係顯示本實施方式之半導體裝置之剖面構造之積層方向的剖視圖。如圖9所示，本實施方式之半導體裝置10包含例如場效電晶體、及與場效電晶體之閘極電極、源極電極、或汲極電極中至少任一者電性連接之金屬層。具體而言，半導體裝置10具備：閘極電極20、半導體層50、接觸插塞60S、60D、源極電極30S、汲極電極30D、金屬層32、33、及低介電常數層71、72、73。 閘極電極20介隔以閘極氧化膜23而設置於半導體層50之上。閘極電極20例如厚度為150 nm～200 nm，可由多晶矽等形成。閘極氧化膜23例如厚度為5 nm～10 nm，可由氧化矽(SiO2 )形成。 半導體層50例如可由矽(Si)形成。在閘極電極20之兩側之半導體層50形成有包含n型(n+)矽之源極區域50S及汲極區域50D。 又，在與接觸插塞60S、60D相接之源極區域50S及汲極區域50D之表面，為了與接觸插塞60S、60D連接而形成有包含高濃度n型(n++)矽或矽化物之低電阻區域51S、51D。進而，在源極區域50S與閘極電極20之間、及汲極區域50D與閘極電極20之間之半導體層50中形成有包含低濃度n型(n-)矽之延伸區域52S、52D。 又，在源極區域50S及汲極區域50D之外側之半導體層50中形成有元件分離層56。元件分離層56例如可由氧化矽(SiO2 )等形成。 半導體層50例如介隔以埋入氧化膜54而形成於支持基板53之上。支持基板53、埋入氧化膜54、及半導體層50可形成SOI(Silicon on Insulator：絕緣體上矽)基板55。支持基板53例如可為高電阻矽基板，埋入氧化膜54例如可由SiO2 形成。 接觸插塞60S、60D連接於在源極區域50S、汲極區域50D形成之低電阻區域51S、51D。接觸插塞60S、60D例如可自低電阻區域51S、51D側起由鈦(Ti)層、氮化鈦(TiN)層、及鎢(W)層之積層構造(未圖示)形成。鈦層能夠使接觸插塞60S、60D與下層之低電阻區域51S、51D之接觸電阻減小，氮化鈦層能夠抑制設置於氮化鈦層之上層之鎢層朝矽之擴散。 源極電極30S及汲極電極30D積層於接觸插塞60S及接觸插塞60D之上而形成。又，源極電極30S及汲極電極30D亦被稱為第1金屬M1。源極電極30S及汲極電極30D(第1金屬M1)例如厚度為500 nm～1000 nm，可由鋁(Al)形成。 第1絕緣層81、第2絕緣層82、第3絕緣層83、第4絕緣層84、第5絕緣層85、第6絕緣層86、及第7絕緣層87分別保護半導體裝置10之各構成，且確保各構成彼此之絕緣性。第1絕緣層81、第3絕緣層83、第4絕緣層84、第5絕緣層85、第6絕緣層86、及第7絕緣層87例如可由SiO2 形成。又，以下，亦將第3絕緣層83、第4絕緣層84統稱為層間絕緣層80。 此處，第2絕緣層82係由具有與第3絕緣層83及第4絕緣層84不同之蝕刻率之材料形成。此目的係為了防止在形成後述之低介電常數層71、72、73之際過度地進行蝕刻。例如，在第3絕緣層83及第4絕緣層84由SiO2 形成之情形下，第2絕緣層82可由氮化矽(Si3 N4 等)形成。 低介電常數層71、72、73為與第3絕緣層83、第4絕緣層84、及第5絕緣層85相比介電常數為低之層。具體而言，低介電常數層71、72、73可為空隙。又，低介電常數層71、72、73亦可為由與第3絕緣層83、第4絕緣層84、及第5絕緣層85相比介電常數為低之材料形成之層。低介電常數層71在半導體層50之面內之XY方向上形成於源極電極30S及汲極電極30D之間之區域。又，低介電常數層72、73在Z方向(積層方向)上分別形成於金屬層32、33之下方之區域。藉此，由於半導體裝置10能夠減小非線形之寄生電容，故能夠減小半導體裝置10之非線形性。 在第3絕緣層83、第4絕緣層84、及第5絕緣層85由SiO2 (相對介電常數為4.1)形成之情形下，作為可形成低介電常數層71、72、73之材料可例示例如已將Si-CH3 導入SiO2 系材料之SiOC(相對介電常數為例如2.5)、無機或有機SOG(Spin-On-Glass：旋塗式玻璃)(相對介電常數為例如3以下)等。 金屬層32、33例如可為與場效電晶體之閘極電極20、源極電極30S、或汲極電極30D電性連接之配線層或電極墊中至少任一者。根據所形成之位置，金屬層32、33自下方起亦被稱為第2金屬、第3金屬。圖9中金屬層32相當於第2金屬，金屬層33相當於第3金屬。金屬層32、33例如可由鋁(Al)形成。 又，雖然在上述內容中針對半導體裝置10之SOI基板55之支持基板53為高電阻矽基板之情形進行了說明，但本發明之技術並不限定於上述內容。例如，半導體裝置10亦可形成於支持基板53包含藍寶石之基板(所謂之SOS(Silicon On Sapphire，藍寶石上矽)基板)。由於藍寶石基板具有絕緣性，故形成於SOS基板上之場效電晶體可獲得接近於GaAs等之化合物系場效電晶體之特性。又，本實施方式之半導體裝置10還可形成於除SOI基板或SOS基板以外之塊狀基板。 針對上述之半導體裝置10之非線形性之減少參照圖10進行說明。圖10係說明半導體裝置10之非線形電容的說明圖。 如圖10所示，在半導體裝置10中，構成SOI基板55之支持基板53與埋入氧化膜54之界面因埋入氧化膜54之缺陷而帶正電。因此，支持基板53內之電子被拉近至支持基板53與埋入氧化膜54之界面，一部分電子被埋入氧化膜54之缺陷捕獲。 此處，在RF信號已通過位於SOI基板55之上部之金屬層32、33之情形下，埋入氧化膜54之缺陷重複已捕獲之電子之捕獲及放出。此時，由於支持基板53與金屬層32、33之間之寄生電容發生變動，故電容中產生非線形性。 為了降低如此之非線形性，可考量減小支持基板53與金屬層32、33之間之寄生電容，而減小非線形電容之絕對值。本實施方式之半導體裝置10係藉由用介電常數更低之低介電常數層72、73置換位於支持基板53與金屬層32、33之間之絕緣層之一部分(亦即層間絕緣層80、第5絕緣層85)來減小支持基板53與金屬層32、33之間之寄生電容之絕對值而降低非線形性者。 以下，參照圖11～圖18而針對本實施方式之半導體裝置10之低介電常數層72、73之具體的配置分為第1～第6構造例進行說明。 (1.1.第1構造例) 首先，參照圖11～圖12B而針對本實施方式之半導體裝置10之第1構造例進行說明。圖11係第1構造例之半導體裝置10之積層方向的剖視圖；圖12A及圖12B係顯示第1構造例之低介電常數層之平面配置之一例的平面圖。 如圖11所示，低介電常數層72可在金屬層32之下方形成複數層。例如，於在平面觀察支持基板53之際之金屬層32之射影區域之整體形成一個低介電常數層72之情形下，有半導體裝置10之強度降低之可能性。尤其是，在低介電常數層72為空隙之情形下，半導體裝置10之強度降低之可能性為高。因此，藉由使低介電常數層72在金屬層32之下方分為複數層而形成，而能夠由低介電常數層72之各者之間之層間絕緣層80支持金屬層32。藉此，能夠維持半導體裝置10之強度且減小金屬層32及支持基板53之間之電容。 此處，如圖12A所示，低介電常數層72之各者之平面配置可為條帶狀。又，低介電常數層72延伸之方向可為與金屬層32之配線方向平行之方向，亦可為與金屬層32之配線方向垂直之方向。但，為了提高半導體裝置10之強度，較佳者係低介電常數層72延伸之長度為短。因此，較佳者係低介電常數層72延伸之方向為與金屬層32之配線方向垂直之方向。 又，如圖12B所示，低介電常數層72之各者之平面配置可為錯落狀。在如此之情形下，由於低介電常數層72所延伸之長度變短且低介電常數層72分散於金屬層32整體中而配置，故可在維持所形成之低介電常數層72之大小不變下提高半導體裝置10之強度。且，藉由縮短低介電常數層72所延伸之長度，而能夠防止電場繞過低介電常數層72。 (1.2.第2構造例) 其次，參照圖13～圖14B針對本實施方式之半導體裝置10之第2構造例進行說明。圖13係第2構造例之半導體裝置10之積層方向之剖視圖，圖14A及圖14B係顯示第2構造例之低介電常數層之配置之一例的平面圖。 如圖13所示，低介電常數層72A、72B可分為複數層而形成。具體而言，在元件分離層56上形成有第1絕緣層81、第2絕緣層82A、層間絕緣層80A、及第5絕緣層85A，在層間絕緣層80A及第5絕緣層85A之中形成有低介電常數層72A。且，在第5絕緣層85A上形成有第2絕緣層82B、層間絕緣層80B、及第5絕緣層85B，在層間絕緣層80B及第5絕緣層85B之中形成有低介電常數層72B。進而，在第5絕緣層85B上形成有金屬層32。 藉此，由於能夠使金屬層32與支持基板53之間之距離變長，而能夠進一步減小金屬層32及支持基板53之間之寄生電容。又，在如此之情形下，較佳者係低介電常數層72A與低介電常數層72B以在平面觀察支持基板53之際之位置為不重疊之方式配置。此係由於低介電常數層72A與低介電常數層72B重疊之部位有半導體裝置10之強度局部降低之可能性之故。 此處，如圖14A所示，低介電常數層72A、72B之各者之平面配置可為條帶狀。如上述般，低介電常數層72A、72B延伸之方向可為與金屬層32之配線方向平行之方向，亦可為與金屬層32之配線方向垂直之方向。但，為了提高半導體裝置10之強度，較佳者係低介電常數層72A、72B延伸之方向為與金屬層32之配線方向垂直之方向。且，較佳者係低介電常數層72A、72B在平面觀察支持基板53之際設定為低介電常數層72B配置於低介電常數層72A之間。 又，如圖14B所示，低介電常數層72A、72B之各者之平面配置可為錯落狀。在如此之情形下，由於低介電常數層72A、72B所延伸之長度變短且低介電常數層72分散於金屬層32整體中而配置，故可在維持形成之低介電常數層72A、72B之大小不變下提高半導體裝置10之強度。且，在低介電常數層72A、72B所延伸之長度為短之情形下，能夠防止電場繞過低介電常數層72。進而，較佳者係低介電常數層72A、72B分別以相同之間隔配置。在如此之情形下，能夠容易地進行低介電常數層72A、72B之形成。 (1.3.第3構造例) 繼而，參照圖15而針對本實施方式之半導體裝置10之第3構造例進行說明。圖15係第3構造例之半導體裝置10之積層方向之剖視圖。 如圖15所示，低介電常數層72可形成為貫通至支持基板53為止。具體而言，低介電常數層72係形成為貫通第5絕緣層85、層間絕緣層80、第2絕緣層82、第1絕緣層81、元件分離層56、及埋入氧化膜54而直至支持基板53為止。 在如此之情形下，由於能夠使低介電常數層72之體積增加，故而使金屬層32及支持基板53之間之平均的介電常數減小，藉此能夠使金屬層32及支持基板53之間之寄生電容進一步減小。又，因能夠使支持基板53與埋入氧化膜54之界面之面積減小，故能夠使埋入氧化膜54之正的帶電量減少。 此外，在第3構造例中，低介電常數層72之平面配置可採用任意之配置，亦可採用第1構造例所示之條帶狀或錯落狀。 (1.4.第4構造例) 其次，參照圖16而針對本實施方式之半導體裝置10之第4構造例進行說明。圖16係第4構造例之半導體裝置10之積層方向之剖視圖。 如圖16所示，半導體裝置10亦可進一步在金屬層33與金屬層32之間形成有低介電常數層73。具體而言，在金屬層32(相當於第2金屬)上，由與第2絕緣層82相同之材料(氮化矽等)形成第7絕緣層87。又，在第7絕緣層87上，由氧化矽等形成第8絕緣層88及第9絕緣層89，在第8絕緣層88及第9絕緣層89之中形成有低介電常數層73。且，在第9絕緣層89上形成有金屬層33(相當於第3金屬)，金屬層33被由氧化矽等形成之第10絕緣層90埋入。 在如此之情形下，低介電常數層73藉由使金屬層32與金屬層33之間之平均的介電常數減小，而能夠使金屬層32與金屬層33之間之寄生電容減小。雖然金屬層32與金屬層33之間之寄生電容不具有非線形性，但會給通過金屬層32或金屬層33之信號帶來損失。因此，藉由使金屬層32與金屬層33之間之寄生電容減小，而能夠使半導體裝置10更低損失化。 (1.5.第5構造例) 繼而，參照圖17而針對本實施方式之半導體裝置10之第5構造例進行說明。圖17係第5構造例之半導體裝置10之積層方向之剖視圖。 如圖17所示，低介電常數層72、73至少形成於在平面觀察支持基板53之際之金屬層32、33之射影區域。且，低介電常數層72可形成於包含金屬層32之正下方之附近之層間絕緣層80，低介電常數層73可形成於包含金屬層33之正下方之附近之第8絕緣層88。 此係由於金屬層32及支持基板53之間之寄生電容不僅受到金屬層32之正下方之區域(亦即在平面觀察支持基板53之際之金屬層33之射影區域)之層間絕緣層80之介電常數影響，亦受到附近之層間絕緣層80之介電常數影響之故。又係由於在金屬層32存在於金屬層33之正下方之附近之區域之情形下金屬層32及金屬層33之間亦會產生寄生電容之故。 在低介電常數層72形成於包含金屬層32之正下方之附近之層間絕緣層80之情形下，能夠使金屬層32與支持基板53之間之具有非線形性之寄生電容減小。又，在低介電常數層73形成於包含金屬層33之正下方之附近之第8絕緣層88之情形下，能夠使金屬層32與金屬層33之間之寄生電容減小。此外，在第5構造例中，低介電常數層72、73之平面配置可採用任意之配置，亦可採用第2構造例所示之條帶狀或錯落狀。 (1.6.第6構造例) 其次，參照圖18而針對本實施方式之半導體裝置10之第6構造例進行說明。圖18係第6構造例之半導體裝置10之積層方向之剖視圖。 如圖18所示，低介電常數層72、74可形成於作為電極墊之金屬層34與支持基板53之間。具體而言，低介電常數層72形成於第2絕緣層82上之層間絕緣層80及第5絕緣層85之中。又，低介電常數層74形成於第7絕緣層87上之第8絕緣層88及第9絕緣層89之中。又，在第9絕緣層89上形成有作為電極墊之金屬層34，金屬層34被第10絕緣層90埋入。 在如此之情形下，低介電常數層72、74能夠使作為電極墊之金屬層34與支持基板53之間之具有非線形性之寄生電容減小。藉此，能夠使半導體裝置10之非線形電容減小。此外，在第6構造例中，低介電常數層72、74之平面配置可採用任意之配置，亦可採用第3構造例所示之條帶狀或錯落狀。 ＜2.半導體裝置之製造方法＞ 其次，參照圖19～圖30而針對本實施方式之半導體裝置10之製造方法進行說明。圖19～圖30係顯示本實施方式之半導體裝置10之製造步驟之積層方向的剖視圖。 首先，如圖19所示，準備在支持基板53之上形成有埋入氧化膜54及半導體層50之SOI基板55。在SOI基板55之半導體層50中，利用例如STI法或LOCOS法形成有元件分離層56，並形成有被元件分離層56分隔之電晶體區域。 其次，利用例如熱氧化法等形成氧化矽膜之貫通植入膜(未圖示)，在形成有氧化矽膜之電晶體區域實施井植入及通道植入。又，在井植入及通道植入實施完畢後貫通植入膜被去除。 繼而，如圖20所示，利用熱氧化法等將包含氧化矽之閘極氧化膜23以例如5 nm～10 nm之厚度形成。其後，利用CVD(Chemical Vapor Deposition：化學氣相沈積)法等將包含多晶矽之閘極電極材料膜(未圖示)以例如150 nm～200 nm之厚度形成。再者，藉由利用光微影及蝕刻來加工閘極電極材料膜，而介隔以閘極氧化膜23在半導體層50之上形成閘極電極20。 其次，如圖21所示，將閘極電極20及偏移間隔件 (未圖示)作為遮罩，實施砷(As)或磷(P)之植入IMPL，而在閘極電極20之兩側形成延伸區域52S、52D。進而，於在閘極電極20之側面形成側壁間隔壁(未圖示)後實施砷(As)或磷(P)之植入。藉此，在閘極電極20之兩側之半導體層50形成源極區域50S及汲極區域50D。在形成源極區域50S及汲極區域50D後側壁間隔壁被去除。 繼而，如圖22所示，在形成源極區域50S及汲極區域50D後，於閘極電極20及半導體層50之上利用CVD法等將包含氧化矽之第1絕緣層81以例如10 nm～30 nm之厚度形成。 其次，如圖23所示，在第1絕緣層81之上利用CVD法等將包含氮化矽(Si3 N4 等)之第2絕緣層82以例如5 nm～30 nm之厚度形成。此外，由於氮化矽相對於氧化矽而蝕刻率不同，故能夠防止在後述之第3絕緣層83及第4絕緣層84之蝕刻時過度地進行蝕刻。 繼而，如圖24所示，在第2絕緣層82之上利用CVD法等將包含氧化矽之第3絕緣層83以例如500 nm～1000 nm之厚度形成。 其次，如圖25所示，在形成第3絕緣層83後，利用光微影及蝕刻來去除第3絕緣層83、第2絕緣層82及第1絕緣層81之一部分，並在源極區域50S及汲極區域50D形成接觸孔(未圖示)。在接觸孔形成後，藉由經由接觸孔實施高濃度之砷(As)或磷(P)之植入IMPL，而形成低電阻區域51S、51D。 在形成低電阻區域51S、51D後，於接觸孔內形成有具有鈦層、氮化鈦層、及鎢層之積層構造之接觸插塞60S、60D。又，接觸插塞60S、60D形成於源極區域50S及汲極區域50D之上。 繼而，如圖26所示，在接觸插塞60S、60D之上形成有包含鋁(Al)之源極電極30S及汲極電極30D(相當於第1金屬M1)。又，在形成源極電極30S及汲極電極30D後，於第3絕緣層83、源極電極30S、及汲極電極30D之上利用CVD法等形成包含氧化矽之第4絕緣層84。 其次，如圖27所示，在形成第4絕緣層84後，利用光微影及乾式蝕刻形成開口P1、P2、P3。開口P1形成於半導體層50之源極電極30S及汲極電極30D之間之區域。又，開口P2、P3在以下之步驟中係在形成有金屬層32、33之區域形成。此外，開口P1、P2、P3之寬度可設定為例如100 nm～1000 nm。 此時，由於第2絕緣層82作為蝕刻阻擋層而發揮機能，故開口P1、P2、P3之蝕刻係貫通包含氧化矽之第4絕緣層84及第3絕緣層83而進行，並在第2絕緣層82之上表面停止。 繼而，如圖28所示，在第4絕緣層84之上利用例如CVD法等形成包含氧化矽之第5絕緣層85。第5絕緣層85以覆蓋開口P1、P2、P3之上部之方式堆積。因而，在開口P1、P2、P3被第5絕緣層85埋入之前，開口P1、P2、P3之上部被封閉，且在開口P1、P2、P3之內部形成空隙即低介電常數層71、72、73。此外，開口P1、P2、P3之側面及底面可由第5絕緣層85被覆。 因而，在同時形成低介電常數層71、72、73之情形下，低介電常數層71、72、73之各者之上端或下端中至少任一者係設置於同一層。在同時形成低介電常數層71、72、73之情形下，能夠使半導體裝置10之製造步驟簡略化。 由於低介電常數層71、72、73為例如空隙，故與第3絕緣層83、第4絕緣層84、及第5絕緣層85(例如氧化矽)相比介電常數為低。此外，低介電常數層71、72、73可存在有空氣，亦可為真空。 又，低介電常數層71、72、73可藉由以與第3絕緣層83、第4絕緣層84、及第5絕緣層85(例如氧化矽)相比介電常數為低之材料(例如SiOC、無機SOG、及有機SOG等)填充開口P1、P2、P3之內部而形成。例如，低介電常數層71、72、73可藉由利用CVD法等以SiOC埋入開口P1、P2、P3而形成。又，低介電常數層71、72、73亦可藉由利用旋轉塗佈法等以無機或有機SOG埋入開口P1、P2、P3而形成。 其次，如圖29所示，在第5絕緣層85之上且在形成有低介電常數層72之區域之上方形成包含鋁(Al)之金屬層32。金屬層32為與場效電晶體之各種電極連接之配線層，相當於第2金屬。又，在金屬層32及第5絕緣層85之上利用CVD法等形成包含氧化矽之第6絕緣層86。 繼而，如圖30所示，在第6絕緣層86之上且在形成有低介電常數層73之區域之上方形成包含鋁(Al)之金屬層33。金屬層33為與場效電晶體之各種電極連接之配線層或電極墊等，相當於第3金屬。再者，在金屬層33及第6絕緣層86之上利用CVD法等形成包含氧化矽之第7絕緣層87。 利用以上之步驟可製造本實施方式之半導體裝置10。本實施方式之半導體裝置10能夠使作為配線或電極中至少任一者之金屬層32、33與支持基板53之間之具有非線形性之電容減小。藉此，由於本實施方式之半導體裝置10之非線形性降低，故能夠在使用半導體裝置10之電路中抑制產生除輸入/輸出信號以外之信號(亦即信號之失真)之情形。 此外，應瞭解上述實施方式中所說明之各層之形狀、材料、厚度、及成膜方法等並不限定於上述例示，可使用其他的形狀、材料、厚度、及成膜方法。 ＜3.應用例＞ 再者，參照圖31而針對本實施方式之半導體裝置10之應用例進行說明。圖31係顯示作為本實施方式之半導體裝置10之應用例之無線通訊裝置之一例的方塊圖。 如圖31所示，無線通訊裝置3為具有例如聲音、資料通訊、及LAN(Local Area Network：區域網路)連接等之功能的行動電話系統。無線通訊裝置3具備例如天線ANT、高頻開關1、高功率放大器HPA、高頻積體電路RFIC(Radio Frequency Integrated Circuit，射頻積體電路)、基帶部BB、聲音輸出部MIC、資料輸出部DT、及外部介面部I/F(例如無線LAN、藍芽(註冊商標)等)。 高頻開關1由例如圖1、圖2及圖7中所說明之高頻開關構成。且，高頻積體電路RFIC與基帶部BB由內部介面連接。 在無線通訊裝置3中，當從發送系統朝天線ANT輸出發送信號時，從基帶部BB輸出之發送信號經由高頻積體電路RFIC、高功率放大器HPA、及高頻開關1而朝天線ANT輸出。 又，在無線通訊裝置3中，當將接收信號朝接收系統輸入時，由天線ANT接收到之接收信號經由高頻開關1及高頻積體電路RFIC而輸入至基帶部BB。經基帶部BB處理之接收信號從聲音輸出部MIC、資料輸出部DT、及外部介面部I/F等之輸出部輸出。 此外，雖然在上述內容中，針對將本實施方式之半導體裝置10應用於無線通訊裝置3之高頻開關1之情形進行了說明，但本發明之技術並不限定於上述內容。例如，本實施方式之半導體裝置10亦可應用於除高頻開關(RF-SW)以外之放大器(Power Amplifier：PA，功率放大器)等之其他之高頻裝置。 以上係一邊參照附圖一邊針對本發明之適合之實施方式詳細地進行了說明，但本發明之技術性範圍並不限定於上述之例。只要係具有本發明之技術領域之通常之知識的技術人員顯然可在專利申請範圍中所記載之技術性思想之範圍內想到各種變化例或修正例，應瞭解其等亦屬本發明之技術性範圍內。 又，本說明書中所記載之效果終極而言僅為說明性或例示性效果，而非限定性效果。即，本發明之技術除可獲得上述之效果外，還可替代上述之效果而獲得本領域技術人員根據本說明書之記載即顯而易知之其他效果。 此外，下述之構成亦屬本發明之技術性範圍內。 (1) 一種半導體裝置，其具備： 設置有場效電晶體之電晶體區域；及 設置有與前述場效電晶體電性連接之金屬層之配線區域；且 前述配線區域具備： 設置於前述金屬層與基板之間之絕緣層；及 設置於前述金屬層之下之前述絕緣層中且與前述絕緣層相比介電常數為低之低介電常數層。 (2) 如前述(1)之半導體裝置，其中前述低介電常數層設置有複數層；且 前述低介電常數層之各者配置為條帶狀。 (3) 如前述(1)之半導體裝置，其中前述低介電常數層設置有複數層；且 前述低介電常數層之各者配置為錯落狀。 (4) 如前述(1)～(3)中任一項之半導體裝置，其中前述絕緣層設置為複數層；且 前述低介電常數層設置於前述絕緣層之各者。 (5) 如前述(4)之半導體裝置，其中設置於前述絕緣層之各者之前述低介電常數層在平面觀察前述基板之際以不重疊之方式配置。 (6) 如前述(5)之半導體裝置，其中設置於前述絕緣層之各者之前述低介電常數層在平面觀察前述基板之際配置為錯落狀。 (7) 如前述(1)～(3)中任一項之半導體裝置，其中前述低介電常數層設置為貫通至前述基板為止。 (8) 如前述(1)～(7)中任一項之半導體裝置，其中在前述金屬層之上介隔以金屬間絕緣層而進一步設置有上部金屬層；且 在前述金屬層與前述上部金屬層之間之前述金屬間絕緣層設置有與前述金屬間絕緣層相比介電常數為低之金屬間低介電常數層。 (9) 如前述(1)～(8)中任一項之半導體裝置，其中前述低介電常數層至少設置於在平面觀察前述基板之際之前述金屬層之射影區域。 (10) 如前述(1)～(9)中任一項之半導體裝置，其中前述金屬層為與前述場效電晶體電性連接之配線或電極中任一者。 (11) 如前述(1)～(10)中任一項之半導體裝置，其中前述低介電常數層設置有複數層；且 前述低介電常數層之各者之上端或下端中至少任一者係設置於同一層。 (12) 如前述(1)～(11)中任一項之半導體裝置，其中前述場效電晶體為高頻裝置用之場效電晶體。 (13) 一種半導體裝置之製造方法，其包含以下步驟： 在電晶體區域形成場效電晶體之步驟； 將設置有與前述場效電晶體電性連接之金屬層之配線區域、及前述電晶體區域以絕緣層埋入之步驟； 在前述絕緣層形成與前述絕緣層相比介電常數為低之低介電常數層之步驟；及 在前述低介電常數層之上形成前述金屬層之步驟。
1‧‧‧SP10T開關/高頻開關/接點 1A‧‧‧SPST開關 1B‧‧‧開關元件 2‧‧‧接點 2f1‧‧‧頻率 2f1-f2‧‧‧頻率 2f2‧‧‧頻率 2f2-f1‧‧‧頻率 3‧‧‧接點 3f1-2f2‧‧‧頻率 3f2-2f1‧‧‧頻率 4‧‧‧接點 5‧‧‧接點/雙工器 6‧‧‧接點 7‧‧‧接點/開關元件 8‧‧‧接點 9‧‧‧接點 10‧‧‧接點/半導體裝置 20‧‧‧閘極電極 23‧‧‧閘極氧化膜 30D‧‧‧汲極電極 30S‧‧‧源極電極 32‧‧‧金屬層/第2金屬 33‧‧‧金屬層/第3金屬 34‧‧‧金屬層 50‧‧‧半導體層 50D‧‧‧汲極區域 50S‧‧‧源極區域 51D‧‧‧低電阻區域 51S‧‧‧低電阻區域 52D‧‧‧延伸區域 52S‧‧‧延伸區域 53‧‧‧支持基板 54‧‧‧埋入氧化膜 55‧‧‧SOI基板 56‧‧‧元件分離層 60D‧‧‧接觸插塞 60S‧‧‧接觸插塞 71‧‧‧低介電常數層 72‧‧‧低介電常數層 72A‧‧‧低介電常數層 72B‧‧‧低介電常數層 73‧‧‧低介電常數層 74‧‧‧低介電常數層 80‧‧‧層間絕緣層 80A‧‧‧層間絕緣層 80B‧‧‧層間絕緣層 81‧‧‧第1絕緣層 82‧‧‧第2絕緣層 82A‧‧‧第2絕緣層 82B‧‧‧第2絕緣層 83‧‧‧第3絕緣層 84‧‧‧第4絕緣層 85‧‧‧第5絕緣層 85A‧‧‧第5絕緣層 85B‧‧‧第5絕緣層 86‧‧‧第6絕緣層 87‧‧‧第7絕緣層 88‧‧‧第8絕緣層 89‧‧‧第9絕緣層 90‧‧‧第10絕緣層 201‧‧‧指形部 202‧‧‧連結部 301D‧‧‧指形部 301S‧‧‧指形部 302D‧‧‧連結部 302S‧‧‧連結部 AA‧‧‧主動區域 ANT‧‧‧天線 BB‧‧‧基帶部 CoffWg1‧‧‧關斷電容 CoffWg2‧‧‧關斷電容 DT‧‧‧資料輸出部 e-‧‧‧電子 FET1‧‧‧第1開關元件 FET2‧‧‧第2開關元件 f1‧‧‧頻率 f2‧‧‧信號之失真 f3‧‧‧信號之失真 HPA‧‧‧高功率放大器 I/F‧‧‧外部介面部 IM3‧‧‧3次交互調變失真 IM5‧‧‧5次交互調變失真 IMPL‧‧‧植入 L21‧‧‧長度 M1‧‧‧第1金屬 MIC‧‧‧聲音輸出部 P1‧‧‧開口 P2‧‧‧開口 P3‧‧‧開口 Port1‧‧‧第1埠 Port2‧‧‧第2埠 RFIC‧‧‧高頻積體電路 Ron/Wg1‧‧‧導通電阻 Ron/Wg2‧‧‧導通電阻 Rx1‧‧‧接收信號 Rx2‧‧‧接收信號 Tx1‧‧‧發送信號 Tx2‧‧‧發送信號 Vc1‧‧‧控制電壓 Vc2‧‧‧控制電壓
圖1係顯示具備本發明之一個實施方式之半導體裝置之高頻開關之構成的概念圖。 圖2係顯示具備本發明之一個實施方式之半導體裝置之高頻開關之構成的概念圖。 圖3係圖2所示之SPST開關之等效電路之電路圖。 圖4係SPST開關導通時之等效電路之電路圖。 圖5係SPST開關關斷時之等效電路之電路圖。 圖6(A)、圖6(B)係說明高次諧波失真及交互調變失真的說明圖。 圖7係說明對應於3G規格及2G規格之各者之多頻帶對應之開關元件的概念圖。 圖8係顯示本發明之一個實施方式之半導體裝置之整體構成的平面圖。 圖9係顯示該實施方式之半導體裝置之剖面構造之積層方向的剖視圖。 圖10係說明半導體裝置之非線形電容的說明圖。 圖11係第1構造例之半導體裝置之積層方向的剖視圖。 圖12A係顯示第1構造例之低介電常數層之平面配置之一例的平面圖。 圖12B係顯示第1構造例之低介電常數層之平面配置之一例的平面圖。 圖13係第2構造例之半導體裝置10之積層方向之剖視圖。 圖14A係顯示第2構造例之低介電常數層之配置之一例的平面圖。 圖14B係顯示第2構造例之低介電常數層之配置之一例的平面圖。 圖15係第3構造例之半導體裝置之積層方向之剖視圖。 圖16係第4構造例之半導體裝置之積層方向之剖視圖。 圖17係第5構造例之半導體裝置之積層方向之剖視圖。 圖18係第6構造例之半導體裝置之積層方向之剖視圖。 圖19係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖20係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖21係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖22係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖23係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖24係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖25係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖26係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖27係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖28係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖29係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖30係顯示該實施方式之半導體裝置之製造步驟之積層方向的剖視圖。 圖31係顯示作為該實施方式之半導體裝置之應用例之無線通訊裝置之一例的方塊圖。
10‧‧‧半導體裝置
20‧‧‧閘極電極
23‧‧‧閘極氧化膜
30D‧‧‧汲極電極
30S‧‧‧源極電極
32‧‧‧金屬層/第2金屬
33‧‧‧金屬層/第3金屬
50‧‧‧半導體層
50D‧‧‧汲極區域
50S‧‧‧源極區域
51D‧‧‧低電阻區域
51S‧‧‧低電阻區域
52D‧‧‧延伸區域
52S‧‧‧延伸區域
53‧‧‧支持基板
54‧‧‧埋入氧化膜
55‧‧‧SOI基板
56‧‧‧元件分離層
60D‧‧‧接觸插塞
60S‧‧‧接觸插塞
71‧‧‧低介電常數層
72‧‧‧低介電常數層
73‧‧‧低介電常數層
80‧‧‧層間絕緣層
81‧‧‧第1絕緣層
82‧‧‧第2絕緣層
83‧‧‧第3絕緣層
84‧‧‧第4絕緣層
85‧‧‧第5絕緣層
86‧‧‧第6絕緣層
87‧‧‧第7絕緣層

Claims (12)

  1. 一種半導體裝置，其具備：設置有場效電晶體之電晶體區域；及設置有與前述場效電晶體電性連接之金屬層之配線區域；且前述配線區域具備：設置於前述金屬層與基板之間之絕緣層；及設置於前述金屬層之下之前述絕緣層中且與前述絕緣層相比介電常數為低之低介電常數層；在前述金屬層之上介隔金屬間絕緣層而進一步設置有上部金屬層；在前述金屬層與前述上部金屬層之間之前述金屬間絕緣層設置有與前述金屬間絕緣層相比介電常數為低之金屬間低介電常數層。
  2. 如請求項1之半導體裝置，其中前述低介電常數層設置有複數層；且前述低介電常數層之各者配置為條帶狀。
  3. 如請求項1之半導體裝置，其中前述低介電常數層設置有複數層；且前述低介電常數層之各者配置為錯落狀。
  4. 如請求項1之半導體裝置，其中前述絕緣層設置為複數層；且前述低介電常數層設置於前述絕緣層之各者。
  5. 如請求項4之半導體裝置，其中設置於前述絕緣層之各者之前述低介 電常數層在平面觀察前述基板之際以不重疊之方式設置。
  6. 如請求項5之半導體裝置，其中設置於前述絕緣層之各者之前述低介電常數層在平面觀察前述基板之際配置為錯落狀。
  7. 如請求項1之半導體裝置，其中前述低介電常數層設置為貫通至前述基板為止。
  8. 如請求項1之半導體裝置，其中前述低介電常數層至少設置於在平面觀察前述基板之際之前述金屬層之射影區域。
  9. 如請求項1之半導體裝置，其中前述金屬層為與前述場效電晶體電性連接之配線或電極中任一者。
  10. 如請求項1之半導體裝置，其中前述低介電常數層設置有複數層；且前述低介電常數層之各者之上端或下端中至少任一者係設置於同一層。
  11. 如請求項1之半導體裝置，其中前述場效電晶體為高頻裝置用之場效電晶體。
  12. 一種半導體裝置之製造方法，其包含以下步驟：在電晶體區域形成場效電晶體之步驟； 將設置有與前述場效電晶體電性連接之金屬層之配線區域、及前述電晶體區域以絕緣層埋入之步驟；在前述絕緣層形成與前述絕緣層相比介電常數為低之低介電常數層之步驟；在前述低介電常數層之上形成前述金屬層之步驟；在前述金屬層之上介隔金屬間絕緣層而進一步設置上部金屬層之步驟；及在前述金屬層與前述上部金屬層之間之前述金屬間絕緣層設置與前述金屬間絕緣層相比介電常數為低之金屬間低介電常數層之步驟。
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