CN114678330A - 半导体结构的形成方法及半导体结构 - Google Patents

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Abstract

本发明实施例提供一种半导体结构的形成方法及半导体结构，其中，半导体结构的形成方法，包括：在衬底上形成多个分立的晶体管结构；形成覆盖晶体管结构的介质层；在介质层的顶部表面形成分立的金属层；在金属层之间的间隙形成开口；用绝缘层填充开口，绝缘层的介电常数小于介质层的介电常数，绝缘层用于减小金属层之间的寄生电容，以及减小金属层与晶体管结构之间的寄生电容；本发明实施例旨在提供一种阵列区的金属层的形成方法，且形成的金属层与其他导电结构之间的寄生电容较小。

Description

半导体结构的形成方法及半导体结构
技术领域
本发明涉及半导体结构制造领域，特别涉及一种半导体结构的形成方法及半导体结构。
背景技术
传统的动态随机存取存储器(Dynamic Random Access Memory，DRAM)阵列区的布局受到字线间距和位线间距的限制。
随着技术的进步，半导体结构尺寸逐渐缩小，字线间距和位线间距不断减小，导致阵列区的金属层的金属布线难以形成图案，且由于特征尺寸的缩小，金属层与其他导电结构，例如位于两个阵列之间的晶体管结构，之间的寄生电容增大，影响形成的半导体结构的电学性能。
如何形成阵列区的金属层，且降低金属层与其他导电结构之间的寄生电容，是当下亟待解决的问题。
发明内容
本发明实施例提供一种半导体结构的形成方法及半导体结构，旨在提供一种阵列区的金属层的形成方法，且形成的金属层与其他导电结构之间的寄生电容较小。
为解决上述技术问题，本发明的实施例提供了一种半导体结构的形成方法，包括：在衬底上形成多个分立的晶体管结构；形成覆盖晶体管结构的介质层；在介质层的顶部表面形成分立的金属层；在金属层之间的间隙形成开口；用绝缘层填充开口，绝缘层的介电常数小于介质层的介电常数，绝缘层用于减小金属层之间的寄生电容，以及减小金属层与晶体管结构之间的寄生电容。
与相关技术相比，基于金属层之间的间隙，在金属层间隙的介质层中形成开口，且在开口中填充介电常数小于介质层的绝缘层，降低了金属层与晶体管结构之间的半导体结构的介电常数，从而降低了金属层与晶体管结构之间的寄生电容，且降低了金属层与金属层之间的寄生电容。
另外，在介质层的顶部表面形成分立的金属层，包括以下步骤：在介质层上形成覆盖介质层顶部表面的金属膜；在金属膜顶部表面形成图形化的第一掩膜层；在第一掩膜层侧壁形成第二掩膜层；形成填充第二掩膜层之间间隙的第三掩膜层；去除第二掩膜层，直至暴露出金属膜；基于第一掩膜层和第三掩膜层，去除暴露出的金属膜，形成分立的金属层。基于自对准双重成像技术(Self-aligned Double Patterning，SADP)形成的金属层，金属层之间的间距较小，使得金属层的布局符合字线间距和位线间距的限制。
另外，形成填充第二掩膜层之间间隙的第三掩膜层，包括以下步骤：形成填充第二掩膜层之间间隙，且覆盖第一掩膜层和第二掩膜层的第三掩膜；去除第一掩膜层和第二掩膜层顶部表面的第三掩膜，形成第三掩膜层。
另外，在平行于衬底表面的方向上且垂直于第一掩膜层的方向上，形成的第二掩膜层的宽度为10nm～50nm。
另外，绝缘层的材料包括掺杂有硼或磷的氧化硅。
另外，用绝缘层填充开口，包括以下步骤：形成覆盖开口侧壁和金属层侧壁的第一绝缘膜；在第一绝缘膜的侧壁上形成第二绝缘膜；第一绝缘膜与第二绝缘膜的材料不同，第一绝缘膜与第二绝缘膜共同构成绝缘层。采用第一绝缘膜和第二绝缘膜形成的绝缘层，可以进一步降低绝缘层的介电常数，从而进一步减小金属层和晶体管结构之间的寄生电容，且进一步减小金属层与金属层之间的寄生电容。
另外，形成的第一绝缘膜的厚度为2nm～10nm。
另外，形成的第二绝缘膜还围成空气间隙，空气间隙用于减小绝缘层的介电常数。形成的绝缘层中还具有空气间隙，通过空气间隙进一步减小形成的绝缘层的介电常数。
另外，围成的空气间隙还位于金属层之间的间隙中。
另外，在垂直于衬底表面的方向上，空气间隙的长度至少为10nm。
另外，采用原子层沉积的方式在第一绝缘膜侧壁形成第二绝缘膜，并对金属层之间的间隙进行封口，以围成空气间隙。
另外，采用封口工艺在第一绝缘膜侧壁的顶部形成第二绝缘膜，并同时围成空气间隙。
本发明实施例还提供了一种半导体结构，包括：晶体管结构，位于衬底表面；介质层，覆盖衬底和晶体管结构；金属层，分立设置在介质层顶部表面；开口，基于金属层之间的间隙，设置在介质层中；绝缘层，填充开口和金属层之间的间隙，绝缘层的介电常数小于介质层的介电常数，用于减小金属层之间的寄生电容，以及金属层与晶体管结构之间的寄生电容。
另外，金属层之间的间隙的宽度为10nm～50nm。
另外，绝缘层的材料包括掺杂有硼或磷的氧化硅。
另外，绝缘层包括：第一绝缘膜，位于开口和金属层侧壁；第二绝缘膜，位于第一绝缘膜侧壁且填充开口和金属层之间的间隙；第一绝缘膜与第二绝缘膜的材料不同。
另外，绝缘层包括：第一绝缘膜，位于开口和金属层侧壁；第二绝缘膜，位于第一绝缘膜侧壁顶部，用于对金属层之间的间隙进行封口；第一绝缘膜与第二绝缘膜的材料不同。
另外，第一绝缘膜的厚度为2nm～10nm。
另外，绝缘层还包括：空气间隙，由第二绝缘膜围成，用于减小绝缘层的介电常数。
另外，空气间隙还位于金属层之间的间隙中。
另外，在垂直于衬底表面的方向上，空气间隙的长度至少为10nm。
相比于相关技术而言，绝缘层的介电常数小于介质层的介电常数，且绝缘层位于金属层之间的间隙处，用于降低金属层与晶体管结构之间半导体结构的介电常数，且降低金属层与金属层之间半导体结构的介电常数，从而降低金属层与晶体管结构之间的寄生电容，以及降低金属层和金属层之间的寄生电容。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1～图12为本发明一实施例提供的半导体结构的形成方法中各步骤对应的剖面结构示意图；
图13为本发明又一实施例提供的半导体结构的应用的结构示意图。
具体实施方式
随着技术的进步，半导体结构尺寸逐渐缩小，字线间距和位线间距不断减小，导致阵列区的金属层的金属布线难以形成图案，且由于特征尺寸的缩小，金属层与其他导电结构，例如位于两个阵列之间的晶体管结构，之间的寄生电容增大，影响形成的半导体结构的电学性能。
为解决上述问题，本发明一实施例提供了一种半导体结构的形成方法，包括：在衬底上形成多个分立的晶体管结构；形成覆盖晶体管结构的介质层；在介质层的顶部表面形成分立的金属层；在金属层之间的间隙形成开口；用绝缘层填充开口，绝缘层的介电常数小于介质层的介电常数，绝缘层用于减小金属层之间的寄生电容，以及减小金属层与晶体管结构之间的寄生电容。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1～图12为本发明一实施例提供的半导体结构的形成方法中各步骤对应的剖面结构示意图，以下结合附图对本实施例提供的一种半导体结构的形成方法作进一步详细说明。
参考图1，提供衬底101，在衬底101上形成多个分立的晶体管结构102，形成覆盖晶体管结构102的介质层111。
衬底101的材料可以包括蓝宝石、硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施例中衬底101采用硅材料，本领域技术人员清楚，本实施例采用硅材料作为衬底101是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。
晶体管结构102分立的位于衬底101上，需要说明的是，附图中给出的晶体管结构102为简化结构，仅用于体现晶体管结构102的位置，晶体管结构102并不构成对本实施例的限定。另外，衬底101中还包括浅沟槽隔离结构等其他半导体结构，由于并不涉及到本发明的核心要点，在此不过多赘述，本领域技术人员可以理解衬底101中包括使半导体结构正常运行的其他结构。
在本实施例中，介质层111为层间介质层(inter-layer dielectric，ILD)，用于电隔离后续形成的金属层与位于衬底101上的晶体管结构102。在一个例子中，垂直于衬底101表面的方向上，介质层111的厚度为100nm～150nm，例如110nm、120nm、130nm或140nm；若介质层111的厚度低于100nm，由于较薄的介质层，使得后续形成的金属层与晶体管结构102之间的距离近，存在短路的风险；若介质层111的厚度大于150nm，最终形成的半导体结构的厚度过厚，容易限制半导体结构的应用。介质层111的材料采用绝缘材料，例如可以是二氧化硅、氮化硅、氮氧化硅等。
具体地，形成介质层111的方法包括采用旋转涂覆(Spin-On Deposition，SOD)，采用SOD的方式形成介质层111具有较好的粘附性和间隙填充能力，保证形成的介质层111可以完全覆盖分立的晶体管结构102，避免晶体管结构102出现短路的风险。
参考图2～图7，在介质层111的顶部表面形成分立的金属层103，在金属层103之间的间隙形成开口105，以下结合附图对形成分立的金属层103和形成开口105的方法进行进一步详细说明。
参考图2，在介质层111上形成覆盖介质层111顶部表面的金属膜113，在金属膜113顶部表面形成图形化的第一掩膜层114，在第一掩膜层侧壁形成第二掩膜层124。
具体地，采用原子层沉积的方法或化学气相沉积的方法形成初始金属膜(未图示)，在本实施例中，采用原子层沉积的方式形成初始金属膜(未图示)，采用原子层沉积形成的初始金属膜(未图示)具有良好的覆盖性；在其他实施例中，例如，可以采用500℃或600℃下进行化学气相沉积的方法形成金属膜。
形成初始金属膜(未图示)后，采用化学机械研磨的方式对初始金属膜(未图示)的顶部进行打磨，形成顶部表面较为平坦的金属膜113，化学机械研磨的方式具有较高的去除速率，有利于缩短工艺周期。
在本实施例中，金属膜113可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等，金属膜113用于后续形成金属层，对DRAM阵列区的电容结构进行互联。
形成金属膜113后，在金属膜113顶部表面形成第一掩膜(未图示)，然后在第一掩膜顶部表面形成图形化的光刻胶层，基于图形化的光刻胶层图形化第一掩膜(未图示)，形成图形化的第一掩膜层114。
形成第一掩膜层114后，在第一掩膜层114的侧壁形成第二掩膜层124。
具体地，采用原子层沉积的方法形成第二掩膜层124，采用原子层沉积形成的第二掩膜层124具有良好的致密性，且形成第二掩膜层124的厚度可控。
在平行于衬底101表面的方向上，且垂直于第一掩膜层114的方向上，形成的第二掩膜层124的宽度为10nm～50nm，例如20nm、30nm或40nm，若第二掩膜层124的宽度小于10nm，会导致后续形成的开口的宽度小于10nm，降低寄生电容的效果差；若第二掩膜层124的宽度大于50nm，则金属互连占用了更大的芯片面积，不利于半导体工艺的微缩。
在本实施例中，第二掩膜层124与第一掩膜层114的材料不同，从而存在刻蚀选择比，用于后续选择性刻蚀第一掩膜层114或第二掩膜层124。
参考图3和图4，形成填充第二掩膜层124之间间隙的第三掩膜层134。
具体地，参考图3，形成填充第二掩膜层124之间间隙，且覆盖第一掩膜层114和第二掩膜层124的第三掩膜104。
具体地，采用化学气相沉积的方法形成第三掩膜104，采用化学气相沉积形成第三掩膜104具有较高的沉积速率，有利于缩短工艺周期。
在本实施例中，第三掩膜104与第二掩膜层124的材料不同，从而存在刻蚀选择比，用于后续选择性刻蚀第三掩膜104或第二掩膜层124。
参考图4，去除第一掩膜层114和第二掩膜层124顶部表面的第三掩膜104，形成第三掩膜层134。
形成第三掩膜104后，采用化学机械研磨的方式或者刻蚀的方式去除第一掩膜层114和第二掩膜层124顶部表面的第三掩膜104，在本实施例中，采用化学机械研磨的方式去除第一掩膜层114和第二掩膜层124顶部表面的第三掩膜104，采用化学机械研磨相较于刻蚀的方式具有较高的去除速率，有利于缩短工艺周期。
参考图5，去除第二掩膜层124(参考图4)，直至暴露出金属膜113(参考图4)，基于第一掩膜层114和第三掩膜层134，去除暴露出的金属膜113，形成分立的金属层103。
由于第二掩膜层124与第一掩膜层114存在刻蚀选择比，且第三掩膜层124与第三掩膜层134存在刻蚀选择比，采用对第二掩膜层124刻蚀速度大于第一掩膜层114和第三掩膜层134的刻蚀工艺，选择性去除第二掩膜层124，直至暴露出金属膜113。
去除第二掩膜层124之后，基于第一掩膜层114和第三掩膜层134，采用干法刻蚀的方式刻蚀去除暴露出的金属膜113，由于干法刻蚀具有较高的纵向刻蚀速率，且横向刻蚀速率较低，使形成的金属层103的边缘形貌良好。
参考图6，去除第一掩膜层114和第三掩膜层134。
形成分立的金属层103之后，去除第一掩膜层114和第三掩膜层134，具体地，采用化学机械研磨的方式或者刻蚀的方式去除第一掩膜层114和第二掩膜层124，在本实施例中，采用化学机械研磨的方式去除第一掩膜层114和第二掩膜层124，采用化学机械研磨相较于刻蚀的方式具有较高的去除速率，有利于缩短工艺周期。
参考图7，基于分立的金属层103之间的间隙，在金属层103之间的间隙形成开口105。
在一个例子中，填充开口105的绝缘层为单层结构，下面结合附图对形成的单层结构的绝缘层进行详细说明。
参考图8，用绝缘层106填充开口105(参考图7)，绝缘层106的介电常数小于介质层111的介电常数，绝缘层106用于减小金属层103之间的寄生电容，以及减小金属层103与晶体管结构102之间的寄生电容。
具体地，采用原子层沉积的方式形成填充开口105的绝缘层106，采用原子层沉积形成的绝缘层106具有良好的致密性，在本实施例中，绝缘层106的材料包括掺杂有硼或磷的氧化硅；在其他实施例中，绝缘层的材料可以根据介质层的材料进行具体设置。
通过形成绝缘层106替代部分介质层111，使得金属层103与晶体管结构102之间的半导体结构的介电常数减小，从而减小金属层103与晶体管结构102之间的寄生电容；且使得金属层103与金属层103之间的半导体结构的介电常数减小，从而减小金属层103与金属层103之间的寄生电容；另外，通过在金属层103之间设置绝缘层106，防止间隔较小的金属层103之间出现电串扰。
在另一个例子中，填充开口105的绝缘层为多层结构，本实施例以两层结构为例，下面结合附图对形成的多层结构的绝缘层进行详细说明，需要说明的是，在其他实施例中，绝缘层还可以为三层或三层以上的结构，本领域技术人员理解，本实施例公开的两层绝缘结构的形成方法可以适用于多层结构，若非使用特殊的绝缘层的形成方法，应当属于本发明的保护范围内。
参考图9，形成覆盖开口105(参考图7)侧壁和金属层103侧壁的第一绝缘膜216。
具体地，采用原子层沉积的方法形成第一绝缘膜216，采用原子层沉积形成第一绝缘膜216具有良好的致密性，且形成第一绝缘膜216的厚度可控。
在本实施例中，形成的第一绝缘膜216的厚度为2nm～10nm，例如4nm、6nm或者8nm。
参考图10，在第一绝缘膜216的侧壁上形成第二绝缘膜226，第一绝缘膜216和第二绝缘膜226的材料不同，第一绝缘膜216和第二绝缘膜226共同构成绝缘层。
具体地，采用原子层沉积的方法形成第二绝缘膜226，采用原子层沉积形成第二绝缘膜226具有良好的覆盖性，在其他实施例中，例如，可以采用500℃或600℃下进行化学气相沉积的方法形成金属膜第二绝缘膜。
相比于单层结构的绝缘层，通过不同材料形成的绝缘膜构成多层结构的绝缘层，可以进一步减少形成的绝缘层的介电常数。需要说明的是，第一绝缘膜216和第二绝缘膜226可以采用相同的材料和不同的材料，即使第一绝缘膜216和第二绝缘膜226采用相同的材料，由于第一绝缘膜216和第二绝缘膜226之间存在界面层，仍可以降低形成的绝缘层的介电常数。
进一步地，参考图11，形成的第二绝缘膜226还围成空气间隙206，空气间隙206用于减小绝缘层的介电常数。具体地，本实施例给出了两种形成空气间隙206的方法，具体如下：
方法一：采用原子层沉积的方式在第一绝缘膜216侧壁形成第二绝缘膜226，并对金属层103之间的间隙进行封口，以围成空气间隙206。
方法二：采用封口工艺在第一绝缘膜216侧壁的顶部形成第二绝缘膜226，并同时围成空气间隙206。
在垂直于衬底101表面的方向上，空气间隙206的长度至少为10nm。在一个例子中，空气间隙206的长度为10nm～100nm，例如，30nm、50nm、70nm或90nm；若空气间隙206的长度小于10nm，通过空气间隙206降低介电常数的效果差，若空气间隙206的长度大于100nm，由于存在较大的空气间隙，可能存在电击穿，从而导致短路的现象。需要说明的是，空气间隙206的长度为10nm～100nm是基于介质层111的厚度为100nm～150nm，在具体的应用过程中，空气间隙206的长度可以根据介质层111的厚度进行具体设置。
通过形成空气间隙206，降低金属层103与晶体管结构102之间的半导体结构的介电常数，进而降低金属层103与晶体管结构102之间的寄生电容。
更进一步地，参考图12，围成的空气间隙206还位于金属层103之间的间隙中。空气间隙206还位于金属层103之间，可以进一步降低金属层103与金属层103之间半导体结构的介电常数，从而降低金属层103与金属层103之间的寄生电容。
相对于相关技术而言，基于金属层之间的间隙，在金属层间隙的介质层中形成开口，且在开口中填充介电常数小于介质层的绝缘层，降低了金属层与晶体管结构之间的半导体结构的介电常数，从而降低了金属层与晶体管结构之间的寄生电容，且降低了金属层与金属层之间的寄生电容。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
本发明另一实施例涉及一种半导体结构，包括：晶体管结构，位于衬底表面；介质层，覆盖衬底和晶体管结构；金属层，分立设置在介质层顶部表面；开口，基于金属层之间的间隙，设置在介质层中；绝缘层，填充开口和金属层之间的间隙，绝缘层的介电常数小于介质层的介电常数，用于减小金属层之间的寄生电容，以及金属层与晶体管结构之间的寄生电容。
图8、图10～图12为本实施例提供的半导体结构的剖面结构示意图，以下将结合附图对本实施例提供的半导体结构进行详细说明，与上述实施例相同或相应的部分，以下将不做详细赘述。
参考图8，半导体结构包括衬底101，衬底101的材料可以包括蓝宝石、硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施例中衬底101采用硅材料。
晶体管结构102，位于衬底101表面，晶体管结构102分立的位于衬底101上，需要说明的是，附图中给出的晶体管结构102为简化结构，仅用于体现晶体管结构102的位置，晶体管结构102并不构成对本实施例的限定。
需要说明的是，衬底101中还包括浅沟槽隔离结构等其他半导体结构，由于并不涉及到本发明的核心要点，在此不过多赘述，本领域技术人员可以理解衬底101中包括使半导体结构正常运行的其他结构。
介质层111，覆盖衬底101和晶体管结构102，在本实施例中，介质层111为层间介质层(inter-layer dielectric，ILD)，用于电隔离后续形成的金属层与位于衬底101上的晶体管结构102。在一个例子中，垂直于衬底101表面的方向上，介质层111的厚度为100nm～150nm，例如110nm、120nm、130nm或140nm。
金属层103，分立的设置在介质层111顶部表面，在本实施例中，金属层103可以为一种导电材料或者由多种导电材料构成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等，金属层103用于对DRAM阵列区的电容结构进行互联。在平行于衬底101表面的方向上，且垂直于第一掩膜层114的方向上，金属层之间的间隙的宽度为10nm～50nm，例如20nm、30nm或40nm。
开口105(参考图7)，基于金属层103之间的间隙，设置在介质层111中。
本实施例中，绝缘层106为单层结构，绝缘层106填充开口105和金属层103之间的间隙，绝缘层106的介电常数小于介质层111的介电常数，用于减小金属层103之间的寄生电容，以及金属层103与晶体管结构102之间的寄生电容。在本实施例中，绝缘层106的材料包括掺杂有硼或磷的氧化硅；在其他实施例中，绝缘层的材料可以根据介质层的材料进行具体设置。
在其他实施例中，绝缘层为多层结构，以两层结构为例，下面结合附图对多层结构的绝缘层进行详细说明，需要说明的是，绝缘层还可以为三层或三层以上的结构，本领域技术人员理解，本实施例公开的两层绝缘结构可以适用于多层结构，若非使用特殊的绝缘层的结构，应当属于本发明的保护范围内。
在一个例子中，参考图10，绝缘层包括：第一绝缘膜216，位于开口105和金属层103的侧壁；第二绝缘膜226，位于第一绝缘膜216侧壁且填充开口105和金属层103之间的间隙，第一绝缘膜216和第二绝缘膜226的材料不同。相比于单层结构的绝缘层，不同材料的绝缘膜构成多层结构的绝缘层，可以进一步减少形成的绝缘层的介电常数。需要说明的是，第一绝缘膜216和第二绝缘膜226可以采用相同的材料和不同的材料，即使第一绝缘膜216和第二绝缘膜226采用相同的材料，由于第一绝缘膜216和第二绝缘膜226之间存在界面层，仍可以降低形成的绝缘层106的介电常数。
具体地，形成的第一绝缘膜216的厚度为2nm～10nm，例如4nm、6nm或者8nm。
基于图10的半导体结构，进一步地，参考图11，绝缘层还包括空气间隙206，由第二绝缘膜226围成，用于减小绝缘层的介电常数。在垂直于衬底101表面的方向上，空气间隙206的长度至少为10nm。在一个例子中，空气间隙206的长度为10nm～100nm，例如，30nm、50nm、70nm或90nm。需要说明的是，空气间隙206的长度为10nm～100nm是基于介质层111的厚度为100nm～150nm，在具体的应用过程中，空气间隙206的长度可以根据介质层111的厚度进行具体设置。
更进一步地，参考图12，空气间隙206还位于金属层103之间的间隙中，空气间隙206还位于金属层103之间，可以进一步降低金属层103与金属层103之间半导体结构的介电常数，从而降低金属层103与金属层103之间的寄生电容。
在另一个例子中，绝缘层包括第一绝缘膜，位于开口和金属层侧壁；第二绝缘膜，位于第一绝缘膜侧壁顶部，用于对金属层之间的间隙进行封口，进行封口后，第一绝缘膜与第二绝缘膜共同围成空气间隙，第一绝缘膜与第二绝缘膜的材料不同；需要说明的是，第一绝缘膜与第二绝缘膜材料相同，也适用于上述结构，通过封口的第二绝缘膜直接形成空气间隙，降低金属层与晶体管结构之间的半导体结构的介电常数，进而降低金属层与晶体管结构之间的寄生电容。
与相关技术相比，绝缘层的介电常数小于介质层的介电常数，且绝缘层位于金属层之间的间隙处，用于降低金属层与晶体管结构之间半导体结构的介电常数，且降低金属层与金属层之间半导体结构的介电常数，从而降低金属层与晶体管结构之间的寄生电容，以及降低金属层和金属层之间的寄生电容。
本发明又一实施例提供了上述半导体结构的应用，本实施例基于图12提供的半导体结构为例进行说明，需要说明的是，图12提供的半导体结构可替换为图8、图10或者图11提供的半导体结构，下面结合附图对本实施例提供的半导体结构的应用进行详细说明，参考图13，具体如下：
衬底101中还设置有埋入式晶体管结构301，埋入式晶体管结构301包括埋入式栅极311、埋入式源极321和埋入式漏极331，其中埋入式源极321用于电连接电容结构，埋入式漏极331用于电连接金属层103。
具体地，半导体结构中还具有覆盖金属层103的中间层304，中间层304即金属层103到电容结构305之间的半导体结构，由于与本发明的核心内容无关，本实施例以中间层304表征在半导体结构中的位置。
半导体结构中还具有贯穿介质层111和部分衬底101的第一导电层303，第一导电层303用于电连接金属层103和埋入式漏极331，以实现埋入式漏极331电连接金属层103。
半导体结构中贯穿介质层111、中间层304和部分衬底101的第二导电层304，第二导电层304用于电连接电容结构305和埋入式源极321，以实现埋入式源极321电连接电容结构。
需要说明的是，本实施例中电容结构305仅用于表征电容结构305的位置，并不对电容结构的具体结构进行限定，在具体应用中，电容结构305可以采用柱状电容、双面电容等电容结构。
由于上述实施例与本实施例相互对应，因此本实施例可与上述实施例互相配合实施。上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述实施例中。
本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (21)

1.一种半导体结构的形成方法，其特征在于，包括：
在衬底上形成多个分立的晶体管结构；
形成覆盖所述晶体管结构的介质层；
在所述介质层的顶部表面形成分立的金属层；
在所述金属层之间的间隙形成开口；
用绝缘层填充所述开口，所述绝缘层的介电常数小于所述介质层的介电常数，所述绝缘层用于减小所述金属层之间的寄生电容，以及减小所述金属层与所述晶体管结构之间的寄生电容。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述介质层的顶部表面形成分立的金属层，包括以下步骤：
在所述介质层上形成覆盖所述介质层顶部表面的金属膜；
在所述金属膜顶部表面形成图形化的第一掩膜层；
在所述第一掩膜层侧壁形成第二掩膜层；
形成填充第二掩膜层之间间隙的第三掩膜层；
去除所述第二掩膜层，直至暴露出所述金属膜；
基于所述第一掩膜层和所述第三掩膜层，去除暴露出的所述金属膜，形成所述分立的金属层。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成填充第二掩膜层之间间隙的第三掩膜层，包括以下步骤：
形成填充第二掩膜层之间间隙，且覆盖所述第一掩膜层和所述第二掩膜层的第三掩膜；
去除所述第一掩膜层和所述第二掩膜层顶部表面的所述第三掩膜，形成所述第三掩膜层。
4.根据权利要求2所述的半导体结构的形成方法，其特征在于，在平行于所述衬底表面的方向上且垂直于所述第一掩膜层的方向上，形成的所述第二掩膜层的宽度为10nm～50nm。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述绝缘层的材料包括掺杂有硼或磷的氧化硅。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，用绝缘层填充所述开口，包括以下步骤：
形成覆盖所述开口侧壁和所述金属层侧壁的第一绝缘膜；
在所述第一绝缘膜的侧壁上形成第二绝缘膜；
所述第一绝缘膜与所述第二绝缘膜的材料不同，所述第一绝缘膜与所述第二绝缘膜共同构成所述绝缘层。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成的所述第一绝缘膜的厚度为2nm～10nm。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，形成的所述第二绝缘膜还围成空气间隙，所述空气间隙用于减小所述绝缘层的介电常数。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，围成的所述空气间隙还位于所述金属层之间的间隙中。
10.根据权利要求8或9所述的半导体结构的形成方法，其特征在于，在垂直于所述衬底表面的方向上，所述空气间隙的长度至少为10nm。
11.根据权利要求8所述的半导体结构的形成方法，其特征在于，采用原子层沉积的方式在所述第一绝缘膜侧壁形成所述第二绝缘膜，并对所述金属层之间的间隙进行封口，以围成所述空气间隙。
12.根据权利要求8所述的半导体结构的形成方法，其特征在于，采用封口工艺在所述第一绝缘膜侧壁的顶部形成所述第二绝缘膜，并同时围成所述空气间隙。
13.一种半导体结构，其特征在于，包括：
晶体管结构，位于衬底表面；
介质层，覆盖所述衬底和所述晶体管结构；
金属层，分立设置在所述介质层顶部表面；
开口，基于所述金属层之间的间隙，设置在所述介质层中；
绝缘层，填充所述开口和所述金属层之间的间隙，所述绝缘层的介电常数小于所述介质层的介电常数，用于减小所述金属层之间的寄生电容，以及所述金属层与所述晶体管结构之间的寄生电容。
14.根据权利要求13所所述的半导体结构，其特征在于，所述金属层之间的间隙的宽度为10nm～50nm。
15.根据权利要求13所述的半导体结构，其特征在于，所述绝缘层的材料包括掺杂有硼或磷的氧化硅。
16.根据权利要求13所述的半导体结构，其特征在于，所述绝缘层包括：
第一绝缘膜，位于所述开口和所述金属层侧壁；
第二绝缘膜，位于所述第一绝缘膜侧壁且填充所述开口和所述金属层之间的间隙；
所述第一绝缘膜与所述第二绝缘膜的材料不同。
17.根据权利要求13所述的半导体结构，其特征在于，所述绝缘层包括：
第一绝缘膜，位于所述开口和所述金属层侧壁；
第二绝缘膜，位于所述第一绝缘膜侧壁顶部，用于对金属层之间的间隙进行封口；
所述第一绝缘膜与所述第二绝缘膜的材料不同。
18.根据权利要求16或17所述的半导体结构，其特征在于，所述第一绝缘膜的厚度为2nm～10nm。
19.根据权利要求16所述的半导体结构，其特征在于，所述绝缘层还包括：空气间隙，由所述第二绝缘膜围成，用于减小所述绝缘层的介电常数。
20.根据权利要求19所述的半导体结构，其特征在于，所述空气间隙还位于所述金属层之间的间隙中。
21.根据权利要求19或20所述的半导体结构，其特征在于，在垂直于所述衬底表面的方向上，所述空气间隙的长度至少为10nm。
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