JP2012009490A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】高い耐電圧特性、および耐リーク特性を有する配線構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体素子が設けられた基板と、前記基板上に形成された第1および第2の配線と、前記第1の配線の下面の前記第2の配線側に接続されたビアと、前記ビアを含むビア層絶縁膜と、を有する半導体装置を提供する。前記ビアは、前記第1の配線と前記第2の配線の間の領域である配線間領域下の上端に凹部を有する。前記ビア層絶縁膜は、前記第1および第2の配線の幅方向に前記ビアと隣接する領域を含む溝を前記配線間領域の下に有する。前記配線間領域および前記溝内にはエアギャップが含まれる。
【選択図】図1
【解決手段】半導体素子が設けられた基板と、前記基板上に形成された第1および第2の配線と、前記第1の配線の下面の前記第2の配線側に接続されたビアと、前記ビアを含むビア層絶縁膜と、を有する半導体装置を提供する。前記ビアは、前記第1の配線と前記第2の配線の間の領域である配線間領域下の上端に凹部を有する。前記ビア層絶縁膜は、前記第1および第2の配線の幅方向に前記ビアと隣接する領域を含む溝を前記配線間領域の下に有する。前記配線間領域および前記溝内にはエアギャップが含まれる。
【選択図】図1
Description
本発明の実施の形態は、半導体装置およびその製造方法に関する。
従来の半導体装置として、配線間にエアギャップが形成された配線構造を有するものが知られている。このような半導体装置によれば、エアギャップにより配線間容量を低減することができる。
本発明の課題は、高い耐電圧特性、および耐リーク特性を有する配線構造を有する半導体装置およびその製造方法を提供することにある。
実施の形態は、半導体装置を開示する。前記半導体装置は、半導体素子が設けられた基板と、前記基板上に形成された第1および第2の配線と、前記第1の配線の下面の前記第2の配線側に接続されたビアと、前記ビアを含むビア層絶縁膜と、を有する。前記ビアは、前記第1の配線と前記第2の配線の間の領域である配線間領域下の上端に凹部を有する。前記ビア層絶縁膜は、前記第1および第2の配線の幅方向に前記ビアと隣接する領域を含む溝を前記配線間領域の下に有する。前記配線間領域および前記溝内にはエアギャップが含まれる。
〔第1の実施の形態〕
(半導体装置の構成)
図1(a)、(b)は、第1の実施の形態に係る半導体装置1の垂直断面図である。図2(a)、(b)は、第1の実施の形態に係る半導体装置1の水平断面図である。
(半導体装置の構成)
図1(a)、(b)は、第1の実施の形態に係る半導体装置1の垂直断面図である。図2(a)、(b)は、第1の実施の形態に係る半導体装置1の水平断面図である。
図1(a)、(b)の線分A−Aに沿った半導体装置1の断面が図2(a)の断面に相当する。図1(a)、(b)の線分B−Bに沿った半導体装置1の断面が図2(b)の断面に相当する。図2(a)、(b)の線分C−Cに沿った半導体装置1の断面が図1(a)の断面に相当する。また、図2(a)、(b)の線分D−Dに沿った半導体装置1の断面が図1(b)の断面に相当する。
半導体装置1は、トランジスタ、キャパシタ等の半導体素子が設けられた半導体基板(図示しない)と、半導体基板上に形成された微細配線構造を有する。図1(a)、(b)および図2(a)、(b)は、この微細配線構造の一部を示す断面図である。
半導体装置1は、半導体基板上に形成された配線2a、2b、2cと、配線2a、2b、2cの下面に接続されたビア3a、3b、3cと、配線2a、2b、2c上に形成されたハードマスク4a、4b、4cと、ビア3a、3b、3cを含むビア層絶縁膜5と、エアギャップ8a、8bを含む上層絶縁膜7とを有する。なお、配線2a、2b、2c、ビア3a、3b、3c等のレイアウトは図2(a)、(b)に示したものに限られない。
配線2a、2b、2cは、同じ層に形成された配線である。ビア3a、3b、3cは、配線2a、2b、2cを下層の導電部材(図示しない)にそれぞれ接続する。下層の導電部材は、例えば、半導体基板上のトランジスタや配線等である。なお、配線2a、2b、2cの底面に、配線2a、2b、2cとビア層絶縁膜5の密着性を高める機能を有するTiN膜、WN膜等の膜が形成されてもよい。
なお、配線2a、2b、2cの幅方向(図2(a)、(b)の左右方向)の中心は、ビア3a、3b、3cの中心から配線2a、2b、2cの幅方向にずれている。このずれは、配線2a、2b、2cの形成に用いられるリソグラフィの合わせ精度に起因する。ビア3bは、上部の配線2aと配線2bの間の領域下の領域(配線2bに接しない領域)に凹部10aを有する。ビア3cは、上部の配線2bと配線2cの間の領域下の領域(配線2cに接しない領域)に凹部10bを有する。
ビア層絶縁膜5は、溝6a、6bを有する。溝6a、6bは、配線2aと配線2bの間の領域下の領域、および配線2bと配線2cの間の領域下の領域にそれぞれ形成される。
溝6a、6bは、配線2a、2b、2cの幅方向にビア3b、3cと隣接する領域(図1(a)参照)、およびその方向にビア3b、3cと隣接しない領域(図1(b)参照)を有する。
上層絶縁膜7は、配線2a、2b、2cの上層に形成される絶縁膜であり、ハードマスク4aとハードマスク4bの間の領域、配線2aと配線2bの間の領域、凹部10a、溝6a、ハードマスク4bとハードマスク4cの間の領域、配線2bと配線2cの間の領域、凹部10b、溝6b内に埋め込まれるように形成される。また、上層絶縁膜7は、配線2a、2b、2cの上面に接続されるビア(図示しない)のビア層絶縁膜として用いられてもよい。
上層絶縁膜7は、エアギャップ8a、8bを含む。ビア層絶縁膜5が溝6a、6bを有するため、上層絶縁膜7が埋め込まれる領域が深く、エアギャップ8a、8bは配線2aと配線2bの間、配線2bと配線2cの間、配線2aとビア3bの間、および配線2bとビア3cの間に形成されやすい。
隣接する導電部材間に発生する絶縁破壊および電流のリークは、導電部材間の絶縁膜中を電子がホッピング伝導することにより誘起される現象であるので、導電部材間にエアギャップを形成することにより、絶縁破壊および電流のリークを抑制することができる。また、導電部材間にエアギャップを形成することにより、導電部材間の電界集中を緩和することができるため、絶縁破壊および電流のリークを抑制することができる。さらに、導電部材間にエアギャップを形成することにより、導電部材間の電気容量を低減することができる。このため、本実施の形態によれば、配線2aと配線2bの間、配線2bと配線2cの間、配線2aとビア3bの間、および配線2bとビア3cの間の耐電圧特性および耐リーク特性の向上、ならびに電気容量の低減を図ることができる。
また、図1(a)および図2(b)に示されるように、エアギャップ8a(8b)は、溝6a(6b)の配線2a、2b、2cの幅方向にビア3b(3c)と隣接しない領域内だけでなく、その方向にビア3b(3c)と隣接する領域内にも含まれることが好ましい。これにより、配線構造の耐電圧特性および耐リーク特性をより向上させることができる。
配線2a、2b、2cは、W、Al、Co、Ni、Si等の導電性材料からなる。また、RIE法により加工することのできる材料であることが好ましい。
ビア3a、3b、3cは、W、Al、Si等の導電材料からなる。また、CVD法により形成することのできる材料であることが好ましい。ビア3a、3b、3cの材料は配線2a、2b、2cの材料と異なっていてもよい。
ハードマスク4a、4b、4c、および上層絶縁膜7は、酸化シリコン等の絶縁材料からなる。ビア層絶縁膜5は、TEOS(Tetraethoxysilane)膜等の絶縁膜である。
以下に、本実施の形態に係る半導体装置1の製造方法の一例を示す。
(半導体装置の製造方法)
図3A(a)〜(c)、図3B(d)〜(f)は、第1の実施の形態に係る半導体装置1の製造方法を示す垂直断面図である。
図3A(a)〜(c)、図3B(d)〜(f)は、第1の実施の形態に係る半導体装置1の製造方法を示す垂直断面図である。
まず、図3A(a)に示すように、半導体基板(図示しない)上にビア層絶縁膜5およびビア3a、3b、3cを形成する。
TEOS膜等のビア層絶縁膜5は、CVD(Chemical Vapor Deposition)法により形成される。
リソグラフィによるパターニング、およびRIE(Reactive Ion Etching)法またはウェット処理によるエッチングによりビア層絶縁膜5にビア3a、3b、3cのためのビアホールが形成される。CVD法によりビアホールを埋めるようにW膜等の金属膜を形成した後、CMP(Chemical Mechanical Polishing)工程によりビアホール外の金属膜を除去することにより、ビア3a、3b、3cが得られる。
次に、図3A(b)に示すように、ビア層絶縁膜5上に金属膜100およびハードマスク101を形成する。
W膜等の金属膜100は、スパッタ法またはCVD法により形成される。ただし、CVD法を用いた場合、金属膜100が不純物を取り込みやすいため、スパッタ法を用いることが好ましい。金属膜100の形成後、金属膜100の結晶粒径を増大させるため、熱処理を施してもよい。
シリコン酸化膜等のハードマスク101は、プラズマCVD法により形成される。
なお、ビア3a、3b、3cと金属膜100を1つの金属膜から同時に形成してもよい。この場合、ビア3a、3b、3cを形成するためのCMP工程を省略することができる。
次に、図3A(c)に示すように、ハードマスク4a、4b、4cおよび配線2a、2b、2cを形成する。ここで、配線2a、2b間の領域および配線2b、2c間の領域をそれぞれ配線間領域9aおよび配線間領域9bとする。
ハードマスク4a、4b、4cは、リソグラフィおよびRIE法を用いてハードマスク101をパターニングすることにより形成される。
配線2a、2b、2cは、金属膜100をパターニングすることにより形成される。このパターニングは、Cl系の加工ガスを用いたRIEにより、ハードマスク4a、4b、4cをマスクとして用いて行われる。
さらに、図3B(d)に示すように、配線2a、2b、2cの配線間ショートを防止するために、オーバーエッチングを行う。
これにより、ビア3bの配線間領域9aの底に露出した領域、およびビア3cの配線間領域9bの底に露出した領域がエッチングされ、凹部10a、10bがビア3b、3cにそれぞれ形成される。
次に、図3B(e)に示すように、ビア層絶縁膜5をエッチングし、ビア層絶縁膜5中に溝6a、6bを形成する。溝6a、6bは、凹部10a、10bよりも深く形成される。このとき、ハードマスク4a、4b、4cの上部がエッチングされてもよい。
次に、図3B(f)に示すように、溝6a、6b、凹部10a、10b、および配線間領域9a、9bを埋めるように上層絶縁膜7を形成する。
上層絶縁膜7は、エアギャップ8a、8bを含むように、成膜レートが比較的速く、かつ被覆性の悪い条件でのプラズマCVD法により形成される。本実施の形態においては、エアギャップ8a(8b)の配線2a(2b)側の底部の位置が配線2b(2c)側の底部の位置よりも低くなりやすい。
〔第2の実施の形態〕
第2の実施の形態は、配線2a、2b、2cの側面に酸化を防ぐための酸化防止膜を形成する点において第1の実施の形態と異なる。
第2の実施の形態は、配線2a、2b、2cの側面に酸化を防ぐための酸化防止膜を形成する点において第1の実施の形態と異なる。
図4(a)、(b)は、第2の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
まず、図3A(a)〜図3B(e)に示した溝6a、6bを形成するまでの工程を第1の実施の形態と同様に行う。
次に、図4(a)に示すように、配線2a、2b、2cの側面を覆うように、半導体基板上の全面に酸化防止膜11を形成する。酸化防止膜11は、例えば、窒化シリコン膜であり、CVD法により形成される。
酸化防止膜11を形成することにより、上層絶縁膜7や配線2a、2b、2cの加工ガスに含まれる酸化剤による配線2a、2b、2cの酸化を抑えることができる。
なお、ハードマスク4a、4b、4cの全体または下部も窒化シリコン等の配線2a、2b、2cの酸化を抑えることができる材料からなることが好ましい。
次に、図4(b)に示すように、溝6a、6b、凹部10a、10b、および配線間領域9a、9bを埋めるように上層絶縁膜7を形成する。
〔第3の実施の形態〕
第3の実施の形態は、配線2a、2b、2cの上面および側面に酸化を防ぐための酸化防止膜を形成する点において第1の実施の形態と異なる。
第3の実施の形態は、配線2a、2b、2cの上面および側面に酸化を防ぐための酸化防止膜を形成する点において第1の実施の形態と異なる。
図5A(a)〜(c)、図5B(d)、(e)は、第3の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
まず、図3A(a)に示したビア3a、3b、3cを形成するまでの工程を第1の実施の形態と同様に行う。
次に、図5A(a)に示すように、ビア層絶縁膜5上に金属膜100、酸化防止膜102およびハードマスク101を形成する。
酸化防止膜102は、安定な酸化皮膜を形成するAl、Ti等の金属膜であり、2nm程度の厚さを有する。
次に、図5A(b)に示すように、ハードマスク4a、4b、4c、酸化防止膜12a、12b、12c、および配線2a、2b、2cを形成する。
酸化防止膜12a、12b、12cは、酸化防止膜102をパターニングすることにより形成される。このパターニングは、ハードマスク4a、4b、4cをマスクとして用いて行われる。
次に、図5A(c)に示すように、酸化防止膜13a、13b、13cを配線2a、2b、2cの側面にそれぞれ形成する。酸化防止膜13a、13b、13cは、安定な酸化皮膜を形成するAl、Ti等の金属膜であり、2nm程度の厚さを有する。酸化防止膜13a、13b、13cは、選択CVD法により配線2a、2b、2cの側面に選択的に形成される。
酸化防止膜12a、12b、12c、および酸化防止膜13a、13b、13cを形成することにより、上層絶縁膜7や配線2a、2b、2cの加工ガスに含まれる酸化剤による配線2a、2b、2cの酸化を抑えることができる。
次に、図5B(d)に示すように、第1の実施の形態と同様の工程により凹部10a、10bおよび溝6a、6bを形成する。
次に、図5B(e)に示すように、溝6a、6b、凹部10a、10b、および配線間領域9a、9bを埋めるように上層絶縁膜7を形成する。
〔第4の実施の形態〕
第4の実施の形態は、ビア3b、3cの凹部10a、10b下の領域にラウンド加工を施す点において第1の実施の形態と異なる。
第4の実施の形態は、ビア3b、3cの凹部10a、10b下の領域にラウンド加工を施す点において第1の実施の形態と異なる。
図6(a)、(b)は、第4の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
まず、図3A(a)〜図3B(e)に示した溝6a、6bを形成するまでの工程を第1の実施の形態と同様に行う。
次に、図6(a)に示すように、ビア3b、3cの凹部10a、10b下の領域にエッチングによるラウンド加工を施す。
溝6a、6b、および凹部10a、10b内に露出したビア3b、3cがラウンド形状を有することにより、ビア3b、3c周辺における電界集中が緩和し、配線2aとビア3bの間および配線2bとビア3cの間の耐電圧特性および耐リーク特性が向上する。
次に、図6(b)に示すように、溝6a、6b、凹部10a、10b、および配線間領域9a、9bを埋めるように上層絶縁膜7を形成する。
〔第5の実施の形態〕
第5の実施の形態は、上層絶縁膜7の形成前にハードマスク4a、4b、4cを除去する点において第1の実施の形態と異なる。
第5の実施の形態は、上層絶縁膜7の形成前にハードマスク4a、4b、4cを除去する点において第1の実施の形態と異なる。
図7(a)、(b)は、第5の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
まず、図3A(a)〜図3B(d)に示した凹部10a、10bを形成するまでの工程を第1の実施の形態と同様に行う。
次に、図7(a)に示すように、ビア層絶縁膜5をエッチングし、ビア層絶縁膜5中に溝6a、6bを形成する。このとき、溝6a、6bの形成と同時にハードマスク4a、4b、4cを除去する。本実施形態においては、ハードマスク4a、4b、4cはビア層絶縁膜5の材料と同系統の材料(例えば酸化シリコン)からなる。
次に、図7(b)に示すように、溝6a、6b、凹部10a、10b、および配線間領域9a、9bを埋めるように上層絶縁膜7を形成する。
ハードマスク4a、4b、4cが残る場合、ハードマスク4a、4b、4cよび配線2a、2b、2cが上層絶縁膜7の形成時に発生する膜応力により傾くまたは倒れ、配線間に短絡等が生じるおそれがある。本実施の形態によれば、ハードマスク4a、4b、4cを除去することにより、上層絶縁膜7の膜応力からの影響が小さくなるため、配線2a、2b、2cの傾きを抑制することができる。
〔第6の実施の形態〕
第6の実施の形態は、エアギャップ8a、8bの下部の形状において第1の実施の形態と異なる。
第6の実施の形態は、エアギャップ8a、8bの下部の形状において第1の実施の形態と異なる。
図8(a)〜(c)は、第6の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
まず、図3A(a)〜図3A(c)に示した配線2a、2b、2cを形成するまでの工程を第1の実施の形態と同様に行う。
次に、図8(a)に示すように、エッチングによりビア3b、3cに凹部10a、10bを形成する。
次に、図8(b)に示すように、ビア層絶縁膜5をエッチングし、ビア層絶縁膜5中に溝6a、6bを形成する。溝6a、6bは、凹部10a、10bよりも浅く形成される。
次に、図8(c)に示すように、溝6a、6b、凹部10a、10b、および配線間領域9a、9bを埋めるように上層絶縁膜7を形成する。本実施の形態においては、エアギャップ8a(8b)の配線2b(2c)側の底部の位置が配線2a(2b)側の底部の位置よりも低くなりやすい。
〔第7の実施の形態〕
第7の実施の形態は、配線間領域9a、9b、溝6a、6b、および凹部10a、10b内に上層絶縁膜7が形成されない、またはほとんど形成されない点において第1の実施の形態と異なる。
第7の実施の形態は、配線間領域9a、9b、溝6a、6b、および凹部10a、10b内に上層絶縁膜7が形成されない、またはほとんど形成されない点において第1の実施の形態と異なる。
図9は、第7の実施の形態に係る半導体装置の製造方法を示す垂直断面図である。
まず、図3A(a)〜図3B(e)に示した溝6a、6bを形成するまでの工程を第1の実施の形態と同様に行う。
次に、図9に示すように、塗布法により上層絶縁膜7を形成する。スピンコーティングによりハードマスク4a、4b、4c上に液体塗布膜を形成し、これに焼結処理を施すことにより上層絶縁膜7を得る。
薬液の濃度、粘度、スピンコーティングの回転数等を調整することにより、配線間領域9a、9b、溝6a、6b、および凹部10a、10b内にほとんど埋め込まれないように上層絶縁膜7を形成することができる。これにより、エアギャップ8a、8bの体積を増加させることができ、配線構造の耐電圧特性および耐リーク特性をより大きくすることができる。
〔第8の実施の形態〕
第8の実施の形態は、微細配線が用いられる領域の配線構造と幅の広い配線が用いられる領域における配線構造を表す。
第8の実施の形態は、微細配線が用いられる領域の配線構造と幅の広い配線が用いられる領域における配線構造を表す。
図10は、第8の実施の形態に係る半導体装置の垂直断面図である。本実施の形態の半導体装置1は、領域1a、1bを有する。
領域1aは、微細配線が用いられる領域であり、第1の実施の形態において示された半導体装置1と同様の配線構造を有する。領域1aは、例えば、メモリ素子が形成される素子領域等に接続される配線領域である。
領域1bは、比較的幅の広い配線が用いられる領域である。領域1bは、例えば、メモリ素子の周辺制御回路領域等に接続される配線領域である。
領域1bは、半導体基板上に形成された配線14a、14b、14cと、配線14a、14b、14cの下面に接続されたビア15a、15b、15cと、配線14a、14b、14c上に形成されたハードマスク16a、16b、16cを含む。ビア層絶縁膜5および上層絶縁膜7は、領域1a、1bに共通して形成される。
配線14a、14b、14cは、配線2a、2b、2cよりも幅が広い。また、配線14a、14b間の幅および配線14b、14c間の幅は、例えば100nm以上であり、配線2a、2b間の幅および配線2b、2c間の幅よりも広い。
また、ビア層絶縁膜5の領域1bにおける溝17a、17bは、溝6a、6bと同じ工程において形成され、溝6a、6bよりも幅が広い。
このため、成膜条件を制御することにより、領域1bにおいてエアギャップを含まない、またはほとんど含まないように上層絶縁膜7を形成することができる。なお、領域1aと領域1bの間で上層絶縁膜7の表面に段差が発生することもあるため、CMP工程により上層絶縁膜7の上面を平坦化することが好ましい。
また、図11に示されるように、積層された種類の異なる絶縁膜7a、7bからなる上層絶縁膜7を用いてもよい。絶縁膜7aは、被覆性の悪い材料や成膜条件を用いて形成される。絶縁膜7bは、被覆性のよい材料や成膜条件を用いて形成される。被覆性の悪い絶縁膜7aを用いて領域1aにエアギャップ8a、8bを形成した後、被覆性のよい絶縁膜7bを用いてエアギャップを形成することなく領域1bの絶縁膜7a上の溝を埋めることができる。エアギャップ8a、8bの上部は絶縁膜7aにより塞がれているため、絶縁膜7bがエアギャップ8a、8bに入り込むことはない。
配線間距離が大きく、絶縁破壊やリーク電流の発生のおそれが少ない領域1bにおいてエアギャップを形成せず、領域1aにのみエアギャップを形成することにより、エアギャップによる配線構造の機械的強度の低下を抑えることができる。
(実施の形態の効果)
第1〜8の実施の形態によれば、ビア層絶縁膜5の溝6a、6b中にエアギャップ8a、8bを含む上層絶縁膜7を形成することにより、エアギャップ8a、8bを効率的に形成し、配線構造の耐電圧特性および耐リーク特性をより向上させ、また、電気容量を低減することができる。
第1〜8の実施の形態によれば、ビア層絶縁膜5の溝6a、6b中にエアギャップ8a、8bを含む上層絶縁膜7を形成することにより、エアギャップ8a、8bを効率的に形成し、配線構造の耐電圧特性および耐リーク特性をより向上させ、また、電気容量を低減することができる。
また、配線2a、2b、2cはダマシン配線ではなく、RIE法を用いたパターニングにより形成される配線である。このため、配線2a、2b、2cは断面が台形のテーパー形状に形成されることが多い。この場合、底面と側面のなす角度が鋭角であるため、絶縁破壊やリーク電流が発生しやすく、耐電圧特性および耐リーク特性を向上させる第1〜8の実施の形態の効果がより重要になる。
〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、半導体装置の製造工程の順序は、上記実施の形態に示されるものに限定されない。
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、半導体装置の製造工程の順序は、上記実施の形態に示されるものに限定されない。
1 半導体装置、 2a、2b、2c 配線、 3a、3b、3c ビア、 5 ビア層絶縁膜、 6a、6b 溝、 7 上層絶縁膜、 8a、8b エアギャップ、 9a 配線間領域、 10a、10b 凹部、 100 金属膜
Claims (5)
- 半導体素子が設けられた基板と、
前記基板上に形成された第1および第2の配線と、
前記第1の配線の下面の前記第2の配線側に接続され、前記第1の配線と前記第2の配線の間の領域である第1の配線間領域下の上端に第1の凹部を有する第1のビアと、
前記第1および第2の配線の幅方向に前記第1のビアと隣接する領域を含む第1の溝を前記第1の配線間領域の下に有する、前記第1のビアを含むビア層絶縁膜と、
を有し、
前記第1の配線間領域および前記第1の溝内にエアギャップを含む半導体装置。 - 前記第1の溝は、前記幅方向に前記第1のビアと隣接しない領域を含む、
請求項1に記載された半導体装置。 - 前記第1の配線間領域、前記第1の凹部、および前記第1の溝内に形成され、前記エアギャップを含む絶縁膜をさらに有する、
請求項1または2に記載された半導体装置。 - 前記基板上に形成された、前記第1および第2の配線よりも配線間距離が大きい第3および第4の配線と、
前記第3の配線の下面の前記第4の配線側に接続され、前記第3の配線と前記第4の配線の間の領域である第2の配線間領域下の上端に第2の凹部を有する第2のビアと、
をさらに有し、
前記ビア層絶縁膜は、第2のビアを含み、前記第3および第4の配線の幅方向に前記第2のビアと隣接する領域を含む第2の溝を前記第2の配線間領域の下に有する、
前記第2の配線間領域および前記第2の溝内にエアギャップを含まない請求項1〜3のいずれか1つに記載された半導体装置。 - 半導体素子が設けられた基板上に、ビアを含むビア層絶縁膜を形成する工程と、
前記ビア層絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして前記ビアに接続される第1の配線、および第2の配線を形成する工程と、
前記第1の配線と前記第2の配線の間の領域である配線間領域下の前記ビアの上端に凹部を形成する工程と、
前記配線間領域の下の前記ビア層絶縁膜の領域に溝を形成する工程と、
前記配線間領域および前記溝内にエアギャップを含むように前記第1および第2の配線の上層に絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
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