JP2014086583A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】配線間にエアギャップを有する半導体装置において、配線間の容量を低減しつつ、配線の信頼性を向上させることができる半導体装置を提供する。
【解決手段】実施形態にかかる半導体装置は、半導体基板上方の第１の絶縁膜と、第１の絶縁膜上の複数の配線であって、それぞれ第１の絶縁膜上の金属膜と、金属膜上のハードマスクとを有する複数の配線と、各配線の間のエアギャップと、各配線及び各エアギャップ上の第２の絶縁膜とを有する。ハードマスクは、金属膜上に形成された第１の層と、第１の層上に形成された第２の層とを有し、第２の層の配線の幅に沿った断面において第２の層の下面と側面とがなす内角の角度は、第１の層の配線の幅に沿った断面において第１の層の下面と側面とがなす内角の角度よりも小さく、エアギャップの上面の高さは金属膜の上面の高さよりも高い。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置の微細化に伴い、配線間に生じるフリンジ効果による配線間容量の増大と、配線間距離が短くなることによる配線の信頼性の悪化という問題が生じている。
上記の配線間容量の増大を避ける対応としては、配線間にエアギャップを導入することが提案されている。
従来の提案においては、以下のようにエアギャップを形成している。詳細には、まず、ダマシンプロセスにより配線を形成する、すなわち、絶縁膜に溝を形成し、その溝に金属膜を埋設し、ＣＭＰ（Chemical Mechanical Planarization）法を用いて金属膜を成型することにより複数の配線を形成する。さらに、配線間に位置する絶縁膜をエッチング等により除去することによりエアギャップを形成する。このように形成した場合、エアギャップの上面の位置は、配線の上面の高さとほぼ同じ高さとなる。
特開２００６−１２０９８８号公報 特開２０１２−９４９０号公報 特開２００８−２１８６２号公報
本発明は、配線間にエアギャップを有する場合において、配線間の容量を低減しつつ、配線の信頼性を向上させることができる半導体装置及びその製造方法を提供するものである。
本発明の実施形態によれば、半導体装置は、半導体基板上方に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された複数の配線であって、それぞれ、前記第１の絶縁膜上に形成された金属膜と、前記金属膜上に形成されたハードマスクとを有する複数の配線と、隣り合う前記各配線の間に形成されたエアギャップと、前記各配線と前記各エアギャップとの上に形成された第２の絶縁膜と、を有する。前記ハードマスクは、前記金属膜上に形成された第１の層と、前記第１の層上に形成された第２の層とを有し、前記第２の層の前記配線の幅に沿った断面において前記第２の層の下面と側面とがなす内角の角度は、前記第１の層の前記配線の幅に沿った断面において前記第１の層の下面と側面とがなす内角の角度よりも小さく、前記エアギャップの上面の高さは前記金属膜の上面の高さよりも高い。
第１の実施形態にかかる半導体装置の断面図である。 第１の実施形態にかかる半導体装置の変形例の断面図（その１）である。 第１の実施形態にかかる半導体装置の変形例の断面図（その２）である。 第１の実施形態にかかる半導体装置の製造工程を説明するための断面図（その１）である。 第１の実施形態にかかる半導体装置の製造工程を説明するための断面図（その２）である。 第１の実施形態を説明するための図（その１）である。 第１の実施形態を説明するための図（その２）である。 第１の実施形態にかかる半導体装置の変形例の断面図（その３）である。 第２の実施形態にかかる半導体装置の断面図である。 第２の実施形態にかかる半導体装置の変形例の断面図（その１）である。 第２の実施形態にかかる半導体装置の製造工程を説明するための断面図である。 第２の実施形態にかかる半導体装置の変形例の断面図（その２）である。 第１及び第２の実施形態にかかる半導体装置の断面の顕微鏡写真である。
以下、図面を参照して実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
ただし、以下の説明において高さや面の形状に対して使用される「同じ」、「ほぼ同じ」、「平坦」及び「ほぼ平坦」という用語は、数学的に同じ、もしくは、数学的（幾何学的）に平坦である場合だけを意味するものではなく、半導体装置の製造工程において工業的に許容される程度の違いや粗さがある場合も意味する。また、形状に関する表現についても、数学的に定義される形状だけを示すものではなく、半導体装置の製造工程において工業的に許容される程度の違い（誤差・ゆがみ）を含む形状も、その形状に類する形状として含まれる。
（第１の実施形態）
図１を用いて本実施形態の半導体装置１を説明する。ここでは、ＮＡＮＤ型フラッシュメモリやＭＲＡＭ（Magnetoresistive Random Access Memory）等の半導体記憶装置の多層配線に適用した例を説明するが、本発明はこれに限定されるものではなく、他の半導体装置の様々な部位に適用することができる。
図１は、本実施形態における半導体装置１の断面を示したものであり、詳細には、半導体装置１に形成された配線３０の幅に沿った断面を示したものである。図１に示すように、半導体基板１０の上方に形成された第１の絶縁膜２０の上に、例えば３０ｎｍ以下の間隔で複数の配線３０が形成されている。なお、この半導体基板１０は、必ずしもシリコン基板でなくても良く、他の基板でも良い。また、このような種々の基板上に半導体素子等の構造が形成されたものでも良い。そして、隣り合う各配線３０の間には、エアギャップ４０が形成されており、さらに、各配線３０及び各エアギャップ４０の上には、第２の絶縁膜５０が形成されている。
ところで、図１においては、配線３０と第１の絶縁膜２０とは、配線３０の下面で直接接しているが、本実施形態においては、これに限定するものではなく、ライナー膜等を介して接していても良い。
さらに、各配線３０は、第１の絶縁膜２０上に形成された金属膜３１と、金属膜３１の上に形成されたハードマスク３２とを有し、ハードマスク３２は、金属膜３１の上に形成された第１の層３２１と、第１の層３２１の上に形成された第２の層３２２とからなる。本実施形態においては、ハードマスク３２は２層構造のものとして説明するが、これに限定されるものではなく、例えば３層以上の多層構造であっても、１層であっても良い。
また、金属膜３１の厚さは、例えば隣り合う配線３０間の距離の２倍であり、第１の層３２１の厚さは、例えば隣り合う配線３０間の距離の半分以上であり、第２の層３２２の厚さは、例えば隣り合う配線３０間の距離の半分以上である。なお、詳細については後で説明するが、配線３０の信頼性の向上のために、第１の層３２１の厚さは、隣り合う配線３０間の距離の半分以上であることが好ましい。
金属膜３１の断面（以下の説明においては、断面とは、配線３０の幅に沿って切った断面のことをいう）は、長方形、正方形、又は、上底が下底よりも短い台形等、及び、これに類する形状を持つ。なお、配線３０が横に倒れることを防ぐために、第１の絶縁膜２０に対する配線３０の接地面積を大きくしつつ、配線３０間に形成されるエアギャップ４０の体積を大きくするために、金属膜３１の断面は上底が下底よりも短い台形状であることが好ましい。また、第１の層３２１の断面は、長方形、正方形、又は、上底が下底よりも短い台形等、及び、これに類する形状を持ち、第２の層３２２の断面は、上底が下底よりも短い台形、三角形、又は、直径を下に向けている半円等、これに類する形状を持つ。
ところで、図１中に、金属膜３１と第１の層３２１と第２の層３２２との断面における下底側内角（内角）をθ３１、θ３２１、θ３２２として示す。金属膜３１の場合で説明すると、この下底側内角とは、第１の絶縁膜２０と接している下面に対して側面が傾斜しており（垂直である場合も含む）、この傾斜する傾斜側面と下面とがなす角θ３１のことをいう。本実施形態においては、第２の層３２２の下底側内角θ３２２は、第１の層３２１の下底側内角θ３２１よりも小さい。また、第１の層３２１の下底側内角θ３２１は、金属膜３１の下底側内角θ３１と同じ又は大きく、第２の層３２２の下底側内角θ３２２は、金属膜３１の下底側内角θ３１に比べて小さいことが好ましい。
次に、エアギャップ４０について詳細に説明する。なお、以下の説明においては、エアギャップ４０の各部位を以下のように呼ぶ。エアギャップ４０が例えば円柱状の形状を持つものと仮定した場合、エアギャップ４０の持つ配線層３１と接している又は向かい合っている側面をエアギャップ４０の側面と呼び、エアギャップ４０の持つ第１の絶縁膜２０と接している又は向かい合っている面をエアギャップ４０の下面と呼び、エアギャップ４０の持つ第２の絶縁膜５０と接している面をエアギャップ４０の上面と呼ぶ。さらに別の例を挙げて説明すると、例えばエアギャップ４０が上に凸の円錐（上部）と円柱（下部）とが一体となった形状を有している場合には、エアギャップ４０の断面において配線３０とほぼ平行になっている面をエアギャップ４０の側面と呼び、エアギャップ４０の断面において側面よりも傾いており、且つ、第１の絶縁膜２０と接している又は向かい合っている面を下面と呼び、同じく断面において側面よりも傾いており、且つ、第２の絶縁膜５０と接している面を上面と呼ぶ。さらにこのような場合の上面について言い換えると、エアギャップ４０の上部に位置する円錐の側面にあたる個所が上面となる。ただし、本実施形態においては後で説明するように様々な形状のエアギャップ４０を形成することができ、従って、エアギャップ４０の形状は、円柱状又は円錐及び円柱が組み合わされた形状に限定されるものではない。また、以下の説明においては、エアギャップ４０の上面は、中央部と外周部との２つの領域からなるものとし、エアギャップ４０の上面における中央部とは、エアギャップ４０の上面における中央及びその近傍部分のことを指し、エアギャップ４０の上面における外周部とは、中央部を取り囲むように位置する領域を指す。
本実施形態においては、図１に示されるような配線３０の間にエアギャップ４０が形成される。詳細には、エアギャップ４０の上面における外周部は、第１の層３２１の上面の高さとほぼ同じであり、エアギャップ４０の上面における中央部がエアギャップ４０の上面における外周部よりも高くなっている。言い換えると、エアギャップ４０の上面の中央部は、上に向かって鋭角状に突き出している形状を有している。ただし、本実施形態は、図１に示される形状に限定されるものではなく、少なくともエアギャップ４０の上面もしくは上面全体（以下の説明においては、エアギャップ４０の上面全体とは外周部及び中央部のことを示す）が金属膜３１の上面より高くなっていれば良い。従って、例えば、以下のような形状を持つエアギャップ４０であっても良い。
図２（ａ）に示すように、エアギャップ４０の上面における外周部が金属膜３１の上面よりも高く、且つ、第１の層３２１の上面の高さより低くなっており、さらに、エアギャップ４０の上面における中央部が上に向かって鋭角状に突き出していても良い。また、図２（ｂ）及び（ｃ）に示すように、図１における上面の中央部が鋭角状に上に突き出している形状に対して、円弧状に上に突き出していても良く、また、図３（ｄ）に示すように、上面の中央部が極端な鋭角になっており、鋭角状の頂点を挟む辺（側面）が下側に向かって膨らんでいるような形状であっても良い。さらに、図３（ｅ）に示すように、エアギャップ４０の上面において、外周部がほぼ平坦又は上に向かって膨らんでいるような形状を持ち、さらに中央部が非常に鋭い針先のように上に突き出しているような形状であっても良い。
また、エアギャップ４０の下面の形状は特に限定するものではないが、配線３０の信頼性（リーク電流特性）の向上のために、図１に示されるように、下に向かって凸の形状であることが好ましい。
第１の絶縁膜２０の材料としては、ＳｉＯ２、ＳｉＮ、ＳｉＯＣ、ＢＮ、ＳｉＣＮ等を挙げることができる。
金属膜３１の材料としては、タングステン、ルテニウム、モリブデン、銅、ニッケル、コバルト、マンガン、アルミニウム、及び、これらのシリサイドや合金等を挙げることができる。
第１の層３２１及び第２の層３２２は、同じ材料又は異なる材料から形成することができるが、加工の容易さの観点から、異なる材料から形成することが好ましい。なお、第１の層３２１及び第２の層３２２の材料としては、ＳｉＮ、ＳｉＣＮ、ＴｉＮ、ＡｌＮ、ＴａＮ、ＢＮ、ＳｉＯＣ、ＳｉＯ２等が挙げられる。
第２の絶縁膜５０の材料としては、ＳｉＯ２、ＳｉＮ、ＳｉＯＣ、ＢＮ等が挙げられる。
次に、本実施形態の半導体装置１の製造方法を図４及び図５を用いて説明する。図４及び図５は、図１に対応する各製造工程における断面図であり、詳細には、半導体装置１に形成される配線３０の幅に沿った断面を示したものである。なお、ここでは、配線３０をＲＩＥ（Reactive Ion Etching）法を用いて形成する方法を例に説明するが、本実施形態はこれに限定されるものではなく、ダマシン法といった他の方法により配線３０を形成しても良い。
まず、半導体基板１０の上に、周知の方法を用いて、ＳｉＯ２、ＳｉＮ、ＳｉＯＣ、ＢＮ、ＳｉＣＮ等からなる第１の絶縁膜２０を形成する。なお、半導体基板１０は、必ずしもシリコン基板でなくても良く、このような種々の基板上に半導体素子等の構造が形成されたものでも良い。
次に、第１の絶縁膜２０の上に、周知の方法を用いて、タングステン、ルテニウム、モリブデン、銅、ニッケル、コバルト、マンガン、アルミニウム、及び、これらのシリサイドや合金等からなる金属膜３１を形成する。例えば、金属膜３１の厚さが、後で形成される配線３０間の距離の２倍となるように、金属膜３１を形成する。
さらに、金属膜３１の上に、ＳｉＮ、ＳｉＣＮ、ＴｉＮ、ＡｌＮ、ＴａＮ、ＢＮ、ＳｉＯＣ、ＳｉＯ２等の第１の層３２１の材料となる第１の膜９２１を形成する。第１の膜９２１の厚さが、後で形成される配線３０間の距離の半分以上になるように、第１の膜９２１を形成することが好ましい。この際、ＣＶＤ（Chemical Vapor Deposition）法、ＰＶＤ（Physical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法等を用いることができる。
そして、第１の膜９２１の上に、ＳｉＮ、ＳｉＣＮ、ＴｉＮ、ＡｌＮ、ＴａＮ、ＢＮ、ＳｉＯＣ、ＳｉＯ２等の第２の層３２２の材料となる第２の膜９２２を形成する。第２の膜９２２は、第１の膜９２１と同じ材料から形成することもできるが、加工の容易さの観点から、異なる材料から形成することが好ましい。また、例えば、第２の膜９２２の厚さが、後で形成される配線３０間の距離の半分以上になるように、第２の膜９２２を形成する。この際、第１の膜９２１の形成と同様に、ＣＶＤ法、ＰＶＤ法、ＡＬＤ法等を用いることができる。
さらに、第２の膜９２２の上に、パターン形成のためのリソスタック６０とレジスト７０とを形成する。リソスタック６０は、有機膜、ＳｉＯＣ、ＳｉＯ２等からなる。光リソグラフィー、例えばＥＵＶ（Extreme Ultraviolet）リソグラフィー等の露光技術を用いてレジスト７０に所望のパターンを形成する。このようにして、図４（ａ）に示されるような構造を得ることができる。
次に、パターニングされたレジスト７０をマスクとして用いて、リソスタック７０を加工し、レジスト７０を除去した後、順次、ＲＩＥ法を用いて、第２の膜９２２と、第１の膜９２１と、金属膜３１とを加工する。この加工の途中において、リソスタック７０は除去され、図４（ｂ）に示されるような、金属膜３１と第１の層３２１と第２の層３２２とからなる配線３０を得ることができる。詳細には、第２の層３２２の断面が、上底が下底よりも短い台形、三角形、又は、直径を下に向けている半円等の形状となるように、第２の膜９２２をエッチングする。第１の層３２１の断面が、長方形、正方形、又は、上底が下底よりも短い台形等の形状となるように、第１の膜９２１をエッチングする。さらに、金属膜３１の断面が長方形、正方形、又は、上底が下底よりも短い台形等の形状となるように、金属膜３１をエッチングする。この際、第２の層３２２の下底側内角θ３２２が、第１の層３２１の下底側内角θ３２１よりも小さくなるようにエッチングする。さらに、第１の層３２１の下底側内角θ３２１が、金属膜３１の下底側内角θ３１と同じ又は大きく、第２の層３２２の下底側内角θ３２２が、金属膜３１の下底側内角θ３１に比べて小さくなるようにエッチングすることが好ましい。
そして、この加工の際、金属膜３１の間から露出する第１の絶縁膜２０の部分やその下にある層の一部をエッチングしても良い。この場合、後で形成されるエアギャップ４０の下面の形状は、下に向かって凸の形状となる。
さらに、ＣＶＤ法を用いて、被覆率の悪い条件の下、ＳｉＯ２、ＳｉＮ、ＳｉＯＣ、ＢＮ等からなる第２の絶縁膜５０を形成する。このようにして、図５（ｃ）に示されるような、隣り合う配線３０の間にエアギャップ４０があるような半導体装置１を得ることができる。詳細には、エアギャップ４０の上面における外周部は、第１の層３２１の上面の高さとほぼ同じであり、エアギャップ４０の上面において、中央部は外周部よりも高くなっている。なお、本実施形態は、先に説明したように、このような形状のエアギャップ４０を得ることに限定されるものではなく、少なくともその上面（全体）が金属膜３１の上面より高くなっているようなエアギャップ４０を得ることができる。
このように、本実施形態によれば、ハードマスク３２の形状を上記のような形状とすることにより、エアギャップ４０の形状、特に、エアギャップ４０の上面の高さを制御することができる。すなわち、ハードマスク３２を第１の層３２１と第２の層３２２とからなるものとし、それぞれの断面を台形等の形状にし、第２の層３２２の断面の下底側内角の角度を、第１の層３２１の断面の下底側内角の角度よりも小さくすることにより、少なくともエアギャップ４０の上面（全体）の高さを金属膜３１の上面の高さよりも高くすることができ、さらには、エアギャップ４０の上面における外周部を第１の層３２１の上面の高さとほぼ同じとし、エアギャップ４０の上面において、中央部を外周部よりも高くすることができる。そして、エアギャップ４０の形状をこのようにすることにより、配線３０間の容量を低減しつつ、配線３０の信頼性を向上させることができる。以下にその詳細を説明する。
まず、エアギャップ４０の上面の高さ及び形状について説明する。ＣＶＤ法により膜を基板に堆積した場合は、基板の形状をなぞるように膜が堆積することが知られている。また、配線３０の間にエアギャップ４０を形成する条件下で膜を堆積した場合には、配線３０の側面においてはその上部にいくほど膜が付着しやすいため、配線３０の側面上部はその側面下部に比べて膜が容易に堆積する。さらに、配線３０間の底の部分（配線３０の間から露出した第１の絶縁膜２０の上面）は、配線３０のアスペクト比の高さにより、ほとんど膜が堆積されないことが知られている。従って、配線３０の間に位置する空洞（ボイド）の上に、配線３０の側面上部から伸びるオーバーハング状の膜が形成され、そのオーバーハング状の膜の上にさらなるオーバーハング状の膜が形成され、最終的には、膜が蓋のように空洞を覆い、エアギャップ４０が形成されることとなる。
さらに、ＣＶＤ法によりエアギャップ４０を形成した場合には、エアギャップ４０の上面における中央部は、エアギャップ４０の上面における外周部に比べて高くなる傾向があることが知られている。
そして、本発明者は、上記のような現象に加えて、本実施形態においては以下のようなことが起きていると考えている。すなわち、ＣＶＤ法による第２の絶縁膜５０の形成過程を示した図６に示すように、本実施形態のような形状を有するハードマスク３２の上にＣＶＤ法を用いて第２の絶縁膜５０を堆積した場合には、第１の層３２１の側面は急勾配であるため第２の絶縁膜５０は第１の層３２１の側面にほとんど堆積しないと考えられる。さらに、第２の層３２２の下底側内角θ３２２は、第１の層３２１の下底側内角θ３２１よりも小さくなるように形成されていることから、第２の層３２２の側面が第１の層３２１の側面に比べて緩やかに傾斜しており、そのため第１の層３２１の上面（第１の層３２１と第２の層３２２との界面）近傍にある側面でオーバーハング状に第２の絶縁膜５０が形成されると考えられる。従って、第１の層３２１の上面近傍の側面に形成されたオーバーハング状の第２の絶縁膜５０及びその上に形成されたさらなるオーバーハング状の第２の絶縁膜５０が蓋のように覆うことから、エアギャップ４０が形成されると考えられる。そして、このようにしてエアギャップ４０が形成されることから、エアギャップ４０の上面における外周部は、第１の層３２１の上面とほぼ同じ高さを有すると考えられる。
なお、本実施形態により得られた半導体装置１の断面の透過型電子顕微鏡（ＴＥＭ）による顕微鏡写真を図１３（ａ）に示す。この顕微鏡写真からもわかるように、エアギャップ４０の上面における外周部は、第１の層３２１の上面の高さとほぼ同じであり、エアギャップ４０の上面において、中央部は外周部よりも高くなっている。
なお、本実施形態においては、第１の層３２１の下底側内角θ３２１は、金属膜３１の下底側内角θ３１と同じ又は大きく、第２の層３２２の下底側内角θ３２２は、金属膜３１の下底側内角θ３１に比べて小さいことが好ましい。このように、第１の層３２１の下底側内角θ３２１を金属膜３１の下底側内角θ３１より大きく形成することにより、第１の層３２１の下底側内角θ３２１と第２の層３２２の下底側内角θ３２２との角度の差を大きくすることができ、言い換えると、第１の層３２１と第２の層３２２との側面の傾きの差を大きくすることができ、第１の層３２１の側面よりも第２の層３２２の側面に対して第２の絶縁膜５０がより堆積されやすい状態にすることができる。また、同様に、第１の層３２１の下底側内角θ３２１を金属膜３１の下底側内角θ３１と同じ又は大きくし、加えて、第２の層３２２の下底側内角θ３２２を金属膜３１の下底側内角θ３１に比べて小さく形成することにより、第１の層３２１の下底側内角θ３２１と第２の層３２２の下底側内角θ３２２との角度の差を大きくすることができ、言い換えると、第１の層３２１と第２の層３２２との側面の傾きの差を大きくすることができ、第１の層３２１の側面よりも第２の層３２２の側面に対して第２の絶縁膜５０がより堆積されやすい状態にすることができる。
次に、配線３０の信頼性について説明する。配線３０間に電界を印加した場合、金属膜３１の角（例えば、図７において点線でかこまれる領域）に強く電界がかかることとなる。従って、非常に強い電界がかかった場合には、隣り合う金属膜３１の角と角の間でリーク電流が生じることになる。そして、このリーク電流は、図７の符号２の矢印として示すように、エアギャップ４０中よりも、エアギャップ４０と第２の絶縁膜５０との境界面を流れる性質を有する。従って、本実施形態においては、エアギャップ４０の上面（全体）が金属膜３１の上面よりも高いため、リーク電流の経路２は、隣り合う配線３０の間の距離よりも長くなる。従って、この距離が長くなることで電界強度は低減し、リーク電流はより流れにくくなり、絶縁膜の経時破壊（ＴＤＤＢ）が生じにくくなるといった配線３０のリーク電流特性を向上させることができ、ひいては、配線３０の信頼性を向上させることができる。
また、本実施形態においては、エアギャップ４０の上面（全体）が金属膜３１の上面よりも高くなるため、第１の層３２１の厚さを隣り合う配線３０間の距離の半分以上とすることにより、ダマシン法を用いて配線３０を形成し、エアギャップ４０の上面（全体）が金属膜３１の上面の高さと同じである場合（比較例）に対して、リーク電流の経路の長さを２倍以上のものとすることができる。従って、配線３０間に同じ電圧を外部から印加した場合であっても、半導体装置１の内部における実際の電界強度に関しては、本実施形態は比較例の半分以下となり、それにより、大幅にリーク電流の値自体を抑えることができる。第２の絶縁膜５０として使用される材料によっては、リーク電流が２桁程度も抑えられることとなる。
さらに、本実施形態においては、ＣＶＤ法を用いて第２の絶縁膜５０を形成していることから、先に説明したように、エアギャップ４０の上面において中央部が外周部よりも高くなる傾向があるため、リーク電流の経路の長さをより長くすることができ、配線３０間のリーク電流特性の向上にはより効果的であると考えられる。
従って、これまでの説明からもわかるように、図１の半導体装置１は、図２（ａ）の半導体装置１に比べてリーク電流の経路が長くなるために好ましく、また、図２（ｂ）の半導体装置１は、図２（ｃ）の半導体装置１に比べてリーク電流の経路が長くなるために好ましい。
すなわち、本実施形態によれば、ハードマスク３２を所望の形状にすることにより、エアギャップ４０の形状を制御し、それによって、配線３０間の容量を低減しつつ、配線３０の信頼性を向上させることができる。
さらに、本実施形態においては、ＲＩＥ法を用いて配線３０を形成する際に従来からマスクとして用いていたハードマスク３２により、エアギャップ４０の形状を制御することから、従来から用いていた製造プロセスを大幅に変更することを必要としない。
そして、本実施形態においては、低温でも行うことができるＣＶＤ法を用いて第２の絶縁膜５０を形成するため、高温により劣化する恐れのある素子を含む半導体装置１に対しても行うことができる。
なお、図８に示すように、配線３０を保護するために、配線３０をカバー膜８０で覆っても良い。この場合、第２の絶縁膜５０を形成する前に、ＣＶＤ法又はＡＬＤ法を用いて、ＳｉＯ２、ＳｉＮ、ＳｉＯＣ、ＢＮ等からなる例えば膜厚５ｎｍ以下のカバー膜８０を形成することとなる。
（第２の実施形態）
第２の実施形態は、第２の絶縁膜５０の形成をＳＯＤ（Spin On Dielectric）法により行うことが、第１の実施形態と異なる。ＳＯＤ法は面内均一性が高いことから、半導体装置１の製造において歩留まりを向上させることができる。
以下に、本実施形態にかかる半導体装置を、本実施形態の半導体装置の断面を示す図９を用いて説明する。ここでは、第１の実施形態と同じ構成及び機能を有する部分は、第１の実施形態と同じ符号を付し、その説明は省略するものとする。また、第１の実施形態と同様に、半導体記憶装置の多層配線に適用した例を説明するが、本発明はこれに限定されるものではない。
図９は、本実施形態における半導体装置１の断面を示したものであり、詳細には、半導体装置１に形成された配線３０の幅に沿った断面を示したものである。図９に示すように、第１の実施形態と同様に、半導体基板１０の上方に形成された第１の絶縁膜２０上に、複数の配線３０が配置されており、隣り合う配線３０の間にはエアギャップ４０が形成されている。また、各配線３０及び各エアギャップ４０の上には第２の絶縁膜５０が形成されている。
第１の実施形態と同様に、各配線３０は、第１の絶縁膜２０上に形成された金属膜３１と、金属膜３１の上に形成されたハードマスク３２とを有し、ハードマスク３２は第１の層３２１と第２の層３２２とからなる。本実施形態においては、第１の実施形態と同様に、ハードマスク３２は２層構造のものとして説明するが、これに限定されるものではない。
第１の実施形態と同様に、金属膜３１の断面は、長方形、正方形、又は、上底が下底よりも短い台形等、及び、これに類する形状を持つ。なお、先に説明したように、金属膜３１の断面は台形状であることが好ましい。また、第１の層３２１の断面は、長方形、正方形、又は、上底が下底よりも短い台形等、及び、これに類する形状を持ち、第２の層３２２の断面は、上底が下底よりも短い台形、三角形、又は、直径を下に向けている半円等、及び、これに類する形状を持つ。本実施形態においても、第２の層３２２の下底側内角θ３２２は、第１の層３２１の下底側内角θ３２１よりも小さい。また、第１の層３２１の下底側内角θ３２１は、金属膜３１の下底側内角θ３１と同じ又は大きく、第２の層３２２の下底側内角θ３２２は、金属膜３１の下底側内角θ３１に比べて小さいことが好ましい。
そして、本実施形態においては、図９に示されるように、エアギャップ４０の上面（全体）は、第１の層３２１の上面の高さとほぼ同じであり、且つ、ほぼ平坦な形状である。しかしながら、本実施形態は、図９に示される形状に限定されるものではなく、図１０（ａ）に示されるように、少なくともエアギャップ４０の上面（全体）が金属膜３１の上面より高くなっていれば良い。また、例えば、図１０（ｂ）に示すように、エアギャップ４０の上面において、中央部の高さが外周部の高さよりも高いものであっても良く、図１０（ｃ）に示すように、中央部の高さが外周部の高さよりも低いものであっても良い。
第２の絶縁膜５０としては、ＳｉＯ２、ＳｉＯＣ等を用いることができる。なお、比誘電率が低いことからＳｉＯＣを用いることが容量を低減する観点から好ましい。
次に、本実施形態の半導体装置１の製造方法を、図１１を用いて説明する。図１１は、図９に対応する各製造工程における断面図であり、詳細には、半導体装置１に形成される配線３０の幅に沿った断面を示したものである。なお、ここでは、第１の実施形態と同様に、配線３０を、ＲＩＥ法を用いて形成する方法を例に説明するが、本実施形態はこれに限定されるものではない。
まず、第１の実施形態の製造方法における図４（ａ）及び（ｂ）に示される工程と同様に、半導体基板１０上の第１の絶縁膜２０上に、所望の形状を有する複数の配線３０を形成する。詳細には、ＲＩＥ法を用いて第１の実施形態と同様の形状に加工することにより、図１１（ａ）に示されるような、金属膜３１と第１の層３２１と第２の層３２２とからなる配線３０を得ることができる。
そして、ＳＯＤ法を用いて、詳細には、第２の絶縁膜５０の材料となる溶液を第２の層３２２の上面に塗布し、加熱することにより、ＳｉＯ２、ＳｉＯＣ等からなる第２の絶縁膜５０を形成する。このようにして、図１１（ｂ）に示されるような、隣り合う配線３０の間にエアギャップ４０があるような半導体装置１を得ることができる。詳細には、上面（全体）が第１の層３２１の上面の高さとほぼ同じであり、且つ、ほぼ平坦であるような形状を持つエアギャップ４０を得ることができる。なお、本実施形態は、このような形状のエアギャップ４０を得ることに限定されるものではなく、少なくともその上面（全体）が金属膜３１の上面より高くなっているようなエアギャップ４０を得ることができる。
このように、本実施形態によれば、第１の実施形態と同様に、ハードマスク３２の形状を上記のような形状とすることにより、少なくともエアギャップ４０の上面（全体）の高さを金属膜３１の上面の高さよりも高くすることができ、さらには、エアギャップ４０の上面（全体）を第１の層３２１の上面の高さとほぼ同じにし、且つ、エアギャップ４０の上面をほぼ平坦にすることができる。そして、エアギャップ４０の形状をこのようなものとすることにより、配線３０間の容量を低減しつつ、配線３０の信頼性を向上させることができる。
なお、本実施形態においては、上記のような形状を有するハードマスク３２の上に第２の絶縁膜５０の材料となる溶液を塗布し、それを凝固させた際にその凝固膜の表面張力が働くことにより、エアギャップ４０の上面（全体）が第１の層３２１の上面の高さとほぼ同じ程度の高さになるのではないかと、本発明者は考えている。
なお、本実施形態により得られた半導体装置１の断面のＴＥＭによる顕微鏡写真を図１３（ｂ）に示す。この顕微鏡写真からもわかるように、エアギャップ４０の上面（全体）は、第１の層３２１の上面の高さとほぼ同じ程度の高さになっている。
そして、本実施形態においても、第１の実施形態と同様に、エアギャップ４０の上面（全体）が金属膜３１の上面よりも高いため、リーク電流の経路は隣り合う配線３０の間の距離よりも長くなる。それによって電界強度が低減することから、配線３０のリーク電流特性が向上し、ひいては、配線３０の信頼性を向上させることができる。
さらに、本実施形態においては、ＲＩＥ法を用いて配線３０を形成する際のマスクであるハードマスク３２により、エアギャップ４０の形状を制御することから、従来から用いていた製造プロセスを大幅に変更することを必要としない。そして、第２の絶縁膜５０の形成を面内均一性が高いＳＯＤ法により行うため、半導体装置１の製造における歩留まりの向上を期待することができる。
なお、図１２に示すように、第１の実施形態と同様に、配線３０を保護するために、配線３０をカバー膜８０で覆っても良い。この場合、第１の実施形態と同様に形成することとなる。
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体装置
２ リーク電流の経路
１０ 半導体基板
２０ 第１の絶縁膜
３０ 配線
３１ 金属膜
３２ ハードマスク
４０ エアギャップ
５０ 第２の絶縁膜
６０ リソスタック
７０ レジスト
８０ カバー膜
３２１ 第１の層
３２２ 第２の層
９２１ 第１の膜
９２２ 第２の膜

Claims (6)

  1. 半導体基板上方に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に形成された複数の配線であって、それぞれ、前記第１の絶縁膜上に形成された金属膜と、前記金属膜上に形成されたハードマスクとを有する複数の配線と、
    隣り合う前記各配線の間に形成されたエアギャップと、
    前記各配線と前記各エアギャップとの上に形成された第２の絶縁膜と、
    を備える半導体装置であって、
    前記ハードマスクは、前記金属膜上に形成された第１の層と、前記第１の層上に形成された第２の層とを有し、
    前記第２の層の前記配線の幅に沿った断面において前記第２の層の下面と側面とがなす内角の角度は、前記第１の層の前記配線の幅に沿った断面において前記第１の層の下面と側面とがなす内角の角度よりも小さく、
    前記エアギャップの上面の高さは前記金属膜の上面の高さよりも高い、
    ことを特徴とする半導体装置。
  2. 前記第１の層の前記断面は、長方形、正方形、又は、上底が下底よりも短い台形の形状であり、前記第２の層の前記断面は、上底が下底よりも短い台形、三角形、又は、直径を下に向けている半円の形状である、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記エアギャップの上面における外周部の高さは、前記第１の層の上面の高さと同じである、ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１の層と前記第２の層とは異なる材料からなることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
  5. 前記複数の配線は、所定の距離で互いに隔てられており、前記第１の層の厚さは、前記所定の距離の半分以上である、ことを特徴とする請求項１から４のいずれか１つに記載の半導体装置。
  6. 金属膜と、第１の層及び第２の層からなるハードマスクとを有する複数の配線と、隣り合う前記各配線の間に複数のエアギャップとを備える半導体装置の製造方法であって、
    半導体基板の上に第１の絶縁膜を形成し、
    前記第１の絶縁膜の上に、前記金属膜と前記第１の層の材料膜と前記第２の層の材料膜とを順次形成し、
    前記金属膜と前記第１の層の材料膜と前記第２の層の材料膜とをＲＩＥ法を用いて加工して、前記第２の層の前記配線の幅に沿った断面における前記第２の層の下面と側面とがなす内角の角度を、前記第１の層の前記配線の幅に沿った断面における前記第１の層の下面と側面とがなす内角の角度よりも小さくし、
    隣り合う前記各配線の間に前記エアギャップが形成されるように、前記第２の層の上に第２の絶縁膜を形成する、
    ことを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017220642A (ja) * 2016-06-10 2017-12-14 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704803B2 (en) * 2015-09-17 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US9876075B2 (en) * 2015-10-16 2018-01-23 International Business Machines Corporation Method of forming dielectric with air gaps for use in semiconductor devices
US9653348B1 (en) 2015-12-30 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9881870B2 (en) * 2015-12-30 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
WO2018125063A1 (en) * 2016-12-27 2018-07-05 Intel Corporation Encapsulation of air gaps in interconnects
CN110880475B (zh) * 2018-09-06 2023-06-16 长鑫存储技术有限公司 空气隙形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158280A (ja) * 2000-11-17 2002-05-31 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006269925A (ja) * 2005-03-25 2006-10-05 Toshiba Corp 半導体装置およびその製造方法
JP2009094519A (ja) * 2007-10-09 2009-04-30 Applied Materials Inc Ｒｃ遅延を減少するために誘電体層にエアギャップを生成する方法及び装置
JP2012009490A (ja) * 2010-06-22 2012-01-12 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376330B1 (en) * 1996-06-05 2002-04-23 Advanced Micro Devices, Inc. Dielectric having an air gap formed between closely spaced interconnect lines
JP3686325B2 (ja) * 2000-10-26 2005-08-24 松下電器産業株式会社 半導体装置及びその製造方法
US20050181604A1 (en) * 2002-07-11 2005-08-18 Hans-Peter Sperlich Method for structuring metal by means of a carbon mask
JP4106048B2 (ja) 2004-10-25 2008-06-25 松下電器産業株式会社 半導体装置の製造方法及び半導体装置
US20070099417A1 (en) * 2005-10-28 2007-05-03 Applied Materials, Inc. Adhesion and minimizing oxidation on electroless CO alloy films for integration with low K inter-metal dielectric and etch stop
JP2008021862A (ja) 2006-07-13 2008-01-31 Renesas Technology Corp 半導体装置およびその製造方法
KR20120137861A (ko) * 2011-06-13 2012-12-24 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법
US9123714B2 (en) * 2012-02-16 2015-09-01 Sandisk Technologies Inc. Metal layer air gap formation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158280A (ja) * 2000-11-17 2002-05-31 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006269925A (ja) * 2005-03-25 2006-10-05 Toshiba Corp 半導体装置およびその製造方法
JP2009094519A (ja) * 2007-10-09 2009-04-30 Applied Materials Inc Ｒｃ遅延を減少するために誘電体層にエアギャップを生成する方法及び装置
JP2012009490A (ja) * 2010-06-22 2012-01-12 Toshiba Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017220642A (ja) * 2016-06-10 2017-12-14 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体

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