JPH1197524A - 多層ダマシン配線構造を有する半導体装置及びその製造方法 - Google Patents
多層ダマシン配線構造を有する半導体装置及びその製造方法Info
- Publication number
- JPH1197524A JPH1197524A JP25203797A JP25203797A JPH1197524A JP H1197524 A JPH1197524 A JP H1197524A JP 25203797 A JP25203797 A JP 25203797A JP 25203797 A JP25203797 A JP 25203797A JP H1197524 A JPH1197524 A JP H1197524A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- wiring structure
- semiconductor device
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 コストの増加を防ぎかつ配線間容量を小さく
し、集積回路の微細化に伴う信号のクロックスキューを
小さく、信号の伝搬速度の遅延を防いだ、多層ダマシン
配線構造を有する半導体装置及びその製造方法を提供す
る。 【解決手段】 ダマシン配線構造の各配線、その左右、
もしくは、直下および左右に空隙が設けられる。導電体
膜はタングステンであることが好ましい。製造方法は、
空隙を各配線下に有する配線層にストッパ膜を形成し、
スルーホールに金属膜の埋め込みの限度一杯の溝形状が
形成されるような厚さの誘電体膜を形成し、耐酸化性金
属膜を埋め込み、配線溝を誘電体膜内にストッパーに至
るまで形成する。水平方向に隣接するダマシン配線間
に、導体膜の埋め込み方式の限界に応じて空隙を自己整
合的に形成する。
し、集積回路の微細化に伴う信号のクロックスキューを
小さく、信号の伝搬速度の遅延を防いだ、多層ダマシン
配線構造を有する半導体装置及びその製造方法を提供す
る。 【解決手段】 ダマシン配線構造の各配線、その左右、
もしくは、直下および左右に空隙が設けられる。導電体
膜はタングステンであることが好ましい。製造方法は、
空隙を各配線下に有する配線層にストッパ膜を形成し、
スルーホールに金属膜の埋め込みの限度一杯の溝形状が
形成されるような厚さの誘電体膜を形成し、耐酸化性金
属膜を埋め込み、配線溝を誘電体膜内にストッパーに至
るまで形成する。水平方向に隣接するダマシン配線間
に、導体膜の埋め込み方式の限界に応じて空隙を自己整
合的に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、多層ダマシン配線
構造を有する半導体装置及びその製造方法に関する。
構造を有する半導体装置及びその製造方法に関する。
【０００２】なお、本明細書に用いられる熟語におい
て、「ダマシン構造」とは、誘電体膜、導電体膜ストッ
パー、空隙および溝により、水平または垂直方向の断面
に形成される模様が、いわゆる象眼状であることを指
し、「自己整合的」とは、製造工程において、調整の必
要なく側面対向部または接合部が幾何学的に合致するよ
うな状態を指す。
て、「ダマシン構造」とは、誘電体膜、導電体膜ストッ
パー、空隙および溝により、水平または垂直方向の断面
に形成される模様が、いわゆる象眼状であることを指
し、「自己整合的」とは、製造工程において、調整の必
要なく側面対向部または接合部が幾何学的に合致するよ
うな状態を指す。
【０００３】
【従来の技術】図４（ａ），（ｂ），（ｃ）は、従来の
ダマシン配線構造一実施例の製造工程を順に示す断面
図、図５は、従来の第２の実施例のアルミ配線に用いる
空隙を説明する断面図、図６は、従来の第３の実施例の
タングステン配線に用いる空隙を説明する断面図であ
る。
ダマシン配線構造一実施例の製造工程を順に示す断面
図、図５は、従来の第２の実施例のアルミ配線に用いる
空隙を説明する断面図、図６は、従来の第３の実施例の
タングステン配線に用いる空隙を説明する断面図であ
る。
【０００４】近年、半導体集積回路は高性能化を目指す
上で微細化の一途をたどってきた。それに伴い、従来問
題にならなかった隣接配線同士間の誘電体膜によってで
きるキャパシタ構造による信号遅延の問題が顕著になっ
てきた。そこで配線間容量を低減するために、種々の方
法が開発されてきた。すなわち、図４に示したダマシン
配線は、溝中に導体膜が完全に埋め込まれている構造で
ある。そして配線の左右に空隙を用いる方法が、図５に
示す富士通社の市川氏（特開平５−２１６１７）、図６
に示すセイコー・エプソン社の岩松氏（特開平２−２０
９７５４）によって提唱されている。
上で微細化の一途をたどってきた。それに伴い、従来問
題にならなかった隣接配線同士間の誘電体膜によってで
きるキャパシタ構造による信号遅延の問題が顕著になっ
てきた。そこで配線間容量を低減するために、種々の方
法が開発されてきた。すなわち、図４に示したダマシン
配線は、溝中に導体膜が完全に埋め込まれている構造で
ある。そして配線の左右に空隙を用いる方法が、図５に
示す富士通社の市川氏（特開平５−２１６１７）、図６
に示すセイコー・エプソン社の岩松氏（特開平２−２０
９７５４）によって提唱されている。
【０００５】
【発明が解決しょうとする課題】しかし、上述の従来の
半導体集積回路の構造および製造方法には、以下に述べ
る問題点がある。
半導体集積回路の構造および製造方法には、以下に述べ
る問題点がある。
【０００６】図４に示した構造では隣接する溝配線間は
誘電体膜に覆われているので、配線間容量を求める比誘
電率は誘電体膜の誘電率によって決まる。したがって、
誘電率が大きくなる。
誘電体膜に覆われているので、配線間容量を求める比誘
電率は誘電体膜の誘電率によって決まる。したがって、
誘電率が大きくなる。
【０００７】図５に示した空隙の構造は隣接する配線の
配線間容量を低減するものであって、垂直に存在する配
線間容量を低減するものではない。また、配線間の空間
に挿入される接続部の直径と、フォトマスク形成技術に
よるずれの量を考慮すると、ここで用いられるべき精度
が極めて高いことを必要とし、現存する装置や配線寸法
を考慮すると、空隙の許容誤差が苛酷過ぎ、実際問題と
してコスト高になるものと考えられる。
配線間容量を低減するものであって、垂直に存在する配
線間容量を低減するものではない。また、配線間の空間
に挿入される接続部の直径と、フォトマスク形成技術に
よるずれの量を考慮すると、ここで用いられるべき精度
が極めて高いことを必要とし、現存する装置や配線寸法
を考慮すると、空隙の許容誤差が苛酷過ぎ、実際問題と
してコスト高になるものと考えられる。
【０００８】図６に示す空隙形成技術では、絶縁膜の誘
電率が問題になる前にタングステン配線の抵抗が問題に
なることが考慮されていない。つまり、層間膜の誘電率
が問題になる配線長では、配線抵抗が高くなるタングス
テンは使われない。
電率が問題になる前にタングステン配線の抵抗が問題に
なることが考慮されていない。つまり、層間膜の誘電率
が問題になる配線長では、配線抵抗が高くなるタングス
テンは使われない。
【０００９】また、これらの例においては、平らな面
に、もしくは下地により凸凹状の段差のついた面に導体
膜を形成し、レジストマスクやＳｉＯ2 膜などハードマ
スク等を用いてドライエッチング方式によって導体膜を
エッチングして得られる。縦型配線の配線間に空隙を形
成する方法については工数の増加によるコスト増大の問
題が生ずる。
に、もしくは下地により凸凹状の段差のついた面に導体
膜を形成し、レジストマスクやＳｉＯ2 膜などハードマ
スク等を用いてドライエッチング方式によって導体膜を
エッチングして得られる。縦型配線の配線間に空隙を形
成する方法については工数の増加によるコスト増大の問
題が生ずる。
【００１０】そこで本発明の目的は、コストの増加を防
ぎかつ配線間容量を小さくすることができ、集積回路の
微細化に伴う信号のクロックスキューを小さく、すなわ
ち信号の伝搬速度の遅延を防ぐことができる、多層ダマ
シン配線構造を有する半導体装置及びその製造方法を提
供することである。
ぎかつ配線間容量を小さくすることができ、集積回路の
微細化に伴う信号のクロックスキューを小さく、すなわ
ち信号の伝搬速度の遅延を防ぐことができる、多層ダマ
シン配線構造を有する半導体装置及びその製造方法を提
供することである。
【００１１】
【課題を解決するための手段】本発明の多層ダマシン配
線構造を有する半導体装置は、ダマシン配線構造の各配
線の直下に空隙が設けられていること、あるいは、ダマ
シン配線構造の各配線の左右に空隙が設けられているこ
と、もしくは、ダマシン配線構造の各配線の直下および
左右に空隙が設けられていることを特徴としている。
線構造を有する半導体装置は、ダマシン配線構造の各配
線の直下に空隙が設けられていること、あるいは、ダマ
シン配線構造の各配線の左右に空隙が設けられているこ
と、もしくは、ダマシン配線構造の各配線の直下および
左右に空隙が設けられていることを特徴としている。
【００１２】なお、多層ダマシン配線構造の導電体膜の
うち、少なくとも高さ方向連結部の材料はタングステン
であることが好ましく、多層ダマシン配線構造の導電体
膜は、タングステン、アルミニウムまたはその他の耐酸
化性金属材料から選択されることも好ましい。
うち、少なくとも高さ方向連結部の材料はタングステン
であることが好ましく、多層ダマシン配線構造の導電体
膜は、タングステン、アルミニウムまたはその他の耐酸
化性金属材料から選択されることも好ましい。
【００１３】また、多層ダマシン配線構造を有する半導
体装置の製造方法は、予め形成された空隙を各配線下に
有する配線層にストッパ膜を形成し、スルーホールをパ
ターニングし、金属膜の埋め込みの限度一杯の溝形状が
形成されるような厚さの誘電体膜を形成し、上下配線を
繋ぐスルーホールを形成し、スルーホール内に耐酸化性
金属膜を埋め込み、化学機械的研磨法（以下ＣＭＰ法と
いう。）によりタングステンをスルーホール内に埋め込
み、配線溝を誘電体膜内にストッパーに至るまで形成す
る、ことを特徴としている。
体装置の製造方法は、予め形成された空隙を各配線下に
有する配線層にストッパ膜を形成し、スルーホールをパ
ターニングし、金属膜の埋め込みの限度一杯の溝形状が
形成されるような厚さの誘電体膜を形成し、上下配線を
繋ぐスルーホールを形成し、スルーホール内に耐酸化性
金属膜を埋め込み、化学機械的研磨法（以下ＣＭＰ法と
いう。）によりタングステンをスルーホール内に埋め込
み、配線溝を誘電体膜内にストッパーに至るまで形成す
る、ことを特徴としている。
【００１４】なお、この半導体装置の製造方法は、水平
方向に隣接するダマシン配線間に、導体膜の埋め込み方
式の限界に応じて空隙を自己整合的に形成するものであ
ることが好ましい。
方向に隣接するダマシン配線間に、導体膜の埋め込み方
式の限界に応じて空隙を自己整合的に形成するものであ
ることが好ましい。
【００１５】これらにより、ダマシン配線層間に空隙を
形成することができ、また、空隙を形成したダマシン配
線の多層化ができ、さらに、ダマシン配線直下と隣接ダ
マシン配線間に空隙を自己整合的に形成することができ
る。
形成することができ、また、空隙を形成したダマシン配
線の多層化ができ、さらに、ダマシン配線直下と隣接ダ
マシン配線間に空隙を自己整合的に形成することができ
る。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１７】図１は、本発明の多層ダマシン配線構造の
一実施形態例の断面図、図２（ａ），（ｂ），（ｃ）
は、図１の空隙の製造工程を順に示す断面図、図３
（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は、本実施形
態例の製造工程を順に示す断面図である。
一実施形態例の断面図、図２（ａ），（ｂ），（ｃ）
は、図１の空隙の製造工程を順に示す断面図、図３
（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は、本実施形
態例の製造工程を順に示す断面図である。
【００１８】図１および図３には、ダマシン配線構造の
各配線の直下および左右に、それぞれ空隙６ｃおよび６
ｂ，６ｄが設けられている。図２には、ダマシン配線構
造の各配線の左右に空隙６ｂ，６ｄが設けられている。
各配線の直下および左右に、それぞれ空隙６ｃおよび６
ｂ，６ｄが設けられている。図２には、ダマシン配線構
造の各配線の左右に空隙６ｂ，６ｄが設けられている。
【００１９】なお、多層ダマシン配線構造０の導電体膜
４のうち、少なくとも高さ方向連結部（コンタクト）９
の材料はタングステンであることが好ましく、多層ダマ
シン配線構造の導電体膜４は、タングステン、アルミニ
ウムまたはその他の耐酸化性金属材料から選択されるこ
とも好ましい。本例ではいずれもタングステンとしてい
る。
４のうち、少なくとも高さ方向連結部（コンタクト）９
の材料はタングステンであることが好ましく、多層ダマ
シン配線構造の導電体膜４は、タングステン、アルミニ
ウムまたはその他の耐酸化性金属材料から選択されるこ
とも好ましい。本例ではいずれもタングステンとしてい
る。
【００２０】図１ないし３に示すように、本実施形態例
では、基板上に形成されたトランジスタ（図示せず）上
の第１層間膜１をＣＭＰて平坦化し、ダマシン配線を形
成する際、誘電体膜ドライエッチのストッパ２として例
えば窒化珪素２ａ有機膜２ｂを形成し、誘電体膜３とし
て例えば、５０００Åの厚さの有機膜２ｂを形成し、誘
電体膜３を例えば、５０００Å＋空隙用におよそ１００
０Å増加して形成する。次にレジストマスク等をリソ技
術を用いてパターニングし、誘電体膜３とストッパー２
の選択エッチングによって、基板面内の均一性良く溝の
深さおよそ６０００Å程度、および配線用溝の幅を５０
００Å程度にする。ストッパー２を用いるのは基板内に
均一な形状で溝を形成するためである。ここで、指定し
た配線の溝の深さは、導体膜４の埋め込みプロセスで、
埋め込み深さ限界の絶対値が５０００Åであるという実
験に基づいて設定した値であり、残りの深さ１０００Å
は空隙に用いるための深さである。水平面方向に隣接す
る配線間に設定した溝の幅１０００Åは、導体膜４の埋
め込み限界幅を実験測定によって得られた条件である。
次に、導体膜４の埋め込みプロセスであるが、ＣＶＤ
（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）およびＰＶＤ（Ｐｈｉｓｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）を用いる方法が考えられる。
では、基板上に形成されたトランジスタ（図示せず）上
の第１層間膜１をＣＭＰて平坦化し、ダマシン配線を形
成する際、誘電体膜ドライエッチのストッパ２として例
えば窒化珪素２ａ有機膜２ｂを形成し、誘電体膜３とし
て例えば、５０００Åの厚さの有機膜２ｂを形成し、誘
電体膜３を例えば、５０００Å＋空隙用におよそ１００
０Å増加して形成する。次にレジストマスク等をリソ技
術を用いてパターニングし、誘電体膜３とストッパー２
の選択エッチングによって、基板面内の均一性良く溝の
深さおよそ６０００Å程度、および配線用溝の幅を５０
００Å程度にする。ストッパー２を用いるのは基板内に
均一な形状で溝を形成するためである。ここで、指定し
た配線の溝の深さは、導体膜４の埋め込みプロセスで、
埋め込み深さ限界の絶対値が５０００Åであるという実
験に基づいて設定した値であり、残りの深さ１０００Å
は空隙に用いるための深さである。水平面方向に隣接す
る配線間に設定した溝の幅１０００Åは、導体膜４の埋
め込み限界幅を実験測定によって得られた条件である。
次に、導体膜４の埋め込みプロセスであるが、ＣＶＤ
（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）およびＰＶＤ（Ｐｈｉｓｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）を用いる方法が考えられる。
【００２１】ＰＶＤ、ＣＶＤ条件の一例を以下に示す。
【００２２】ＣＶＤでは、ガス流量をおよそ３００Ｎｃ
ｍ3 にし、ガスに水素還元の有機アルミ混合ガスを用い
て成長時の基板温度を例えば１５０度に加熱し、アルミ
膜を形成する。ＰＶＤでは、ガス４ｍＴｏｒｒ、基板温
度３５０度、パワー１０ｋｗｎ設定した条件でアルミ膜
を形成する。
ｍ3 にし、ガスに水素還元の有機アルミ混合ガスを用い
て成長時の基板温度を例えば１５０度に加熱し、アルミ
膜を形成する。ＰＶＤでは、ガス４ｍＴｏｒｒ、基板温
度３５０度、パワー１０ｋｗｎ設定した条件でアルミ膜
を形成する。
【００２３】こうして得られた、配線用溝５内部には深
さ方向に５０００Åだけ導体膜４が埋め込まれており、
水平方向の配線間に設けられた微細溝６には溝上部にの
み導体膜が埋め込まれている。このサンプルをＣＭＰ法
によって溝に埋められた導体膜４以外の導体膜４を平坦
化および除去する。その結果、溝配線直下と左右に空隙
が形成される。次に、第２配線層間の層間膜となる誘電
体膜７およびストッパ８を形成する。次に、上下配線ス
ルーホールを開口し、タングステン膜を埋め込み、ドラ
イエッチングのエッチバック法やＣＭＰによってスルー
ホール以外のタングステン膜を除去し、上下配線のスル
ーホールコンタクト９とする。次に、第２ダマシン配線
層を前述した方法と同じ要領で形成して、多層化してい
く。
さ方向に５０００Åだけ導体膜４が埋め込まれており、
水平方向の配線間に設けられた微細溝６には溝上部にの
み導体膜が埋め込まれている。このサンプルをＣＭＰ法
によって溝に埋められた導体膜４以外の導体膜４を平坦
化および除去する。その結果、溝配線直下と左右に空隙
が形成される。次に、第２配線層間の層間膜となる誘電
体膜７およびストッパ８を形成する。次に、上下配線ス
ルーホールを開口し、タングステン膜を埋め込み、ドラ
イエッチングのエッチバック法やＣＭＰによってスルー
ホール以外のタングステン膜を除去し、上下配線のスル
ーホールコンタクト９とする。次に、第２ダマシン配線
層を前述した方法と同じ要領で形成して、多層化してい
く。
【００２４】
【発明の効果】以上説明したように本発明は、ダマシン
配線に自己整合的に空隙を持つ構造とすること等によ
り、コストの増加を防ぎかつ配線間容量を小さくするこ
とができ、集積回路の微細化に伴う信号のクロックスキ
ューを小さく、すなわち信号の伝搬速度の遅延を防ぐこ
とができる、多層ダマシン配線構造を有する半導体装置
及びその製造方法を提供できる効果がある。
配線に自己整合的に空隙を持つ構造とすること等によ
り、コストの増加を防ぎかつ配線間容量を小さくするこ
とができ、集積回路の微細化に伴う信号のクロックスキ
ューを小さく、すなわち信号の伝搬速度の遅延を防ぐこ
とができる、多層ダマシン配線構造を有する半導体装置
及びその製造方法を提供できる効果がある。
【図１】本発明の多層ダマシン配線構造の一実施形態例
の断面図である。
の断面図である。
【図２】（ａ），（ｂ），（ｃ）は、図１の空隙の製造
工程を順に示す断面図である。
工程を順に示す断面図である。
【図３】（ａ），（ｂ），（ｃ），（ｄ），（ｅ）は、
本実施形態例の製造工程を順に示す断面図である。
本実施形態例の製造工程を順に示す断面図である。
【図４】（ａ），（ｂ），（ｃ）は、従来のダマシン配
線構造の一実施例の製造工程を順に示す断面図である。
線構造の一実施例の製造工程を順に示す断面図である。
【図５】従来の第２の実施例のアルミ配線に用いる空隙
を説明する断面図である。
を説明する断面図である。
【図６】従来の第３の実施例のタングステン配線に用い
る空隙を説明する断面図である。
る空隙を説明する断面図である。
１，３，７ 誘電体膜 ２，８ ストッパー ４ 導体膜 ５，１０ 配線用溝 ６，１２ 空隙用溝 ６ａ 溝栓部 ６ｂ，６ｃ，６ｄ 空隙 ９ 上下配線コンタクト １１ 上下コンタクトパターン １３ 第２配線用導体膜 ４１，４３ 誘電体膜 ４２ ストッパー ４４ 導体膜 ５１，６１ Ｓｉ基板 ５２，５４，５６ ＳｉＯ2 膜 ５３ａ，５３ｂ アルミ ５５ ＳＯＧ膜 ５６ａ 開孔 ５７ ＳｉＯ2 側壁 ５８ 空隙 ６２ 拡散層 ６３ ＴｉＳｉ膜 ６４ 第１の絶縁膜 ６５ 第１のタングステン配線 ６６ 第２の絶縁膜 ６７ 第２のタングステン配線 ６８ アルミパッド
Claims (7)
- 【請求項１】 多層ダマシン配線構造を有する半導体装
置において、 前記ダマシン配線構造の各配線の直下に空隙が設けられ
ていることを特徴とする半導体装置。 - 【請求項２】 多層ダマシン配線構造を有する半導体装
置において、 前記ダマシン配線構造の各配線の左右に空隙が設けられ
ていることを特徴とする半導体装置。 - 【請求項３】 多層ダマシン配線構造を有する半導体装
置において、 前記ダマシン配線構造の各配線の直下および左右に空隙
が設けられていることを特徴とする半導体装置。 - 【請求項４】 多層ダマシン配線構造の導電体膜のう
ち、少なくとも高さ方向連結部の材料はタングステンで
ある、請求項１ないし３記載の半導体装置。 - 【請求項５】 多層ダマシン配線構造の導電体膜は、タ
ングステン、アルミニウムまたはその他の耐酸化性金属
材料から選択される、請求項１ないし３記載の半導体装
置。 - 【請求項６】 多層ダマシン配線構造を有する半導体装
置の製造方法において、 予め形成された空隙を各配線下に有する配線層にストッ
パ膜を形成し、スルーホールをパターニングし、 金属膜の埋め込みの限度一杯の溝形状が形成されるよう
な厚さの誘電体膜を形成し、 上下配線を繋ぐスルーホールを形成し、スルーホール内
に耐酸化性金属膜を埋め込み、 化学機械的研磨法によりタングステンをスルーホール内
に埋め込み、 配線溝を誘電体膜内にストッパーに至るまで形成する、
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 水平方向に隣接するダマシン配線間に、
導体膜の埋め込み方式の限界に応じて空隙を自己整合的
に形成する、請求項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25203797A JPH1197524A (ja) | 1997-09-17 | 1997-09-17 | 多層ダマシン配線構造を有する半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25203797A JPH1197524A (ja) | 1997-09-17 | 1997-09-17 | 多層ダマシン配線構造を有する半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197524A true JPH1197524A (ja) | 1999-04-09 |
Family
ID=17231705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25203797A Pending JPH1197524A (ja) | 1997-09-17 | 1997-09-17 | 多層ダマシン配線構造を有する半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197524A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430680B1 (ko) * | 2001-06-30 | 2004-05-10 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 및 그 형성방법 |
| WO2017064937A1 (ja) * | 2015-10-16 | 2017-04-20 | ソニー株式会社 | 半導体装置、および半導体装置の製造方法 |
-
1997
- 1997-09-17 JP JP25203797A patent/JPH1197524A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430680B1 (ko) * | 2001-06-30 | 2004-05-10 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 및 그 형성방법 |
| WO2017064937A1 (ja) * | 2015-10-16 | 2017-04-20 | ソニー株式会社 | 半導体装置、および半導体装置の製造方法 |
| US10879165B2 (en) | 2015-10-16 | 2020-12-29 | Sony Corporation | Semiconductor device and method for manufacturing semiconductor device with low-permittivity layers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7056822B1 (en) | Method of fabricating an interconnect structure employing air gaps between metal lines and between metal layers | |
| US5284799A (en) | Method of making a metal plug | |
| US5990015A (en) | Dual damascence process | |
| KR100215847B1 (ko) | 반도체 장치의 금속 배선 및 그의 형성 방법 | |
| JPH09237834A (ja) | 半導体装置の製造方法 | |
| JP3214475B2 (ja) | デュアルダマシン配線の形成方法 | |
| CN100533725C (zh) | 半导体器件的金属互连形成方法 | |
| JP2000512077A (ja) | 互い違いに配列される配線を製造するため窪んだローカル導体を使用する集積回路 | |
| KR100267408B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH11317447A (ja) | 半導体装置およびその製造方法 | |
| JP3920590B2 (ja) | 半導体装置の製造方法 | |
| KR20030002037A (ko) | 듀얼다마신 공정에 의한 다층 배선의 형성 방법 | |
| JPH09321138A (ja) | 半導体装置の製造方法 | |
| JP3461761B2 (ja) | 半導体装置の製造方法 | |
| US20070141842A1 (en) | Method of Manufacturing Semiconductor Device | |
| JP3718458B2 (ja) | 半導体装置の製造方法 | |
| JPH1197524A (ja) | 多層ダマシン配線構造を有する半導体装置及びその製造方法 | |
| JP2948588B1 (ja) | 多層配線を有する半導体装置の製造方法 | |
| JP2001023924A (ja) | プラグの形成方法およびプラグ | |
| JP4232215B2 (ja) | 半導体装置の製造方法 | |
| JPH11186274A (ja) | デュアル・ダマスク技術 | |
| JP4492982B2 (ja) | 多層配線を有する半導体装置の製造方法 | |
| JP3021768B2 (ja) | 多層配線半導体装置 | |
| JPH11220025A (ja) | 半導体装置およびその製造方法 | |
| KR100278274B1 (ko) | 반도체장치의스택콘택형성방법 |