JP2011060803A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2011060803A JP2011060803A JP2009205557A JP2009205557A JP2011060803A JP 2011060803 A JP2011060803 A JP 2011060803A JP 2009205557 A JP2009205557 A JP 2009205557A JP 2009205557 A JP2009205557 A JP 2009205557A JP 2011060803 A JP2011060803 A JP 2011060803A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- hole
- layer insulating
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】本発明の一態様に係る半導体装置100は、半導体素子を有する半導体基板1と、半導体基板1の上方に形成され、配線10a、10b、10c、10d、配線10c、10dの周囲のエアギャップ101、およびエアギャップ101に連続するスルーホール102含む配線構造と、スルーホール102下に形成されたスルーホールストッパー103と、を有する。
【選択図】図1
Description
(半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置100の垂直断面図である。また、図2(a)、(b)は、それぞれ図1の破線IIa−IIa、IIb−IIbに沿った半導体装置100の水平断面図である。
図3A(a)〜(e)、図3B(f)〜(i)、図3C(j)〜(l)、図3D(m)〜(o)は、本発明の第1の実施の形態に係る半導体装置100の製造方法を表す垂直断面図である。
本発明の第1の実施の形態によれば、スルーホールストッパー103を形成することによりスルーホール102の深さを正確に制御し、特定の配線層に選択的にエアギャップを形成することができる。
第2の実施の形態は、第1の領域と第2の領域内において、それぞれ異なる層にスルーホールストッパーを形成し、それぞれ異なる層にエアギャップを形成する。なお、第1の実施の形態と同様の点については、説明を省略または簡略化する。
図4は、本発明の第2の実施の形態に係る半導体装置200の垂直断面図である。また、図5(a)、(b)は、それぞれ図4の破線Va−Va、Vb−Vbに沿った半導体装置200の水平断面図である。
本発明の第2の実施の形態によれば、スルーホールストッパー203a、203bを異なる配線層に形成することにより、スルーホール202aとスルーホール202bの深さを異ならせ、第1の領域200aのエアギャップ201aが形成される配線層の層数と、第2の領域200bのエアギャップ201bが形成される配線層の層数を異ならせることができる。
第3の実施の形態は、スルーホールストッパーがビア層絶縁膜中に形成される点において、第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、説明を省略または簡略化する。
図6は、本発明の第3の実施の形態に係る半導体装置300の垂直断面図である。
図7A(a)〜(d)、図7B(e)、(f)は、本発明の第3の実施の形態に係る半導体装置300の製造方法を表す垂直断面図である。
本発明の第3の実施の形態によれば、配線およびビアをシングルダマシン法を用いて形成することにより、スルーホールストッパーをビア層絶縁膜中に形成することができる。そして、第1の実施の形態と同様の効果を得ることができる。
第4の実施の形態は、スルーホールストッパーがコンタクト層絶縁膜中に形成される点において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、説明を省略または簡略化する。
図8は、本発明の第4の実施の形態に係る半導体装置400の垂直断面図である。
本発明の第4の実施の形態によれば、スルーホールストッパーをコンタクト層絶縁膜中に形成することにより、コンタクト層絶縁膜をエッチングダメージから保護しつつ、最下層の配線である配線10aの周囲にもエアギャップを形成することができる。
第5の実施の形態は、ガードリングの一部の直下に配線が形成される点において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、説明を省略または簡略化する。
図9は、本発明の第5の実施の形態に係る半導体装置500の垂直断面図である。また、図10(a)、(b)は、それぞれ図9の破線Xa−Xa、Xb−Xbに沿った半導体装置500の水平断面図である。
本発明の第5の実施の形態によれば、第1の領域500aと第2の領域500bを分離するパターンをガードリング504dのみが有するため、ガードリング504dの直下の第1の領域500aと第2の領域500bをまたぐ位置に配線を形成することができる。
第6の実施の形態は、配線層ごとにガードリングのパターンを変えて、配線層毎にエアギャップの形成される水平方向の領域を制御する。なお、第1の実施の形態と同様の点については、説明を省略または簡略化する。
図11は、本発明の第6の実施の形態に係る半導体装置600の垂直断面図である。図12(a)、(b)、(c)は、それぞれ図11の破線XIIa−XIIa、XIIb−XIIb、XIIc−XIIcに沿った半導体装置600の水平断面図である。
本発明の第6の実施の形態によれば、配線層ごとにガードリングのパターンを変えることにより、配線層毎にエアギャップの形成される水平方向の領域を制御することができる。
第7の実施の形態は、配線の周囲にエアギャップを形成しない層のガードリングの内側にスルーホールリングを形成し、スルーホールをスルーホールリング内に形成し、配線をガードリングとスルーホールリングの間に形成する。なお、第1の実施の形態と同様の点については、説明を省略または簡略化する。
図13は、本発明の第7の実施の形態に係る半導体装置700の垂直断面図である。図14(a)、(b)は、それぞれ図13の破線XIVa−XIVa、XIVb−XIVbに沿った半導体装置700の水平断面図である。
本発明の第7の実施の形態によれば、エアギャップを形成しない配線層においてスルーホールリングを形成することにより、スルーホールの周囲に配線を自由にレイアウトすることができる。
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
Claims (5)
- 半導体素子を有する半導体基板と、
前記半導体基板の上方に形成され、配線、前記配線の少なくとも一部の周囲に位置するエアギャップ、および前記エアギャップに連続するスルーホールを含む配線構造と、
前記スルーホール下に形成されたスルーホールストッパーと、
を有する半導体装置。 - 前記スルーホールストッパーは前記配線構造中に形成され、
前記スルーホールストッパーの下に下層配線が形成された、
請求項1に記載の半導体装置。 - 前記配線構造中において、前記配線、前記スルーホールおよび前記エアギャップを含む領域を区画するガードリングと、
前記配線構造中の前記ガードリングの一部の下に形成された他の配線と、
をさらに有する請求項1または2に記載の半導体装置。 - 前記スルーホールストッパーは、前記配線構造と前記半導体素子とを接続するコンタクトプラグと同じ層に形成される、
請求項1に記載の半導体装置。 - 半導体素子を有する半導体基板と、
前記半導体基板の上方に形成された配線構造と、
前記配線構造中において、第1の配線、前記第1の配線の少なくとも一部の周囲に位置する第1のエアギャップ、および前記第1のエアギャップに連続する第1のスルーホールを含む第1の領域と、第2の配線、前記第2の配線の少なくとも一部の周囲に位置する第2のエアギャップ、および前記第2のエアギャップに連続する第2のスルーホールを含む第2の領域とを区画するガードリングと、
前記第1のスルーホール下に形成された第1のスルーホールストッパーと、
前記第2のスルーホール下の、前記第1のスルーホールストッパーよりも高い位置に形成された第2のスルーホールストッパーと、
を有する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009205557A JP2011060803A (ja) | 2009-09-07 | 2009-09-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009205557A JP2011060803A (ja) | 2009-09-07 | 2009-09-07 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011060803A true JP2011060803A (ja) | 2011-03-24 |
Family
ID=43948150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009205557A Withdrawn JP2011060803A (ja) | 2009-09-07 | 2009-09-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011060803A (ja) |
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018227110A1 (en) * | 2017-06-10 | 2018-12-13 | Applied Materials, Inc. | Methods of forming self-aligned vias and air gaps |
KR20190040934A (ko) * | 2016-08-25 | 2019-04-19 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법 |
WO2019222232A1 (en) * | 2018-05-16 | 2019-11-21 | Micromaterials Llc | A method for creating a fully self-aligned via |
US10510602B2 (en) | 2017-08-31 | 2019-12-17 | Mirocmaterials LLC | Methods of producing self-aligned vias |
US10553485B2 (en) | 2017-06-24 | 2020-02-04 | Micromaterials Llc | Methods of producing fully self-aligned vias and contacts |
US10573555B2 (en) | 2017-08-31 | 2020-02-25 | Micromaterials Llc | Methods of producing self-aligned grown via |
US10593594B2 (en) | 2017-12-15 | 2020-03-17 | Micromaterials Llc | Selectively etched self-aligned via processes |
US10600688B2 (en) | 2017-09-06 | 2020-03-24 | Micromaterials Llc | Methods of producing self-aligned vias |
US10636659B2 (en) | 2017-04-25 | 2020-04-28 | Applied Materials, Inc. | Selective deposition for simplified process flow of pillar formation |
US10699953B2 (en) | 2018-06-08 | 2020-06-30 | Micromaterials Llc | Method for creating a fully self-aligned via |
US10699952B2 (en) | 2016-11-03 | 2020-06-30 | Applied Materials, Inc. | Deposition and treatment of films for patterning |
US10741435B2 (en) | 2016-06-14 | 2020-08-11 | Applied Materials, Inc. | Oxidative volumetric expansion of metals and metal containing compounds |
US10770349B2 (en) | 2017-02-22 | 2020-09-08 | Applied Materials, Inc. | Critical dimension control for self-aligned contact patterning |
US10790191B2 (en) | 2018-05-08 | 2020-09-29 | Micromaterials Llc | Selective removal process to create high aspect ratio fully self-aligned via |
US10840186B2 (en) | 2017-06-10 | 2020-11-17 | Applied Materials, Inc. | Methods of forming self-aligned vias and air gaps |
US10892183B2 (en) | 2018-03-02 | 2021-01-12 | Micromaterials Llc | Methods for removing metal oxides |
US10930503B2 (en) | 2016-11-08 | 2021-02-23 | Applied Materials, Inc. | Geometric control of bottom-up pillars for patterning applications |
JP2021052216A (ja) * | 2015-10-16 | 2021-04-01 | ソニー株式会社 | 半導体装置、および半導体装置の製造方法 |
US11062942B2 (en) | 2017-12-07 | 2021-07-13 | Micromaterials Llc | Methods for controllable metal and barrier-liner recess |
US11164938B2 (en) | 2019-03-26 | 2021-11-02 | Micromaterials Llc | DRAM capacitor module |
-
2009
- 2009-09-07 JP JP2009205557A patent/JP2011060803A/ja not_active Withdrawn
Cited By (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021052216A (ja) * | 2015-10-16 | 2021-04-01 | ソニー株式会社 | 半導体装置、および半導体装置の製造方法 |
US10741435B2 (en) | 2016-06-14 | 2020-08-11 | Applied Materials, Inc. | Oxidative volumetric expansion of metals and metal containing compounds |
KR20190040934A (ko) * | 2016-08-25 | 2019-04-19 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법 |
KR102539779B1 (ko) | 2016-08-25 | 2023-06-07 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법 |
US20210118922A1 (en) * | 2016-08-25 | 2021-04-22 | Sony Semiconductor Solutions Corporation | Semiconductor device, image pickup device, and method for manufacturing semiconductor device |
KR102423309B1 (ko) | 2016-08-25 | 2022-07-21 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법 |
US11621283B2 (en) * | 2016-08-25 | 2023-04-04 | Sony Semiconductor Solutions Corporation | Semiconductor device, image pickup device, and method for manufacturing semiconductor device |
KR20220104273A (ko) * | 2016-08-25 | 2022-07-26 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법 |
US10699952B2 (en) | 2016-11-03 | 2020-06-30 | Applied Materials, Inc. | Deposition and treatment of films for patterning |
US10930503B2 (en) | 2016-11-08 | 2021-02-23 | Applied Materials, Inc. | Geometric control of bottom-up pillars for patterning applications |
US10770349B2 (en) | 2017-02-22 | 2020-09-08 | Applied Materials, Inc. | Critical dimension control for self-aligned contact patterning |
US10636659B2 (en) | 2017-04-25 | 2020-04-28 | Applied Materials, Inc. | Selective deposition for simplified process flow of pillar formation |
WO2018227110A1 (en) * | 2017-06-10 | 2018-12-13 | Applied Materials, Inc. | Methods of forming self-aligned vias and air gaps |
US10840186B2 (en) | 2017-06-10 | 2020-11-17 | Applied Materials, Inc. | Methods of forming self-aligned vias and air gaps |
US10553485B2 (en) | 2017-06-24 | 2020-02-04 | Micromaterials Llc | Methods of producing fully self-aligned vias and contacts |
US10573555B2 (en) | 2017-08-31 | 2020-02-25 | Micromaterials Llc | Methods of producing self-aligned grown via |
US10510602B2 (en) | 2017-08-31 | 2019-12-17 | Mirocmaterials LLC | Methods of producing self-aligned vias |
US10600688B2 (en) | 2017-09-06 | 2020-03-24 | Micromaterials Llc | Methods of producing self-aligned vias |
US11062942B2 (en) | 2017-12-07 | 2021-07-13 | Micromaterials Llc | Methods for controllable metal and barrier-liner recess |
US11705366B2 (en) | 2017-12-07 | 2023-07-18 | Micromaterials Llc | Methods for controllable metal and barrier-liner recess |
US10593594B2 (en) | 2017-12-15 | 2020-03-17 | Micromaterials Llc | Selectively etched self-aligned via processes |
US10892183B2 (en) | 2018-03-02 | 2021-01-12 | Micromaterials Llc | Methods for removing metal oxides |
US11037825B2 (en) | 2018-05-08 | 2021-06-15 | Micromaterials Llc | Selective removal process to create high aspect ratio fully self-aligned via |
US10790191B2 (en) | 2018-05-08 | 2020-09-29 | Micromaterials Llc | Selective removal process to create high aspect ratio fully self-aligned via |
US10892187B2 (en) | 2018-05-16 | 2021-01-12 | Micromaterials Llc | Method for creating a fully self-aligned via |
WO2019222232A1 (en) * | 2018-05-16 | 2019-11-21 | Micromaterials Llc | A method for creating a fully self-aligned via |
US10699953B2 (en) | 2018-06-08 | 2020-06-30 | Micromaterials Llc | Method for creating a fully self-aligned via |
US11164938B2 (en) | 2019-03-26 | 2021-11-02 | Micromaterials Llc | DRAM capacitor module |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2011060803A (ja) | 半導体装置 | |
US11398405B2 (en) | Method and apparatus for back end of line semiconductor device processing | |
US9613900B2 (en) | Nanoscale interconnect structure | |
US7741228B2 (en) | Method for fabricating semiconductor device | |
JP4334589B2 (ja) | 半導体装置、およびその製造方法 | |
US8575019B2 (en) | Metal interconnection structure and method for forming metal interlayer via and metal interconnection line | |
US20190252249A1 (en) | Semiconductor Device having Voids and Method of Forming Same | |
JP2006032864A (ja) | 多層配線構造と多層配線構造を有する半導体装置とこれらの製造方法 | |
CN107017225A (zh) | 半导体结构及其形成方法 | |
JP2008537337A (ja) | 相互接続構造体及びその製造方法 | |
JP2013062464A (ja) | 半導体装置および半導体装置の製造方法 | |
JP4231055B2 (ja) | 半導体装置及びその製造方法 | |
CN103811414B (zh) | 铜蚀刻集成方法 | |
JP2006520106A (ja) | バリアで内側が覆われた半導体コンポーネントを製造する方法 | |
JP2007059434A (ja) | 半導体装置の製造方法 | |
US8124527B2 (en) | CMP process flow for MEMS | |
JP2007294625A (ja) | 半導体装置の製造方法 | |
US9257329B2 (en) | Methods for fabricating integrated circuits including densifying interlevel dielectric layers | |
WO2015035925A1 (en) | Ultra-thin metal wires formed through selective deposition | |
US6878621B2 (en) | Method of fabricating barrierless and embedded copper damascene interconnects | |
JP2008010551A (ja) | 半導体装置およびその製造方法 | |
JP2006114724A (ja) | 半導体装置及びその製造方法 | |
JP2009016619A (ja) | 半導体装置及びその製造方法 | |
KR100781422B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
JP2006019379A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110627 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110628 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110629 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110630 |
|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20121204 |