CN103824590A - 一种三态10管sram存储单元电路设计 - Google Patents

一种三态10管sram存储单元电路设计 Download PDF

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Abstract

本发明涉及一种三态10管SRAM存储单元电路设计，在传统8管SRAM存储单元电路中插入一个放电NMOS晶体管ND和一个保存数据NMOS晶体管NR，通过控制信号Dead和Drowsy的状态使电路具有三种不同的工作模式，从而有效地降低存储单元的泄漏功耗；本发明有效地解决了SRAM存储单元较高的泄漏功耗问题，降低了SRAM存储单元在空闲状态下电路中存在的泄漏功耗。

Description

一种三态10管SRAM存储单元电路设计
技术领域
本发明涉及一种SRAM存储单元，属于电路设计领域，尤其涉及一种三态10管SRAM存储单元电路设计。
背景技术
静态随机存取存储器(SRAM)多年来被广泛应用于各种场合。由于片上处理器决定了整个系统的综合性能，凡是需要快速存取数据的应用，需要保证海量数据能够进行瞬间的交换和传输，特别是在要求初始存取等待时间很短的情况下，都会考虑使用SRAM。历史上SRAM存储器市场曾经几度起伏，大多数时候，整个市场需求量会因为一个新的SRAM应用而暴涨。例如，1995年个人电脑快速增长的时候，SRAM作为CPU的缓存需求量大幅增长。1999年网络市场，以及2003年手机市场的暴发，也使SRAM存储器市场出现了同样的情况。此外，在手机、数码相机、汽车电子、传感器和医疗设备等高技术领域产品设备中，都离不开高性能的SRAM存储器。
根据国际半导体技术路线图（ITRS），2014年片上存储器的面积将会占到专用集成电路总面积的94%，并且会持续增加，其功耗问题也更为突出。随着集成电路工艺特征尺寸的不断缩小，晶体管的阈值电压必须相应地缩小，亚阈值漏电流却呈指数倍增加。在亚65nm工艺下，漏电流消耗的功耗占电路总功耗的50%以上，而且是电路处于休眠状态时功耗的主要来源，因此，降低泄漏功耗已成为当前低功耗SRAM设计的关键。
传统8管SRAM存储单元如图1所示，该8管单元中M7和M8形成一个独立的读端口，通过RWL来控制完成单元的读操作，通过WWL来控制M5和M6的状态，进而控制单元的写操作。因此在读过程中节点存储的数据不会受到影响，从而改善了传统的6管SRAM单元读噪声容限低的问题。但随着MOS制造工艺的不断进步，晶体管的尺寸变得越来越小，泄漏功耗越来越大。传统8管SRAM存储单元依然存在泄漏功耗大的问题。因此，低泄漏功耗设计已成为当前低功耗SRAM设计的关键。
发明内容
本发明的目的在于提供了一种三态10管SRAM存储单元电路设计，实现降低存储单元的泄漏功耗。
为实现上述目的，本发明采用的技术方案为一种三态10管SRAM存储单元电路设计，电路具有正常工作模式、低泄漏功耗数据保存模式、最小泄漏功耗数据清除模式；三态10管SRAM存储单元电路如图2所示，采用双稳态电路结构，双稳态电路是由两个反相器构成，需要2个PMOS管M1、M2，2个NMOS管M3、M4，再加上控制单元存取的2个NMOS管存取管M5和M6、一个放电NMOS晶体管ND和一个保存数据NMOS晶体管NR；其中，ND漏极连接M1和M3的栅极，ND源极连接地，ND栅极连接控制信号Dead；NR漏极连接M3和M4的源极Vg，NR源极连接地，NR栅极连接控制信号
Figure BDA0000474546060000021
本发明所述的控制信号Dead和Drowsy控制10管存储单元三种不同的工作模式：
1、正常工作模式（Dead=Drowsy=0）：ND晶体管截止，NR晶体管导通，引入的ND、NR不影响SRAM存储单元的正常工作，功能与传统8管SRAM存储单元功能相同。
2、低泄漏功耗数据保存模式（Dead=0Drowsy=1）：ND晶体管截止，ND不影响SRAM存储单元的正常工作，NR晶体管截止，Vg点电压升高，从而降低SRAM存储单元泄漏功耗。
3、最小泄漏功耗数据清除模式（Dead接入一个高电平短脉冲，Drowsy=1）：NR晶体管截止，Vg点电压升高，降低了存储单元内泄漏功耗，同时ND在短脉冲下导通，Q点接地置为0，使与Q点连接的M8截止，降低了位线上的泄漏功耗。
与现有技术相比，本发明具有如下有益效果。
本发明有效地解决了SRAM存储单元高泄漏功耗问题，通过控制信号Dead和Drowsy的状态使电路具有三种不同的工作模式，从而有效地降低存储单元的泄漏功耗。
附图说明
图1为传统8管SRAM存储单元电路示意图。
图2为三态10管SRAM存储单元电路示意图。
具体实施方式
以下将结合附图对本发明作进一步说明。
本发明涉及一种三态10管SRAM存储单元电路设计，图2为三态10管SRAM存储单元电路示意图。三态10管SRAM存储单元电路包括2个PMOS晶体管M1、M2，8个NMOS晶体管M3、M4、M5、M6、M7、M8、ND、NR；具体而言，M1、M2源极连接电源，漏极分别连接M3、M4的漏极，M1栅极连接M3栅极称为Q，M2栅极连接M4栅极称为
Figure BDA0000474546060000032
；M3源极连接M4的源极称为Vg；M5源极连接信号WBL，漏极连接点Q，栅极连接信号WWL；M6源极连接信号WBLB，漏极连接
Figure BDA0000474546060000033
，栅极连接信号WWL；M7漏极连接信号RBL，栅极连接信号RWL，源极连接M8漏极；M8源极连接地，栅极连接点Q；ND漏极连接点Q，栅极连接控制信号Dead，源极连接地；NR漏极连接点Vg，栅极连接控制信号
Figure BDA0000474546060000031
源极连接地。
所述该三态10管SRAM存储单元电路设计包括三种工作模式即正常工作模式、低泄露功耗数据保存模式、最小泄漏功耗数据清除模式。
正常工作模式：当SRAM电路正常进行读写操作时，控制信号Dead=Drowsy=0时，ND晶体管截止，NR晶体管导通，SRAM存储单元功能与传统8管SRAM存储单元功能相同。
低泄露功耗数据保存模式：当SRAM电路处于休眠状态且存储数据在SRAM恢复读写后仍然有用时，控制信号Dead=0、Drowsy=1，ND晶体管截止，NR晶体管截止，Vg点电压升高，从而降低SRAM存储单元泄漏功耗，SRAM恢复读写操作后仍可对SRAM休眠时存储的数据进行读写。
最小泄漏功耗数据清除模式：当SRAM电路处于休眠状态且存储数据在SRAM恢复读写后无用时，Dead接入一个高电平短脉冲、Drowsy=1时，NR晶体管截止，Vg点电压升高，降低了存储单元内泄漏功耗，同时ND在短脉冲下导通，Q点接地置为0，使与Q点连接的M8截止，降低了位线上的泄漏功耗。

Claims (4)

1.一种三态10管SRAM存储单元电路，其特征在于：三态10管SRAM存储单元电路包括2个PMOS晶体管M1、M2，8个NMOS晶体管M3、M4、M5、M6、M7、M8、ND、NR；具体而言，M1、M2源极连接电源，漏极分别连接M3、M4的漏极，M1栅极连接M3栅极称为Q，M2栅极连接M4栅极称为
Figure FDA0000474546050000011
；M3源极连接M4的源极称为Vg；M5源极连接信号WBL，漏极连接点Q，栅极连接信号WWL；M6源极连接信号WBLB，漏极连接
Figure FDA0000474546050000012
，栅极连接信号WWL；M7漏极连接信号RBL，栅极连接信号RWL，源极连接M8漏极；M8源极连接地，栅极连接点Q；ND漏极连接点Q，栅极连接控制信号Dead，源极连接地；NR漏极连接点Vg，栅极连接控制信号
Figure FDA0000474546050000013
，源极连接地；
所述该三态10管SRAM存储单元电路设计包括三种工作模式即正常工作模式、低泄露功耗数据保存模式、最小泄漏功耗数据清除模式。
2.根据权利要求1所述的一种三态10管SRAM存储单元电路，其特征在于：所述正常工作模式，当SRAM电路正常进行读写操作时，控制信号Dead=Drowsy=0时，ND晶体管截止，NR晶体管导通，SRAM存储单元功能与传统8管SRAM存储单元功能相同。
3.根据权利要求1所述的一种三态10管SRAM存储单元电路，其特征在于：所述低泄露功耗数据保存模式，当SRAM电路处于休眠状态且存储数据在SRAM恢复读写后仍然有用时，控制信号Dead=0、Drowsy=1，ND晶体管截止，NR晶体管截止，Vg点电压升高，从而降低SRAM存储单元泄漏功耗，SRAM恢复读写操作后仍可对SRAM休眠时存储的数据进行读写。
4.根据权利要求1所述的一种三态10管SRAM存储单元电路，其特征在于：所述最小泄漏功耗数据清除模式，当SRAM电路处于休眠状态且存储数据在SRAM恢复读写后无用时，Dead接入一个高电平短脉冲、Drowsy=1时，NR晶体管截止，Vg点电压升高，降低了存储单元内泄漏功耗，同时ND在短脉冲下导通，Q点接地置为0，使与Q点连接的M8截止，降低了位线上的泄漏功耗。
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CN108447515A (zh) * 2018-02-12 2018-08-24 宁波大学 一种基于FinFET的读写分离存储单元

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