CN1848294A - 存储多值数据的非易失性半导体存储器 - Google Patents

存储多值数据的非易失性半导体存储器 Download PDF

Info

Publication number
CN1848294A
CN1848294A CNA2006100735107A CN200610073510A CN1848294A CN 1848294 A CN1848294 A CN 1848294A CN A2006100735107 A CNA2006100735107 A CN A2006100735107A CN 200610073510 A CN200610073510 A CN 200610073510A CN 1848294 A CN1848294 A CN 1848294A
Authority
CN
China
Prior art keywords
voltage
mentioned
reference current
generating circuit
verification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100735107A
Other languages
English (en)
Other versions
CN100541663C (zh
Inventor
本多泰彦
栗山正男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japanese Businessman Panjaya Co ltd
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1848294A publication Critical patent/CN1848294A/zh
Application granted granted Critical
Publication of CN100541663C publication Critical patent/CN100541663C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

基准电流生成电路生成至少1个基准电流。电压生成电路生成电压。读出放大器根据从电压生成电路供给的电压来比较流过存储单元的电流与从基准电流生成电路供给的基准电流。对控制部供给读出放大器的输出信号。控制部在校验存储单元的阈值电压时，使电压生成电路生成与在从存储单元读出数据时所生成的读出电压为同一电压的校验电压。

Description

存储多值数据的非易失性半导体存储器
相关申请的相互参照
本申请基于2005年4月12日提交的在先日本专利申请第2005-114750号并要求其优先权，该申请的全部内容引用于此作为参考。
技术领域
本发明涉及例如存储多值数据的非易失性半导体存储器，特别是涉及使用了电流比较型读出放大器的非易失性半导体存储器。
背景技术
已开发了各种各样的例如利用EEPROM单元构成的、能以电的方式一并地擦除的非易失性半导体存储器(以下称为闪速存储器)。通过利用读出放大器比较流过被选择的存储单元和基准存储单元的电流来执行例如NOR型的闪速存储器的读出和校验动作(例如参照特开2001-325795号公报、B.Pathank et al.，A 1.8V 64Mb 100MHzFlexible Read While Write Flash Memory，2001，IEEE internationalSolid-State Circuits Conference)。将该方式称为电流比较型读出方式。
在电流比较型读出方式的情况下，在校验对存储单元写入数据的阈值电压的校验时和从存储单元读出数据的读出时，使对存储单元的控制栅供给的电压变化。这样，以下将使用与读出时的电压不同的电压来校验的方式称为电压校验方式。
在使存储单元存储“0”或“1”的2值数据的情况下，在利用上述电压校验方式来校验时，即使存储单元的电流电压特性(以下称为Gm)发生了离散，也能充分地确保与读出数据时的基准电流之间的电流容限(以下称为读出电流容限)。
但是，在例如使存储单元存储“00”、“01”、“10”、“11”等的多值数据的情况下，如果利用电压校验方式，则在校验时起因于存储单元的Gm的离散而不能确保读出电流容限。因此，难以可靠地校验存储单元的阈值电压，存在不能高精度地控制存储单元的阈值电压的可能性。因而，希望开发能确保读出时的电流容限、能高精度地控制存储单元的阈值电压的非易失性半导体存储器。
发明内容
按照本发明的第1方面，提供下述的半导体存储器，该半导体存储器具备：存储单元；基准电流生成电路，生成至少1个基准电流；电压生成电路，生成电压；读出放大器，根据从上述电压生成电路供给的上述电压来比较流过上述存储单元的电流与从上述基准电流生成电路供给的基准电流；以及控制部，被供给上述读出放大器的输出信号，上述控制部在校验上述存储单元的阈值电压时，使电压生成电路生成与在从上述存储单元读出数据时所生成的读出电压为同一电压的校验电压。
按照本发明的第2方面，提供下述的半导体存储器，该半导体存储器具备：存储单元；基准电流生成电路，生成至少1个基准电流；电压生成电路，生成数据的读出电压和与上述读出电压不同的多个校验电压中的1个电压，供给上述存储单元的控制栅；读出放大器，比较流过上述存储单元的电流与从上述基准电流生成电路供给的基准电流；以及控制部，被供给上述读出放大器的输出信号，上述控制部在对上述存储单元设定比上述读出电压低的第1阈值电压时，使利用上述基准电流生成电路生成的基准电流变化，进行电流校验，在对上述存储单元设定比上述第1阈值电压低的第2阈值电压或比上述读出电压高的第3阈值电压时，使利用上述电压生成电路生成的上述校验电压变化，进行电压校验。
按照本发明的第3方面，提供下述的半导体存储器，该半导体存储器具备：存储单元；基准电流生成电路，生成至少1个基准电流；电压生成电路，生成数据的读出电压和与上述读出电压不同的多个校验电压中的1个电压，供给上述存储单元的控制栅；读出放大器，比较流过上述存储单元的电流与从上述基准电流生成电路供给的基准电流；以及控制部，被供给上述读出放大器的输出信号，上述控制部使利用上述基准电流生成电路生成的基准电流变化，利用电流校验对上述存储单元设定阈值电压，使利用上述电压生成电路生成的多个上述校验电压变化，检出上述阈值电压为规定值以外的存储单元。
附图说明
图1A是示出被应用于与第1实施形态有关的电流比较型读出方式的读出放大器的一例的电路图，图1B是示出图1A中示出的基准电流生成电路的一例的电路图。
图2是示出被应用于第1实施形态的存储多值数据的闪速存储器的概略结构图。
图3是示出图2中示出的存储单元阵列的结构图。
图4是示出图2中示出的各块的结构的电路图。
图5是示出2值中的电压校验方式的图。
图6是示出4值中的电压校验方式的图。
图7是示出与第1实施形态有关的2值的校验方式的图。
图8是示出与第1实施形态有关的4值的校验方式的图。
图9是示出第2实施形态的动作的图。
图10是示出第2实施形态的动作的流程图。
图11是示出第3实施形态的动作的图。
图12是示出第3实施形态的动作的流程图。
具体实施方式
以下，参照附图说明本发明的实施形态。
首先，参照图2、图3、图4，说明被应用于第1实施形态的存储多值数据的闪速存储器的概略结构。如图2中所示，存储单元阵列(MCA)1具有n个块B0～Bn-1。各块B0～Bn-1是数据擦除的最小单位。存储单元阵列1具有选择存储单元的译码电路2、校验用读出放大器(S/A)3A、读出用读出放大器(S/A)3B和数据译码器4。此外，对于存储单元阵列1的各块B0～Bn-1共同地配置了数据线5。
将译码电路2连接到地址总线6上，根据从控制器10供给的地址信号选择字线(行线)、位线(列线)来选择存储单元。将校验用读出放大器3A和读出用读出放大器3B的输入端连接到数据线5上。在存储单元中例如存储4值、2比特的数据的情况下，如后述那样，例如为了生成3个基准电流，校验用读出放大器3A和读出用读出放大器3B具有使用了至少1个基准单元的基准电流生成电路。这些读出放大器3A、3B比较从基准电流生成电路供给的基准电流与流过被选择的存储单元的电流。
将校验用读出放大器3A的输出端连接到数据总线7上，在数据的写入时或擦除时从存储单元检出被读出的信号，供给控制器10。将读出用读出放大器3B的输出端连接到数据译码器4上。数据译码器4对从读出用读出放大器3B供给的信号进行译码，生成输出信号。将数据译码器4的输出端连接到输入输出部(I/O)11上，将在数据的读出时从数据译码器4输出的信号经输入输出部11输出到外部。
将地址总线6、数据总线7连接到控制器10上。在控制器10上连接了输入输出部11、CUI(指令用户界面)12、ROM13、第1、第2电压生成电路8、9。输入输出部11将从外部供给的指令CMD供给CUI12，将存储单元的写入数据供给控制器10。输入输出部11将从读出用读出放大器3B供给的读出数据输出到外部。
此外，CUI12接受从外部输入的芯片启动信号CE、写启动信号WE等的信号和地址信号Add，对这些信号进行处理后供给控制器10。在ROM13中存储了控制控制器10的动作用的各种程序。控制器10根据上述指令CMD和程序来控制闪速存储器整体的动作。即，将地址信号供给地址总线6，将写入数据供给数据总线7。再者，控制器10在数据的写入时、校验时、读出时和擦除时控制第1、第2电压生成电路8、9，使其生成规定的电压。第1电压生成电路8在数据的写入时、校验时和读出时生成供给存储单元的控制栅的电压、即字线电压。将该字线电压经译码电路2内的后述的行主译码器、行预译码器供给字线。此外，第2电压生成电路9在数据的写入时生成供给存储单元的漏的漏电压。将该漏电压经译码电路2的列预译码器、列栅供给存储单元的漏。
图3示出了存储单元阵列1的结构。在块B0～Bn-1的排列的端部上配置选择字线WL的行主译码器701，在各块之间配置选择块的行子译码器702。在各块B0～Bn-1的位线BL的端部上配置列译码器，列译码器具有选择位线BL的列栅704和列预译码器703。将列栅704连接到数据线5上。在图2中示出的译码电路2中配置了行主译码器701和列预译码器703。
图4示出了各块B0～Bn-1的结构。如图4中所示，该闪速存储器例如是NOR型的闪速存储器，交叉地配置各多条位线BL和字线WL，在位线BL和字线WL的交叉部中配置存储单元MC。存储单元MC例如利用EEPROM来构成。在将各列中被配置的存储单元MC的控制栅连接到字线WL上，将源分别连接到共同源线上。
(第1实施形态)
图1A示出了被应用于与第1实施形态有关的电流比较型读出方式的读出放大器的一例。该读出放大器在校验用读出放大器3A和读出用读出放大器3B中是共同的，但在后述的基准存储单元中被设定的阈值电压不同。
在图1A中，将读出放大器SA10的一个输入端经N沟道MOS晶体管(以下称为NMOS)N10连接到被选择的存储单元MC上，进而经作为负载的P沟道MOS晶体管(以下称为PMOS)P10连接到被供给电源电压Vdd的节点上。此外，将读出放大器SA10的另一个输入端连接到NMOSN11的一端上，进而经作为负载的P沟道MOS晶体管(以下称为PMOS)P11连接到被供给电源电压Vdd的节点上。该NMOSN11的另一端上连接了基准电流生成电路21。NMOSN10、N11是例如阈值电压被设定为0V的晶体管。
图1B示出了基准电流生成电路21的一例。例如利用NMOSN12、N13、N14、基准存储单元RMC1、RMC2、RMC3构成了基准电流生成电路21。将NMOSN12、N13、N14的一端连接到NMOSN11的另一端上。将这些NMOSN12、N13、N14的另一端分别连接到基准存储单元RMC1、RMC2、RMC3上。这些基准存储单元RMC1、RMC2、RMC3是与存储单元的结构相同的EEPROM单元，分别被设定了例如不同的阈值电压Vth1、Vth2、Vth3。
基准电流生成电路21的结构不限定于图1B，在将该电路应用于后述的电流校验的情况下，根据必要的校验电流的数目增加NMOSN12、N13、N14、基准存储单元RMC1、RMC2、RMC3即可。
在将上述结构的读出放大器应用于校验用读出放大器3A的情况下，经字线WL对被选择的存储单元MC和基准存储单元RMC1-RMC3的控制栅供给同一电压。在该状态下，根据校验的阈值电压，信号φ1、φ2、φ3有选择地被定为高电平，从利用NMOSN12、N13、N14选择的基准存储单元RMC1、RMC2、RMC3的某一个输出作为基准电流的校验电流。利用读出放大器SA10比较该校验电流与流过被选择的存储单元MC的电流。将读出放大器SA10的输出信号供给控制器10。控制器10根据从读出放大器SA10供给的信号，控制对存储单元的写入。
另一方面，在将上述结构的读出放大器SA10应用于读出用读出放大器3B的情况下，在数据读出时，经字线WL对被选择的存储单元MC和基准存储单元RMC1-RMC3的控制栅供给同一电压。在该状态下，首先，例如NMOSN13根据信号φ2被导通。在该状态下，利用读出放大器SA10检出流过基准存储单元RMC2的电流和流过存储单元MC的电流。其后，在从读出放大器SA10输出的信号为“0”的情况下，NMOSN12根据信号φ1被导通，在从读出放大器SA10输出的信号为“1”的情况下，NMOSN14根据信号φ3被导通。这样，利用读出放大器SA10检出流过基准存储单元RMC1或RMC3的电流和流过存储单元MC的电流。利用根据信号φ2从读出放大器SA10输出的信号和根据信号φ1或φ3从读出放大器SA10输出的信号来生成2比特的数据。
此外，在数据写入时的校验动作中，对被选择的存储单元MC和基准存储单元的字线供给读出时的同一电位。此外，根据写入数据来选择信号φ1、φ2、φ3。在该状态下，利用读出放大器SA10检出并校验流过存储单元MC的电流和流过被选择的基准存储单元的电流。这样，与各写入数据对应地比较流过存储单元MC的电流和流过基准存储单元RMC的电流以确保容限。
关于电流比较型读出方式，如图1A中所示，使用作为连接到读出放大器SA10上的负载的PMOSP10、P11放大、比较在数据读出时流过存储单元MC的电流和流过基准存储单元的基准电流。
图5示出了2值中的电压校验方式，图6示出了4值中的电压校验方式。电压校验方式将校验时的字线电位设定为与读出时的字线电位不同的电位。在图5中示出的2值的情况下，将校验时的字线电位变化为校验电压1～校验电压4。此外，在图6中示出的4值的情况下，将校验时的字线电位变化为校验电压1～校验电压8。
这样，在改变了校验时和读出时的字线电位的情况下，如图5、图6中所示，可保证与校验时的字线电位对应的存储单元的电流。但是，起因于存储单元的Gm离散(用实线示出中央值，用虚线示出上限值、下限值)，不能保证与读出时的字线电位对应的存储单元的电流。如图5中所示，在2值的情况下，即使如用虚线所示那样存储单元的Gm发生了离散，对于基准电流判断是“1”还是“0”用的电流容限都是充分的。
但是，如图6中所示，在4值的情况下，与对于基准电流1的电流容限相比，对于基准电流2判别低位比特是“0”还是“1”用的电流容限和对于基准电流3判别高位比特是“0”还是“1”用的电流容限减小了。因而，不限于4值，在多值的情况下，难以使用上述的电压校验方式。
因此，第1实施形态使校验时的字线电位与读出时的字线电位为同一电位，利用读出放大器检出流过存储单元MC的电流和流过基准存储单元的电流。
图7示出了与第1实施形态有关的2值的校验方式，图8示出了与第1实施形态有关的4值的校验方式。
使校验时的存储单元的字线电位与读出时的字线电位为同一电位，将基准电流改变为所希望的电流值。于是，对于各基准电流来说，与存储单元的阈值电压(数据)对应的校验电流比以前大。因此，根据存储单元的各阈值电压，可确保读出电流的容限。
按照上述第1实施形态，使校验时的字线电位与读出时的字线电位为同一电位，通过比较流过存储单元MC的电流和流过基准存储单元的电流，校验存储单元的阈值电压。在该电流校验的情况下，在存储单元中被设定的阈值电压的离散变大，但在读出时，可增加与各数据对应的电流容限。因而，能进行可靠的读出。
(第2实施形态)
如上所述，在第1实施形态的情况下，由于阈值电压的离散变大，故不能充分地确保阈值的容限。例如，即使在根据写入数据将存储单元设定为“0”或“00”的情况下，在因随时间的变化在存储单元被写入的电子稍微地减少的情况下，也存在难以正确地读出数据的可能性。
此外，在NOR型闪速存储器的情况下，多个存储单元并列地连接到同一位线上。因此，在存储单元中设定了“1”或“11”的情况下，该存储单元在非选择的情况下必须是关断状态。但是，如果流过关断状态的存储单元的电流变大，则也存在不能正确地读数据的可能性。
因此，第2实施形态通过按不同的用途组合电压校验和电流校验来使用，分别确保读出电流容限和阈值电压容限。
图9示出了第2实施形态的动作。在正确的读出电流容限为必要的校验中使用电流校验，在正确的阈值电压容限为必要的校验中使用电压校验。
即，在数据“00”的最高阈值电压的校验中，在使用了图8中示出的那样的电流校验的情况下，读出时的字线电位与阈值电压的电位差很小。因此，在阈值电压因随时间的变化而变化的情况下，存在读出数据变化的危险。因此，与数据“00”对应的阈值电压的上限和下限必须比读出时的字线电位充分地高。因而，由于关于数据“00”的校验，电流校验是不适当的，故使用电压校验正确地控制阈值电压。
此外，即使关于与数据“11”对应的阈值电压的下限，也使用电压校验。在对于数据“11”的校验应用了电流校验的情况下，存在发生阈值低的存储单元的可能性，因此，有时在非选择时不充分地关断。因而，对于数据“11”的下限侧的校验，应用电流校验是不适当的，故使用电压校验。
根据写入数据，控制器10转换电流校验和电压校验。控制器10在数据擦除后，对数据“11”的下限侧的校验进行电压校验，对上限侧的校验进行电流校验。
图10示出了数据写入时的控制器10的动作。控制器10判别写入数据(S1)，在写入数据为“00”的情况下，在数据写入后，进行电压校验(S2、S3)。在写入数据为“01”和“10”的情况下，在数据写入后，进行电流校验(S5、S6)。在电压校验(S3)的情况下，控制器10控制基准电流生成电路21，根据写入数据来生成基准电流。再者，控制器10控制第1电压生成电路8来变更字线的电压。在该状态下，进行电压校验，判别校验是否已结束(S4)。其结果，在写入不充分的情况下，再次执行数据的写入和电压校验。
另一方面，在电流校验的情况下(S6)，控制器10控制第1电压生成电路8，将字线的电压设定为与读出电压为同一电压。再者，控制器10控制基准电流生成电路21，发生与写入数据对应的基准电流。在该状态下，进行电流校验，判别校验是否已结束(S7)。其结果，在写入不充分的情况下，再次执行数据的写入和电流校验。通过重复这样的动作来设定存储单元的阈值电压。
按照上述第2实施形态，关于读出电流容限为必要的数据的写入校验，使用了电流校验，关于正确的阈值电压的控制为必要的数据的写入校验，使用了电压校验。因此，在数据的读出时，可防止数据的读出错误的发生，而且，可得到在读出中必要且充分的电流容限。
(第3实施形态)
如上所述，存储单元的Gm的离散对读出电流容限和阈值电压容限有很大的影响。因此，在第3实施形态中，说明容易地检测存储单元的Gm超过了规定值的异常存储单元的方法。
如图11中所示，首先，使用电流校验将存储单元的阈值电压调整为例如4值的数据“10”。其次，利用电压校验测定该存储单元的阈值电压分布。可预先预测与数据“10”对应的Gm的阈值分布。因此，可容易地检测显示出预先被预测的规定值以外的阈值电压的存储单元作为异常存储单元。
图12示出了控制器10的动作。控制器10在检出异常存储单元的情况下，首先对利用电流校验选择的存储单元例如设定数据“10”(S11)。即，在对被选择的存储单元写入了数据后，利用第1电压生成电路8使字线的电位设定为读出时的电位。再者，控制器10利用基准电流生成电路21生成与数据“10”对应的校验用的基准电流。
这样，在对存储单元设定了与数据“10”对应的阈值电压后，利用电压校验测定在存储单元中被设定的阈值电压(S12)。即，控制器10利用基准电流生成电路21生成与读出时的数据“10”对应的基准电流。与此同时，控制器10利用第1电压生成电路8生成与数据“10”对应的校验电压。即，例如，首先生成与数据“10”的阈值电压的下限对应的电压。在该状态下，利用读出放大器SA10比较流过存储单元的电流与基准电流。其次，生成与数据“10”的阈值电压的上限对应的电压。在该状态下，利用读出放大器SA10比较流过存储单元的电流与基准电流。这样，利用电压校验测定在存储单元中被设定的阈值电压。
其次，比较被测定的阈值电压与预先被测定的数据“10”的阈值电压分布的规定值(S13)。其结果，在规定值以内的情况被判别为正常的存储单元(S14)，在规定值以外的情况被判别为异常的存储单元(S15)。
按照上述第3实施形态，使用电流校验和电压校验，可检出Gm异常的存储单元。因此，可预先清除异常的存储单元。再者，通过将该异常的存储单元转换为未图示的冗余存储单元，可提高存储单元的成品率。
此外，上述各实施形态说明了存储多值数据的闪速存储器，但当然也可应用于存储2值数据的闪速存储器。
此外，基准电流生成电路21的结构不限定于图1A、1B，可构成为例如设置1个基准存储单元，对电流比例不同的多个电流镜电路供给流过该基准存储单元的电流，从这些电流镜电路输出多个基准电流。
对于本领域的专业人员来说，可容易地实现本发明的附加的优点和变型。因而，本发明在其更宽的方面不限于在这里示出的和描述的特定的细节和代表性的实施例。因此，在不偏离由后附的权利要求及其等效内容所限定的本发明的普遍性的概念的精神和范围的情况下，可作各种各样的修正。

Claims (16)

1.一种半导体存储器，其特征在于：
具备：
存储单元；
基准电流生成电路，生成至少1个基准电流；
电压生成电路，生成电压；
读出放大器，根据从上述电压生成电路供给的上述电压来比较流过上述存储单元的电流与从上述基准电流生成电路供给的基准电流；以及
控制部，被供给上述读出放大器的输出信号，上述控制部在校验上述存储单元的阈值电压时，使上述电压生成电路生成与在从上述存储单元读出数据时所生成的读出电压为同一电压的校验电压。
2.如权利要求1中所述的半导体存储器，其特征在于：
上述控制部在上述校验时使从上述基准电流生成电路输出的基准电流变化。
3.如权利要求2中所述的半导体存储器，其特征在于：
上述基准电流生成电路具备：
多个基准存储单元，被设定为不同的阈值电压；以及
选择电路，从上述多个基准存储单元选择1个存储单元。
4.如权利要求1中所述的半导体存储器，其特征在于：
上述存储单元构成NOR型的存储单元阵列。
5.如权利要求4中所述的半导体存储器，其特征在于：
上述存储单元存储至少2值的数据。
6.一种半导体存储器，其特征在于：
具备：
存储单元；
基准电流生成电路，生成至少1个基准电流；
电压生成电路，生成数据的读出电压和与上述读出电压不同的多个校验电压中的1个电压，供给上述存储单元的控制栅；
读出放大器，比较流过上述存储单元的电流与从上述基准电流生成电路供给的基准电流；以及
控制部，被供给上述读出放大器的输出信号，上述控制部在对上述存储单元设定比上述读出电压低的第1阈值电压时，使利用上述基准电流生成电路生成的基准电流变化来进行电流校验，在对上述存储单元设定比上述第1阈值电压低的第2阈值电压或比上述读出电压高的第3阈值电压时，使利用上述电压生成电路生成的上述校验电压变化来进行电压校验。
7.如权利要求6中所述的半导体存储器，其特征在于：
上述控制部在进行上述电流校验时，利用上述电压生成电路生成上述读出电压，在进行上述电压校验时，利用上述基准电流生成电路生成多个上述基准电流中的1个。
8.如权利要求7中所述的半导体存储器，其特征在于：
上述控制部根据写入数据转换上述电流校验和上述电压校验。
9.如权利要求7中所述的半导体存储器，其特征在于：
上述基准电流生成电路具备：
多个基准存储单元，被设定为不同的阈值电压；以及
选择电路，从上述多个基准存储单元选择1个基准存储单元。
10.如权利要求6中所述的半导体存储器，其特征在于：
上述存储单元构成NOR型的存储单元阵列。
11.如权利要求10中所述的半导体存储器，其特征在于：
上述存储单元存储至少2值的数据。
12.一种半导体存储器，其特征在于：
具备：
存储单元；
基准电流生成电路，生成至少1个基准电流；
电压生成电路，生成数据的读出电压和与上述读出电压不同的多个校验电压中的1个电压，供给上述存储单元的控制栅；
读出放大器，比较流过上述存储单元的电流与从上述基准电流生成电路供给的基准电流；以及
控制部，被供给上述读出放大器的输出信号，
上述控制部使利用上述基准电流生成电路生成的基准电流变化，利用电流校验对上述存储单元设定阈值电压，使利用上述电压生成电路生成的多个上述校验电压变化来检出上述阈值电压为规定值以外的存储单元。
13.如权利要求12中所述的半导体存储器，其特征在于：
上述控制部在进行上述电流校验时，利用上述电压生成电路生成上述读出电压，在进行上述电压校验时，利用上述基准电流生成电路生成多个上述基准电流中的1个。
14.如权利要求13中所述的半导体存储器，其特征在于：
上述基准电流生成电路具备：
多个基准存储单元，被设定为不同的阈值电压；以及
选择电路，从上述多个基准存储单元选择1个基准存储单元。
15.如权利要求12中所述的半导体存储器，其特征在于：
上述存储单元构成NOR型的存储单元阵列。
16.如权利要求15中所述的半导体存储器，其特征在于：
上述存储单元存储至少2值的数据。
CNB2006100735107A 2005-04-12 2006-04-12 存储多值数据的非易失性半导体存储器 Active CN100541663C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005114750A JP2006294144A (ja) 2005-04-12 2005-04-12 不揮発性半導体記憶装置
JP2005114750 2005-04-12

Publications (2)

Publication Number Publication Date
CN1848294A true CN1848294A (zh) 2006-10-18
CN100541663C CN100541663C (zh) 2009-09-16

Family

ID=37077809

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100735107A Active CN100541663C (zh) 2005-04-12 2006-04-12 存储多值数据的非易失性半导体存储器

Country Status (4)

Country Link
US (3) US7397716B2 (zh)
JP (1) JP2006294144A (zh)
KR (1) KR100785185B1 (zh)
CN (1) CN100541663C (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261879B (zh) * 2007-01-10 2013-05-01 三星电子株式会社 用于减少编程错误的多位闪存设备的编程方法
CN108198587A (zh) * 2017-12-21 2018-06-22 珠海博雅科技有限公司 基准电流产生电路以及基准电流产生方法
CN110137348A (zh) * 2019-04-11 2019-08-16 上海集成电路研发中心有限公司 一种多路复用多值阻变结构及其形成的神经网络

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7729165B2 (en) * 2007-03-29 2010-06-01 Flashsilicon, Incorporation Self-adaptive and self-calibrated multiple-level non-volatile memories
KR100837282B1 (ko) 2007-06-14 2008-06-12 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템,그것의 프로그램 방법 및 읽기 방법
US7778098B2 (en) * 2007-12-31 2010-08-17 Cypress Semiconductor Corporation Dummy cell for memory circuits
KR101553375B1 (ko) * 2009-04-30 2015-09-16 삼성전자주식회사 플래시 메모리 장치
US9666246B2 (en) * 2013-09-11 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dynamic reference current sensing
KR20200047551A (ko) * 2017-07-30 2020-05-07 뉴로블레이드, 리미티드. 메모리 기반 분산 프로세서 아키텍처
KR102409791B1 (ko) * 2017-12-27 2022-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11169587B2 (en) * 2020-01-10 2021-11-09 Micron Technology, Inc. Feedback for power management of a memory die using a dedicated pin

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5532962A (en) * 1992-05-20 1996-07-02 Sandisk Corporation Soft errors handling in EEPROM devices
DE69426818T2 (de) * 1994-06-10 2001-10-18 Stmicroelectronics S.R.L., Agrate Brianza Fehlertolerantes Speichergerät, insbesondere des Typs "flash EEPROM"
KR0172401B1 (ko) * 1995-12-07 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 장치
WO1997050089A1 (en) * 1996-06-24 1997-12-31 Advanced Micro Devices, Inc. A method for a multiple bits-per-cell flash eeprom with page mode program and read
TW365001B (en) * 1996-10-17 1999-07-21 Hitachi Ltd Non-volatile semiconductor memory apparatus and the operation method
US7139196B2 (en) * 1999-01-14 2006-11-21 Silicon Storage Technology, Inc. Sub-volt sensing for digital multilevel flash memory
JP4047515B2 (ja) 1999-05-10 2008-02-13 株式会社東芝 半導体装置
JP3569185B2 (ja) * 1999-12-24 2004-09-22 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
JP3611497B2 (ja) * 2000-03-02 2005-01-19 松下電器産業株式会社 電流センスアンプ
US6222761B1 (en) * 2000-07-17 2001-04-24 Microchip Technology Incorporated Method for minimizing program disturb in a memory cell
JP2002100192A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
US7071771B2 (en) * 2000-12-11 2006-07-04 Kabushiki Kaisha Toshiba Current difference divider circuit
JP2002184190A (ja) * 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
US6493266B1 (en) * 2001-04-09 2002-12-10 Advanced Micro Devices, Inc. Soft program and soft program verify of the core cells in flash memory array
DE10138278C1 (de) * 2001-08-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben
JP3984445B2 (ja) * 2001-09-12 2007-10-03 シャープ株式会社 不揮発性半導体メモリ装置のオーバーイレースセル検出方法
JP2003173700A (ja) * 2001-12-03 2003-06-20 Mitsubishi Electric Corp 半導体記憶装置
JP2003257192A (ja) * 2002-03-06 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置および不揮発性半導体記憶装置
KR100463954B1 (ko) * 2002-05-17 2004-12-30 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 방법
JP3906189B2 (ja) * 2002-07-15 2007-04-18 株式会社東芝 不揮発性半導体メモリ
JP4260434B2 (ja) * 2002-07-16 2009-04-30 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリ及びその動作方法
US6903965B2 (en) * 2002-07-18 2005-06-07 Renesas Technology Corp. Thin film magnetic memory device permitting high precision data read
JP4144784B2 (ja) * 2002-07-30 2008-09-03 シャープ株式会社 半導体記憶装置の読み出し回路、そのリファレンス回路および半導体記憶装置
US6618297B1 (en) * 2002-08-02 2003-09-09 Atmel Corporation Method of establishing reference levels for sensing multilevel memory cell states
ITMI20022570A1 (it) * 2002-12-05 2004-06-06 Simicroelectronics S R L Metodo di programmazione di una memoria a semiconduttore non-volatile programmabile elettricamente
ITMI20022569A1 (it) * 2002-12-05 2004-06-06 Simicroelectronics S R L Metodo di programmazione di una memoria a semiconduttore non-volatile programmabile elettronicamente
US6882567B1 (en) * 2002-12-06 2005-04-19 Multi Level Memory Technology Parallel programming of multiple-bit-per-cell memory cells on a continuous word line
ITMI20030075A1 (it) * 2003-01-20 2004-07-21 Simicroelectronics S R L Amplificatore di rilevamneto parallelo con specchiamento della corrente da misurare su ogni ramo di riferimento.
JP4270898B2 (ja) * 2003-02-07 2009-06-03 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
JP4469649B2 (ja) * 2003-09-17 2010-05-26 株式会社ルネサステクノロジ 半導体フラッシュメモリ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101261879B (zh) * 2007-01-10 2013-05-01 三星电子株式会社 用于减少编程错误的多位闪存设备的编程方法
CN108198587A (zh) * 2017-12-21 2018-06-22 珠海博雅科技有限公司 基准电流产生电路以及基准电流产生方法
CN108198587B (zh) * 2017-12-21 2024-03-19 珠海博雅科技股份有限公司 基准电流产生电路以及基准电流产生方法
CN110137348A (zh) * 2019-04-11 2019-08-16 上海集成电路研发中心有限公司 一种多路复用多值阻变结构及其形成的神经网络
CN110137348B (zh) * 2019-04-11 2023-01-31 上海集成电路研发中心有限公司 一种多路复用多值阻变结构及其形成的神经网络

Also Published As

Publication number Publication date
US20070236998A1 (en) 2007-10-11
CN100541663C (zh) 2009-09-16
US7420863B2 (en) 2008-09-02
US20060227619A1 (en) 2006-10-12
JP2006294144A (ja) 2006-10-26
KR100785185B1 (ko) 2007-12-11
US7397716B2 (en) 2008-07-08
US20070242517A1 (en) 2007-10-18
KR20060108230A (ko) 2006-10-17
US7414892B2 (en) 2008-08-19

Similar Documents

Publication Publication Date Title
CN1848294A (zh) 存储多值数据的非易失性半导体存储器
US7952958B2 (en) Non-volatile semiconductor storage system
JP4886434B2 (ja) 不揮発性半導体記憶装置
US6414893B1 (en) Nonvolatile semiconductor memory device and method of using the same
US8234440B2 (en) Nonvolatile semiconductor memory device with advanced multi-page program operation
US7505315B2 (en) Nonvolatile semiconductor storage apparatus
US8520442B2 (en) Method of operating semiconductor memory device
US20020181279A1 (en) Nonvolatile semiconductor memory device including correction of erratic memory cell data
US9378089B2 (en) Semiconductor storing device and redundancy method thereof
JP2008108297A (ja) 不揮発性半導体記憶装置
US20040062072A1 (en) Nonvolatile semiconductor memory capable of generating read-mode reference current and verify-mode reference current from the same reference cell
US20200202948A1 (en) Semiconductor memory device
US8976593B2 (en) Nonvolatile semiconductor device
US7684239B2 (en) Flash memory device for over-sampling read and interfacing method thereof
US6762956B2 (en) High-speed data programmable nonvolatile semiconductor memory device
US8331146B2 (en) Flash memory
KR100333796B1 (ko) 다비트의 데이타를 기억하는 불휘발성 반도체 기억 장치
JP2009170079A (ja) データレジスタから分離されたビット線プレチャージ部を有する半導体メモリデバイス
US6166979A (en) Nonvolatile semiconductor memory device and method for using the same
CN115910129A (zh) 非易失性存储器和电子装置
JP3980094B2 (ja) 不揮発性半導体記憶装置
US8154929B2 (en) Flash memory device controlling common source line voltage, program-verify method, and memory system
JP7258697B2 (ja) 半導体記憶装置
JP5940704B1 (ja) 半導体記憶装置
US20110038204A1 (en) Method and apparatus for increasing memory programming efficiency through dynamic switching of sense amplifiers

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20170728

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Toshiba Corp.

TR01 Transfer of patent right
CP01 Change in the name or title of a patent holder

Address after: Tokyo

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Patentee before: Japanese businessman Panjaya Co.,Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20211129

Address after: Tokyo

Patentee after: Japanese businessman Panjaya Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

TR01 Transfer of patent right