CN1571070A - 只读存储器设备 - Google Patents

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Abstract

本发明涉及一种改进的只读存储器设备。所述只读存储器设备包括具有多个第一只读存储单元和多个第二只读存储单元的只读存储单元阵列。基准存储单元阵列包括多个第一基准存储单元和至少一个第二基准存储单元。伪存储单元阵列包括多个第一伪存储单元和多个第二伪存储单元。基准字线选择电路响应于行地址而选择基准字线。

Description

只读存储器设备
技术领域
本发明涉及一种存储器设备，具体涉及只读存储器设备。
背景技术
传统的只读存储器设备的存储单元阵列包括：只读存储单元阵列，用于存储数据和程序；基准存储单元阵列，用于产生基准电压；伪存储单元阵列，用于产生读出放大器使能信号。
从基准存储单元阵列产生的基准电压被设置在“高”电平和“低”电平之间的中间电平。所述基准电压被施加到只读存储单元阵列的位线。从伪存储单元阵列产生的信号产生用于使能读出放大器的读出放大器使能信号。
然而，在传统只读存储器设备中，连接到每个字线的基准存储单元阵列和伪存储单元阵列的NMOS晶体管根据过程分布而具有不同的特性。这些过程分布使得可以由基准存储单元阵列产生基准电压，并且在不同的时间由伪存储单元阵列产生读出放大器使能信号。结果产生较高的数据读出误差。因此，存在改进只读存储器设备的需求。
发明内容
本发明的一个目的在于提供一种克服与现有的存储器相关联的一些缺点的存储器。
本发明的一个目的是提供克服与现有的存储器相关联的缺点的只读存储器设备。
本发明的另一个目的是提供一种能够产生恒定的基准电压和读出放大器使能信号而与过程分布无关的只读存储器设备。
本发明的一个实施例提供一种只读存储器设备，包括：只读存储单元阵列、基准存储单元阵列和伪存储单元阵列。所述只读存储单元阵列包括：多个第一只读存储单元，它们连接到多个字线、多个第一位线和多个第一虚拟地线；多个第二只读存储单元，它们连接到一个基准字线、多个第二位线和多个第二虚拟地线。所述基准存储单元阵列包括：多个第一基准存储单元，它们连接到多个伪字线、至少一个基准位线和至少一个基准虚拟地线；至少一个第二基准存储单元，它们连接到所述基准字线、所述至少一个位线和所述至少一个基准虚拟地线。所述伪存储单元阵列包括：多个第一伪存储单元，它们连接到多个伪字线、至少一个伪位线、至少一个伪虚拟地；多个第二伪存储单元，它们连接到所述基准字线、所述至少一个伪位线和所述至少一个伪虚拟地线。
行解码器解码用于选择多个字线的行地址。
基准字线选择电路响应于行地址而选择一个基准字线。
第一列解码器和虚拟地线选择电路解码列地址，所述列地址用于选择所述多个位线和所述多个第一虚拟地线。
第二列解码器和虚拟地线选择电路响应于所述列地址而选择所述至少一个基准位线和所述至少一个伪位线。
附图说明
为了更完整地理解本发明及其优点，现在与附图相结合来参见下面的说明书。同样的附图标号表示同样的部件。
图1是传统的只读存储器设备的方框图。
图2是在传统的只读存储器设备中的基准电压和读出放大器使能信号产生电路的时序图。
图3是根据本发明的只读存储器设备的第一实施例的方框图。
图4是根据本发明的只读存储器设备的第二实施例的方框图。
图5是根据本发明的只读存储器设备的第三实施例的方框图。
图6是根据本发明的只读存储器设备的第四实施例的方框图。
图7是根据本发明的只读存储器设备的基准字线驱动电路的方框图。
具体实施方式
现在参见本发明的实施例，其示例在附图中被图解。
图1是传统的只读存储器设备的方框图。图1的只读存储器设备包括只读存储单元阵列10-1、基准存储单元阵列10-2、伪存储单元阵列10-3、行解码器12、预充电电路14、数据发送电路和复用器16、第一和第二解码器18-1和18-2，第一和第二虚拟地线选择电路20-1和20-2、读出放大器使能电路22、读出放大器24和输出驱动器26。
图1的只读存储器设备操作如下。只读存储单元阵列10-1是用于存储数据和程序的存储单元阵列。虚拟地线VGL1至VGL(n+1)和位线BL1至BLn交替排列。字线WL1至WLm与虚拟地线VGL1至VGL(n+1)正交地排列。每个NMOS晶体管具有：栅极，它连接到字线WL1至WLm中对应的一个；漏极，它连接到位线BL1至BLn中的对应的一个；源极，它连接到虚拟地线VGL1至VGL(n+1)中的对应的一个。即，两个相邻的NMOS晶体管的漏极共同连接到一个位线。如果NMOS晶体管的漏极连接到虚拟地线，则它在逻辑低，例如“0”状态。如果一个NMOS晶体管的漏极与虚拟地线不连接，则它在逻辑高，例如“1”状态。
基准存储单元阵列10-2包括多个NMOS晶体管，所述NMOS晶体管具有：栅极，它连接到字线WL1至WLm中对应的一个；漏极，它连接到基准位线RBL1至RBL2中的对应的一个；源极，它连接到基准虚拟地线RVGL1至RVGL2中的对应的一个。即，基准存储单元阵列10-2的所有NMOS晶体管在逻辑低或“0”。
伪存储单元阵列10-3包括多个NMOS晶体管。所述NMOS晶体管具有：栅极，它连接到字线WL1至WLm中对应的一个；漏极，它连接到伪位线DBL；源极，它连接到伪虚拟地线DVGL。即，象基准存储单元阵列10-2的NMOS晶体管那样，伪存储单元阵列10-3的所有NMOS晶体管在逻辑低或“0”。行解码器12解码行地址XA1～k以产生用于选择字线WL1至WLm的选择信号。预充电电路14在读出操作之前对位线BL1-BLn、RBL1、RBL2和DBL、虚拟地线VGL1-VGL(n+1)、RVGL1、RVGL2和DVGL预充电。数据发送电路和复用器16响应于列选择信号Y1-Yn和复用控制信号而发送从位线BL1至BLn读取的数据，并且响应于虚拟地线选择信号VY1-VY(N+1)和复用控制信号而向虚拟位线VGL1-VGL(N+1)施加预定电压Vr。数据发送电路和复用器16也响应于基准列选择信号RY1而向基准虚拟地线RVGL2施加预定电压Vr，并且通过基准位线BL1而输出基准电压Vvref。而且，数据发送电路和复用器16响应于伪列选择信号DY而向伪虚拟地线DVGL施加预定电压Vr，并且通过伪位线DBL产生数据输出。第一列解码器18-1解码列地址YA1～j以产生列选择信号Y1-Yn。第二列解码器18-2检测列地址YA1～j的输入以产生基准列选择信号RY1和伪列选择信号DY，并且不产生基准列选择信号RY2。第一虚拟地线选择电路20-1解码列地址YA1～j的最低位地址以产生偶数或奇数个虚拟地线选择信号VY1-VY(n+1)。第二虚拟地线选择电路20-2当它检测到输入了列地址YA1～j时产生基准虚拟地线选择信号RVY2和伪虚拟地线选择信号DVY。读出放大器使能电路22接收通过伪位线DBL发送的数据以产生读出放大器使能信号SEN。读出放大器24响应于读出放大器使能信号SEN被使能，并且放大在通过数据发送电路和复用器16发送的数据和基准电压Vref之间的差，以产生被放大的信号。输出驱动器26驱动从读出放大器24输出的所述被放大的信号以产生数据输出信号Dout。
假定选择了字线WL1、位线BL1和虚拟地线VGL1，现在说明具有上述配置的只读存储器设备的读出操作。
在执行读取操作之前，预充电电路14将位线BL1至BLn、虚拟地线VGL1至VGL(n+1)、基准位线RGBL1和RBL2、基准虚拟地线RVGL1和RVGL2、伪位线DBL和伪虚拟地线DVGL预充电到预充电电压电平。
当输入“00...0”的行和列地址XQ1～k和YA1～j时，行解码器12解码行地址XA1～k以选择字线WL1。第一列解码器18-1解码列地址YA1～k以产生列选择信号Y1。第一虚拟地线选择电路20-1解码列地址YA1～j的最低比特以产生奇数虚拟地线选择信号VY1、VY3、...、VY(n+1)。第二列解码器18-2解码列地址YA1～j以产生基准列选择信号RY1和伪列选择信号DY。即，当检测到输入列地址YA1～j时，第二列解码器18-2产生基准列选择信号RY1和伪列选择信号DY。第二虚拟地线选择电路20-2响应于通过解码列地址YA1～j的最低比特而产生的信号来产生基准虚拟地线选择信号RVY2和伪虚拟地线选择信号DVY。即，当检测到输入列地址YA1～k时，第二虚拟地线选择电路20-2选择基准虚拟地线选择信号RVY2和伪地线选择信号DVY。
当选择了列选择信号Y1和虚拟地线选择信号VY1时，不通过与字线WL1和位线BL1连接的NMOS晶体管来形成放电路径，以便通过数据发送电路和复用器16而输出位线BL1的电压，即，作为预充电电压电平的在逻辑高电平的信号。当选择了基准列选择信号RY1和基准虚拟地线选择信号RVY2时，通过连接到字线WL1和位线BL1的NMOS晶体管形成放电路径，以便基准位线RBL1的电荷被释放到基准虚拟地线RVGL2。数据发送电路和复用器16发送基准位线RBL1的“低”电平的信号。在此，数据发送电路和复用器16响应于基准列选择信号RY1而使用与位线BL1的放电速度相同的速度来将基准虚拟地线RVGL2的电压放电，然后当位线BL1的电压降到基准电压Vref的电平时停止放电。当选择了伪列选择信号DY和伪虚拟地线选择信号DVY时，通过连接到字线WL1和伪位线WBL1的NMOS晶体管形成放电路径。这将伪位线DBL的电荷释放到伪虚拟地线DVGL。数据发送电路和复用器16发送逻辑低电平伪位线DBL。读出放大器使能电路22响应于通过数据发送电路和复用器16发送的逻辑低信号而产生读出放大器使能信号SEN。读出放大器24响应于读出放大器使能信号SEN来放大在通过数据发送电路和复用器16输出的逻辑高信号的信号和基准电压Vref之间的差，以便产生“高”电平的信号。输出驱动器26驱动通过读出放大器24输出的逻辑高信号的放大信号以产生数据输出信号Dout。
在传统的只读存储器设备中，由连接到基准存储单元阵列的所选择的字线的NMOS晶体管改变的基准位线的电压被产生作为基准电压。由连接到伪存储单元阵列的所选择字线的NMOS晶体管改变的伪位线的电压被施加到读出放大器使能电路。
然而，由于分别连接到字线WL1-WLm的基准存储单元阵列和伪存储单元阵列的NMOS晶体管可以具有关于基准电压Vref的产生的、根据过程分布而不同的特性，并且施加到读出放大器使能电路的信号可以不同，因此结果会在来自读出放大器24的数据输出中发生误差。
图2示出了当在传统的只读存储器设备中产生基准电压和读出放大器使能信号的时候。在传统的只读存储器设备中存在问题，因为这些电压的产生不同。
在图2中，③指示从基准存储单元阵列产生的基准电压Vref的变化，①指示当向只读存储单元阵列的位线发送“低”电平信号时的电压变化，②指示当向只读存储单元阵列的位线发送“高”电平信号时的电压变化。基准电压Vref被设计来具有在“低”和“高”之间的中间电平，“低”和“高”电平都被发送到只读存储单元阵列的位线。④指示读出放大器使能信号的产生时间。
当读出放大器使能信号SEN达到构成读出放大器的一个使能晶体管(未示出)的门限电压Vtn时，读出放大器检测在基准电压Vref和逻辑低信号之间的在⑤的电压差，并且检测在基准电压Vref和逻辑高信号之间的在⑥的电压差，以产生放大的逻辑高信号。
即，读出放大器在一个时间检测在⑤和⑥的电压差以产生放大的信号。当延迟这个使能时间时数据读出时间被延迟。当由于在使能时间点的基准电压Vref的电平的变化而导致不能保证在⑤和⑥的电压差时，可能发生数据读出误差。
然而，如图1所示，在传统的只读存储器设备中，基准电压和施加到读出放大器使能电路的信号根据连接到所选择的字线的NMOS晶体管而改变。这是因为所选择的NMOS晶体管根据它们的过程分布而具有不同的特性。
图3是说明本发明的只读存储器设备的第一实施例的方框图。图1的只读存储器设备除了图1所示的只读存储器设备的配置之外还包括第二只读存储单元30-1、第二基准存储单元30-2、第二伪存储单元30-3和基准字线选择电路32。
在图3中，第二只读存储单元30-1被编程为在基准字线RWL、位线BL1-BLn和虚拟地线VGL1-VGL(n+1)之间的逻辑高(例如数据“1”)。第二基准存储单元30-2在基准字线RWL、基准位线RBL1和RBL2、基准虚拟地线RVGL1和RVGL2之间被编程为逻辑低(例如数据“0”)。第二伪存储单元30-3在基准字线RWL、伪位线DBL和伪虚拟地线DVGL之间被编程为逻辑低(例如数据“0”)。
即，图1的只读存储器设备的基准存储单元阵列10-2和伪存储单元阵列10-3的NMOS晶体管被编程为逻辑低，例如数据“0”，而图3的基准存储单元阵列10-2’和伪存储单元阵列10-3’的NMOS晶体管被编程为逻辑高，例如数据“1”。
图3的只读存储器设备工作如下。图3的许多部件执行与图1相同的功能。我们将说明图3的部件与图1的部件工作不同的地方。
第二只读存储单元30-1被编程为逻辑高数据，例如“1”，以便即使选择基准字线RWL也不影响只读存储单元阵列10-1的NMOS晶体管的读出操作。第一基准存储单元阵列10-2’和第一伪存储单元30-2被编程为数据“1”，以便即使选择字线WL1-WLm也不影响第二基准存储单元30-2和第二伪存储单元30-3的NMOS晶体管的读出操作。当选择基准字线RWL、基准位线RBL1和基准虚拟地线RVGL2并且因此选择NMOS晶体管时，第二基准存储单元30-2通过NMOS晶体管将基准位线RBL1的电荷放电。当选择基准字线RWL、伪位线DBL和伪虚拟地线DVGL时，第二伪存储单元30-3通过NMOS晶体管将伪位线DBL的电荷放电。当检测行地址XA1～k的输入时，基准字线选择电路32选择基准字线RWL。本发明的只读存储器设备仅仅通过连接在第二基准存储单元30-2的基准位线RBL1和基准虚拟地线RVGL2之间的NMOS晶体管来改变基准位线RBL1的电压，并且仅仅通过第二伪存储单元30-3的NMOS晶体管来改变伪位线DBL的电压。所述存储器设备在时间上的恒定点产生基准电压Vref和放大器使能信号SEN而与过程分布无关。
图3的只读存储器设备的读出操作工作如下。下面的说明假定选择字线WL1、位线BL1和虚拟地线VGL1。
在读出操作之前发生的预充电操作与前面参照图1所述的实质相同。
当行和列地址XA1～k和YA1～j在诸如“00...0”的逻辑低时，执行与图1的相同的操作，以便选择字线WL1、基准字线RWL、位线BL1、虚拟地线VGL1、基准位线RBL1、基准虚拟地线RVGL2、伪位线DBL和伪虚拟地线DVGL。
结果，不通过连接到字线WL1和位线BL1的NMOS晶体管来形成放电路径，以便通过数据发送电路和复用器16输出位线BL1的电压，即作为预充电电压电平的逻辑“高”电平信号。通过连接到基准字线RWL和基准位线RBL1的NMOS晶体管来形成放电路径，以便基准位线RBL1被放电到基准虚拟地线RVGL2。数据发送电路和复用器16输出基准位线RBL1的信号来作为基准电压Vref。而且，通过连接到基准字线RWL和伪位线DBL的NMOS晶体管来形成放电路径，以便伪位线DBL被放电到伪虚拟地线DVGL。数据发送电路和复用器16发送逻辑低信号伪位线DBL。
读出放大器使能电路22、读出放大器24和输出驱动器26执行与图1的相同的操作。
在本发明的只读存储器设备中，当选择字线WL1-WLm时选择基准字线RWL。通过经由连接在第二基准存储单元30-2的基准位线RBL1和基准虚拟地线RVGL2之间的NMOS晶体管将基准位线RBL1的电压放电而产生一个基准电压。通过经由第二伪存储单元30-3的NMOS晶体管将伪位线DBL的电压放电而产生的逻辑低信号被输出到读出放大器使能电路。因此，在恒定时间点产生的基准电压Vref和读出放大器使能信号SEN与过程分布无关地仍然保持恒定。
图4是说明本发明的只读存储器设备的第二实施例的方框图。图4的只读存储器设备具有与图3中等同部分相同的配置，除了地电压VSS的电平被施加到第一基准存储单元阵列10-2’和第一伪存储单元阵列10-3’的字线。
即，基准字线RWL和伪字线DWL1-DWLm不连接到第一只读存储单元阵列10-1的字线WL1-WLm，并且被配置使得地电压VSS电平被施加到那里。
图4的只读存储器设备与图3的只读存储器设备类似地工作。
图5是说明本发明的只读存储器设备的第三实施例的方框图。图5的只读存储器设备与图3的只读存储器设备具有相同的配置，除了第二只读存储单元30-1的第二位线和虚拟地线(即第二虚拟地线)不连接到只读存储单元10-1的位线BL1-BLn和虚拟地线VGL1-VGL(n+1)。相反，第二位线和第二虚拟地线接收地电压VSS电平。
图5的只读存储器设备与图3的只读存储器设备类似的工作。
虽然未示出，不向第二位线和第二虚拟地线施加电压，使得它们保持在浮动状态。
图6是说明本发明的只读存储器设备的第四实施例的方框图。图6的只读存储器设备与图5的具有相同的配置，除了电源电压VDD电平被施加到第二位线和第二虚拟地线。
图6的只读存储器设备与图3的只读存储器设备类似的工作。
图7是说明本发明的只读存储器设备的基准字线驱动电路的方框图。图7的基准字线选择电路包括解码器40和或电路42。
图7的基准字线选择电路工作如下。
解码器40解码低地址XA1～k的最低3个比特XA(k-2)-XAk以产生8个解码信号。即，当输入行地址时，解码器40产生逻辑高解码信号。或电路42将8个解码信号进行或运算以产生用于选择基准字线RWL的基准字线选择信号rw1。或电路42当输入行地址时产生逻辑高基准字线选择信号rw1。
本发明的只读存储器设备使用上述的实施例被说明，但是可以具有在本发明的范围内的其他修改形式。被加到只读存储单元阵列10-1上的第二只读存储单元30-1不影响第一只读存储单元10-1的的操作。第一基准存储单元10-2’不影响第二基准存储单元30-2的操作。第一伪存储单元10-3’不影响第二伪存储单元30-3的操作。这些都是基于第二只读存储单元30-1、第一基准存储单元10-2’和第一伪存储单元10-3’扮演如下的角色的假设：使得字线WL1-WLm和基准字线RWL的字线负载恒定，并且使得位线BL1-BLn和基准位线RBL1和RBL2以及伪位线DBL的位线负载恒定。
在上述的实施例中，即使提供了第二伪存储单元30-3的一个NMOS晶体管，最好提供预定数量的NMOS晶体管以便提高电流驱动能力。即，第二伪存储单元30-3最好包括预定数量的NMOS晶体管，它们具有连接到伪虚拟地线DVGL的源极、连接到伪位线DBL的漏极和连接到基准字线RWL的栅极。
本发明的只读存储器设备的存储单元被示出为通过连接到一个源极而被编程。所述存储单元可以通过改变杂质注入浓度(impurity implanting density)而被交替编程。
在上述的实施例中，本发明的只读存储器设备的存储单元连接到虚拟地线，但是所述存储单元也可以连接到除虚拟地线之外的地线。
如上所述，本发明的只读存储器设备可以产生恒定的基准电压而与过程分布无关，并且建立读出放大器使能信号恒定的时间点。因此，可以防止数据读出误差。
虽然已经参照本发明的实施例具体示出和说明了本发明，本领域的技术人员会明白，在不脱离所附的权利要求所限定的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (13)

1.一种只读存储器设备，包括：
只读存储单元阵列，包括：
多个第一只读存储单元，它们连接到多个字线、多个第一位线和多个第一虚拟地线；
多个第二只读存储单元，它们连接到一个基准字线、多个第二位线和多个第二虚拟地线；
基准存储单元阵列，包括：
多个第一基准存储单元，它们连接到多个伪字线、至少一个基准位线和至少一个基准虚拟地线；
至少一个第二基准存储单元，它们连接到所述基准字线、所述至少一个位线和所述至少一个基准虚拟地线；
伪存储单元阵列，包括：
多个第一伪存储单元，它们连接到多个伪字线、至少一个伪位线和至少一个伪虚拟地线；
多个第二伪存储单元，它们连接到所述基准字线、所述至少一个伪位线和所述至少一个伪虚拟地线。
2.如权利要求1所述的只读存储器设备，其中，响应于多个字线而选择基准字线。
3.如权利要求1所述的只读存储器设备，其中，多个伪字线连接到多个字线。
4.如权利要求1所述的只读存储器设备，其中，多个伪字线连接到电源电压。
5.如权利要求1所述的只读存储器设备，其中，多个伪字线连接到地电压。
6.如权利要求1所述的只读存储器设备，其中，多个伪字线连接到多个字线。
7.如权利要求1所述的只读存储器设备，
其中，多个第二位线连接到多个第一位线；和
其中，多个第二虚拟地线连接到多个第一虚拟地线。
8.如权利要求1所述的只读存储器设备，包括一个MOS晶体管，它具有连接到基准字线的栅极。
9.如权利要求1所述的只读存储器设备，其中，只读存储单元阵列包括一个NMOS晶体管，它具有连接到基准字线的栅极。
10.如权利要求1所述的只读存储器设备，其中，至少一个第二基准存储单元包括一个NMOS晶体管。
11.如权利要求1所述的只读存储器设备，其中，至少一个第二伪存储单元包括一个NMOS晶体管。
12.一种只读存储器设备，包括：
只读存储单元阵列，包括：
多个第一只读存储单元，它们连接到多个字线、多个第一位线和多
个第一虚拟地线；
多个第二只读存储单元，它们连接到一个基准字线、多个第二位线
和多个第二虚拟地线；
基准存储单元阵列，包括：
多个第一基准存储单元，它们连接到多个伪字线、至少一个基准位
线和至少一个基准虚拟地线；
多个第二基准存储单元，它们连接到所述基准字线、所述至少一个
位线和所述至少一个基准虚拟地线；
伪存储单元阵列，包括：
多个第一伪存储单元，它们连接到多个伪字线、至少一个伪位线、
至少一个伪虚拟地线；
多个第二伪存储单元，它们连接到所述基准字线、所述至少一个伪
位线和所述至少一个伪虚拟地线；
行解码器，用于解码用于选择多个字线的行地址；
基准字线选择电路，用于响应于行地址而选择一个基准字线；
第一列解码器和虚拟地线选择电路，用于解码列地址，所述列地址用于选择所述多个位线和所述多个第一虚拟地线；
第二列解码器和虚拟地线选择电路，用于响应于所述列地址而选择所述至少一个基准位线和所述至少一个伪位线。
13.如权利要求12所述的只读存储器设备，其中，所述基准字线选择电路解码行地址的预定比特。
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