KR930004623B1 - 반도체 기억장치 - Google Patents

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KR930004623B1
KR930004623B1 KR1019850006124A KR850006124A KR930004623B1 KR 930004623 B1 KR930004623 B1 KR 930004623B1 KR 1019850006124 A KR1019850006124 A KR 1019850006124A KR 850006124 A KR850006124 A KR 850006124A KR 930004623 B1 KR930004623 B1 KR 930004623B1
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히테도시 이와이
가즈유기 미야자와
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가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 용장 회로를 갖춘 반도체 기억장치의 액세스 계통의 1구성예를 도시한 블럭도.
제2도는 본 발명을 용장회로를 갖춘 다이나믹 RAM에 적용하였을 때의 1실시예를 도시한 블럭도.
제3도는 어드레스 비교회로의 회로도.
제4도는 어드레스 버퍼의 1구성예를 도시한 회로도.
제5도는 어드레스 비교회로에서 출력되는 판정신호와 워드선 선택신호의 타이밍을 도시한 타이밍 챠트.
제6도는 어드레스 디코더의 1예를 도시한 회로도.
제7도는 본 발명의 제2의 실시예를 도시한 중요부의 블럭 구성도.
제8도는 프리 디코더의 1예를 도시한 회로도.
제9도는 본 발명의 제3의 실시예를 도시한 중요부의 블럭 구성도.
제10도는 그 구체적인 구성예를 도시한 회로 구성도.
* 도면의 주요부분에 대한 부호의 설명
1,1a,1b : 어드레스 버퍼 2,2a,2b : 어드레스 디코더
3 : 어드레스 비교회로 4 : 선택신호 형성회로
5 : 워드선 드라이버 5s : 예비 워드선 드라이버
6 : 메모리 어레이 6s : 예비 메모리행
7 : 컬럼 스위치 9 : 메인 앰프
10 : 출력 버퍼 11 : 입출력 단자
12 : 입력 버퍼 13 : 프리 디코더
14 : 용장 디코더 15 : 인버터
axi,axi: 내부 상보 어드레스 신호 øs,øsj: 판정신호
øxij,øxsij: 선택신호
본 발명은 반도체 집적회로 기술, 특히 반도체 기억 장치에 적용해서 유효한 기술에 관하여, 예를 들면 예비의 메모리 열 또는 메모리 행과 용장회로를 갖춘 반도체 기억장치에 이용해서 유효한 기술에 관한 것이다. RAM과 같은 반도체 기억장치에서는 메모리 어레이의 큰 용량화가 진전함에 따라서, 불량 비트 또는 워드선의 단선 또는 단락등의 불량 워드선의 발생에 의한 효율의 저하가 문제로 된다. 그래서, 메모리 어레이내의 불량 비트나 불량 워드선을 가진 열 또는 행을 별도로 준비한 예비의 메모리 열 또는 메모리 행과 치환함으로서, 불량 비트나 불량 워드선을 구제하는 용장 회로를 마련하여, 효율의 향상을 도모하는 것이 제안되고 있다.
이와 같은, 용장 회로 구성의 1방식으로 본 발명자는 불량비트를 포함하는 메모리 행 또는 메모리 행의 어드레스(이하, 불량 어드레스라고 한다)를 설정하는 수단과 그 수단으로 설정된 불량 어드레스와 입력된 어드레스를 비교하는 어드레스 비교회로를 마련하여, 양자가 일치하였을 때는 정규의 메모리 열 또는 메모리 행 대신으로 예비의 메모리 열 또는 메모리 행을 선택하는 방식을 개발하였다.
제1도는 그 개략 구성을 도시한 것이다.
즉, (1)은 외부로부터 입력된 어드레스 신호 Axi에 따라서 내부 어드레스 신호 axi,
Figure kpo00002
을 형성하는 어드레스 버퍼, (2)는 이 어드레스 버퍼(1)에서 공급되는 내부 어드레스 신호 axi,
Figure kpo00003
을 디코드하는 어드레스 디코더이다. 또 (3)은 내부에 불량 어드레스 설정수단을 가진 어드레스 비교회로로서 어드레스 버퍼(1)에서 공급되는 내부 어드레스 신호 axi,
Figure kpo00004
와 사전에 그 내부에 설정된 불량 어드레스를 비교하여, 양자가 완전히 일치하였을 때에 일치 신호 øsj를 출력한다. 선택 신호 형성회로(4)는 그 일치 신호 øsj가 그것에 공급되면, 예비의 메모리 행을 선택하는 용장 선택 신호 øxsj를 출력한다. 이때, 선택신호 øxij는 출력되지 않는다. 불량 어드레스의 메모리 행과 치환되어야 할 예비 메모리 행과 대응된 예비 워드선 드라이버(5s)는 용장 선택 신호 øxsj에 의해서 구동된다. 그결과, 예비 메모리 행과 워드선이 선택된다.
어드레스의 일치가 검출되지 않을 경우 신호 øxsj는 출력되지 않는다. 이때에는 선택 신호 형성회로(4)에서 선택신호 øxsj가 출력된다. 이 경우에는 디코더(2)에 의해서 선택된 워드선 드라이버(5)가 구동된다. 그 결과, 정규의 워드선이 선택된다.
그런데, 상기와 같은 어드레스 비교방식의 용장회로에 있어서, 예비의 메모리 행을 선택할 경우는 물론 정규의 메모리행을 선택할 경우에도 어드레스 버퍼(1)에서 공급되는 내부 어드레스 신호 axi,
Figure kpo00005
에 대해서 어드레스의 비교 동작이 실행된다. 이로 인해, 그 어드레스의 비교에 필요한 시간만큼 액세스 타임이 지연되는 문제점이 있다.
본 발명의 목적은 용장 회로를 갖춘 반도체 기억 장치에 있어서 액세스 타임을 단축하는 반도체 기억장치를 제공하는 것이다.
본 발명의 상기 및 그 이외의 목적과 새로운 특징은 본 명세서의 기술과 첨부도면에서 명확하게 될 것이다.
본 출원에 있어서, 기술되는 발명 중 대표적인 것의 개요를 설명하면 다음과 같다.
즉, 본 발명은 어드레스 버퍼의 출력에 비교적 긴 배선과 어드레스 디코더로 이루어지는 비교적 무거운 부하를 결합시켜서, 어드레스 버퍼는 그에 있어서의 최종단의 부하 구동 능력이 커지도록 설계되지만, 어드레스 비교 회로에 공급되는 내부 어드레스신호는 그다지 큰 구동 능력을 필요로 하지 않는 회로로 형성된다는 것에 착안하여, 다단의 증폭회로로 이루어지는 어드레스버퍼의 전단에서 어드레스 비교 회로에 공급하기위한 어드레스 신호를 출력시킴으로서, 어드레스 비교 회로로부터 출력되는 판정신호의 출력 타이밍을 빠르게 하도록 하여 메모리의 고속화를 도모한다고 하는 상기의 목적을 달성하는 것이다.
[실시예 1]
제2도는 본 발명을 주변 CMOS형의 다이나믹 RAM에 적용하였을 때의 제1의 실시예를 도시한다.
도면에 있어서 (1a), (1b)는 외부에서 멀티플렉서 방식으로 공급되는 어드레스 신호 Axi, Ayi를 받아서, 내부 상보 어드레스 신호 axi,
Figure kpo00006
및 ayi,
Figure kpo00007
를 각각 형성하는 로우 어드레스 버퍼와 컬럼 어드레스 버퍼이다. 또, (2a), (2b)는 상기 로우 어드레스 버퍼(1a)와 컬럼 어드레스 버퍼(1b)에서 공급된 내부 상보 어드레스 신호 axi,
Figure kpo00008
와 ayi,
Figure kpo00009
를 받아서 워드선 선택신호와 데이타선 선택신호를 각각 형성하기 위한 로우 어드레스 디코더와 컬럼 어드레스 디코더이다.
로우 어드레스 디코더(2a)에서 형성된 워드선 선택신호는 워드선 드라이버(5)에 공급되고, 어드레스
Figure kpo00010
에 대응된 워드선 드라이버를 선택하여 구동이 가능하게 한다. 또, 상기 컬럼 어드레스 디코더(2b)에서 형성된 데이타선 선택신호는 메모리 어레이(6)내의 각 데이타선 마다 마련된 컬럼 스위치(7)에 공급된다.
메모리 어레이(6)은 그 상세한 것을 도시하지 않았으나, 기억용 커패시터와 어드레스 선택용 MOSFET(절연 게이트형 전계효과 트랜지스터)로 구성된 공지의 1개 MOS형의 메모리 셀이 메트릭스 상태로 배치되어 있다. 이 메모리 어레이(6)안의 각 데이타마다 센스앰프, 상기 컬럼 스위치(7), 도시하지 않은 데이타선 예비충전 회로가 마련되어 있다.
데이타의 리드 동작에 있어서, 메모리 어레이(6)의 각 데이타선은 도시하지 않은 예비충전 회로가 동작되므로서 예비충전레벨로 된다. 즉, 각 데이타선에는 센스앰프의 동작에 필요로 하는 기준 전위가 부여된다. 다음에 워드선이 선택되므로서, 메모리 셀의 데이타가 각 데이타선에 부여된다. 데이타선에 부여된 데이타는 센스앰프가 동작되므로서 증폭된다.
센스앰프에 의해서 증폭된 데이타선의 데이타 신호는 컬럼 어드레스 디코더(2b)에서 출력되는 선택신호에 의해서 “ON”으로 된 컬럼 스위치(7)을 거쳐서 메인앰프(9)에 공급된다. 메모리 어레이(6)에서 리드된 데이타는 메인앰프(9)에서 증폭되어 출력 버퍼(10)을 거쳐서 입출력용 단자(11)로 출력된다. 또, 라이트할때에는 입출력용 단자(11)에 공급되어 있는 데이타 입력 버퍼(12)로 받아들여서 어드레스 디코더(2a), (2b)에 의해서 선택되어 있는 메모리 어레이(6)안의 메모리 셀에 라이트되도록 되어 있다.
한편, 상기 메모리 어레이(6)의 한쪽에는 예비의 메모리행(6s)가 마련되어 있다. 예비 메모리 행(6s)는 1줄이라도 좋으나 본 실시예에서는 여러개의 줄이 마련된다.
예비 메모리 행(6s)는 메모리 어레이(6)의 일부라고 간주된다. 예비 메모리 행(6s)의 도시하지 않은 각 워드선은 메모리 어레이(6)의 각 워드선과 분리되어 있으나, 예비 메모리 행(6s)의 각 데이타선은 메모리어레이(6)의 각 데이타선과 공통으로 된다.
(3)은 어드레스 비교회로이고, 내부에 결함비트나 단선등의 결함을 가진 불량 워드선의 어드레스를 기억할 수 있는 불량 어드레스 기억수단을 갖추고, 외부로부터 입력되는 어드레스 신호와 내부에 기억되어 있는 불량 어드레스를 비교하여 입력된 어드레스가 불량 어드레스와 일치하는가, 아닌가를 검출한다. 이 어드레스 비교회로(3)에는 퓨즈와 같은 프로그램 소자를 가지며, 이 프로그램 소자를 절단 또는 그 저항값을 변경하므로서, 불량 어드레스를 설정할 수 있도록 된 공지의 어드레스 기억 수단과 동일한 구성을 한 것이 내장되어 있다.
이 어드레스 비교회로(3)은 또 입력된 어드레스를 1비트마다 불량 어드레스와 비교해서 모든 비트가 설정된 불량 어드레스의 비트와 일치하면, 로우 레벨의 판정 신호 øsj를 출력하도록 구성되어 있다.
제3도에는 어드레스 비교회로(3)의 구체적 회로의 예가 다음에 설명하는 선택신호 형성회로(4)와 함께 도시되어 있다.
어드레스 비교회로(3)은 어드레스 신호 선택신호(3a1)~(3an) 및 디코더 회로(3b)로 된다.
어드레스 신호 선택 회로(3a1)은 예를들면 폴리실리콘 층으로 되는 프로그램 소자로서의 퓨즈소자 FU, 프로그램용의 MOSFET Q1, 저항 소자 R, 상보신호 형성회로 CFC 및 어드레스 신호 선택 MOSFET Q2와 Q3으로 된다. 퓨즈 소자 FU의 프로그램은 공통의 프로그램 단자 PD에 대략 전원전압 Vcc와 같은 전압이 인가됨과 동시에 MOSFET Q1이 게이트의 어드레스신호에 인가되므로서 행하여진다. 상보 신호 형성회로 CFC는 퓨즈소자 FU의 절단 상태에 대응된 상보 신호 PO 및
Figure kpo00011
를 출력한다. MOSFET Q2와 Q3은 상보신호 PO와
Figure kpo00012
에 의해 그 한쪽이 “ON”상태로 되며, 다른쪽이 “OFF”상태로 된다. MOSFET Q2와 Q3에 의해서 상보어드레스 신호 axi및
Figure kpo00013
중의 한쪽이 선택된다. 예를들면, 퓨즈 소자 FU가 절단되어 있으면, 신호 PO가 하이레벨로 되어, MOSFET Q2가 “ON”상태로 된다. 이로 인해서, 선택회로(3a1)은 어드레스 신호 axi을 선택한다. 어드레스 신호 선택회로(3an)는 상기 회로와 동일한 구성으로 된다.
어드레스 신호 선택신호(3a1)~(3an)의 출력은 어드레스 신호 axi,
Figure kpo00014
내지 axn,
Figure kpo00015
가 구제되어야 할 어드레스를 표시하고 있으면, 그 모든것이 하이레벨로 되며, 그렇지 않을 경우에는 그 적어도 1개가 로우 레벨로 된다.
디코더 회로(3b)는 도시한 것과 같이 실질적으로 NAND회로를 구성하는 예비충전 MOSFET Q4, 입력 MOSFET Q5내지 Q6및 CMOS인버터 회로 IV1로 된다. 데이타회로(3b)의 출력 øs는 어드레스 신호 axi,
Figure kpo00016
내지 axn,
Figure kpo00017
가 구제되어야할 어드레스를 표시하고 있으면, 그에 따라서, 입력 MOSFET Q5내지 Q6의 모든 것이 “ON”상태로 되기 때문에 하이레벨로 되며, 그렇지 않을 경우에는 MOSFET Q5내지 Q6의 적어도 1개가 “OFF”상태로 되기 때문에 로우레벨로 된다.
본 실시예에 따르면, 상기 어드레스 비교 회로(3)에 대해서 로우 어드레스 버퍼 (1a)의 최종단위 출력은 아니고, 로우 어드레스 버퍼(1a)의 전단에서 어드레스 신호 Axi가 레벨변환되는 것에 의해서 형성된 상호 어드레스 신호 axi,
Figure kpo00018
를 꺼내어 공급되도록 되어있다. 어드레스 비교회로(3)은 이 상보 어드레스 신호 axi,
Figure kpo00019
에 따라서 불량 어드레스와의 비교를 수행한다.
본 실시예의 어드레스 버퍼(1a)는 특히 제한되지 않으나, 제4도에 도시한 것과 같이, 직렬 접속된 여러개의 CMOS인 버터 IV1내지 IV7로 구성되어 있다.
이와같은 여러개 회로의 직렬 접속은 다음과 같은 이유에 의해서 사용된다.
즉, 제2도의 로우 어드레스 디코더(2a)는 그 상세한 것은 도시하지 않았으나, 예를들면 NAND회로와 그 출력을 받는 버퍼 회로로서의 인버터 회로로 이루어지는 것과 같은 단위 디코더 회로의 다수개로 구성된다. 각 단위 디코더 회로는 각각 로우 어드레스 버퍼(1a)에서 공급되는 여러비트의 어드레스 신호 axi,
Figure kpo00020
를 디코드하므로서 디코드 신호를 출력한다. 여기서, 단위 디코드 회로의 수는 메모리 어레이(6)의 워드선 수에 비례하며, 메모리 어레이(6)의 커패시터가 크면 클수록 커진다. 이에 따라서, 로우 어드레스 버퍼(1a)에 의해서 구동되어야 할 단위 디코더 회로의 수는 많아진다. 예를들면, 단위 디코더 회로의 수를 감소시키기 위해서 1개의 단위 디코더 회로의 출력이 워드선 드라이버(5)에 의해서 4개의 워드선으로 분배될 경우에 있어서도, 메모리 어레이(6)의 워드선 수가 512이면 128개의 단위 디코더 회로가 필요하게 된다.
각 단위 디코더 회로는 그 자체가 본 발명에 직접 관계가 없으므로 도시하지 않았지만, 게이트에 어드레스 신호를 받는 여러개의 입력용 MOSFET를 갖는다. 각 입력용 MOSFET는 무시할 수 없는 게이트 용량을 갖는다. 이에 따라서, 로우 어드레스 버퍼의 출력선에는 많은 입력 MOSFET의 게이트 용량으로 이루어진 큰 용량이 결합된다. 반도체 칩위에 형성되는 메모리 어레이(6)이 비교적 큰 사이즈로 되고 또한, 로우 어드레스 디코더(2a)에서의 각 단위 디코더 회로가 워드선에 대응해서 배치되는 것이므로, 각 단위 디코더 회로에 어드레스 신호를 공급하기 위한 배선은 매우 긴 길이로 되어 버린다. 즉, 로우 어드레스 버퍼(1a)의 출력배선은 매우 긴 길이로 되어 버린다. 이와같은, 긴 배선은 또 큰 부유 용량을 갖는다.
이로 인해, 로우 어드레스 버퍼(1a)는 상술한 것과 같은 게이트 용량과 배선 용량으로 이루어지는 매우 무거운 용량 부하를 충분히 구동할 수 있도록 하기 위해서 매우 큰 구동능력을 갖는 것이 필요하게 된다.
제4도의 종단 버퍼로서의 인버터 회로 IV9를 구성하는 MOSFET Q21및 Q22는 상기의 무거운 부하에 관계없이, 어드레스 신호의 변화속도를 충분히 크게 하기 위해서 충분히 낮은 “ON”저항을 갖는 것이 필요하게 된다. 이에 따라서, MOSFET Q21과 Q22의 각각은 그 채널폭이 크게되어, 큰 사이즈로 된다. 즉, MOSFET Q21과 Q22각각은 큰 사이즈로 된다.
이때, 인버터 회로 IV6은 그 구동능력에 비례하여 큰 입력용량을 갖게되므로 사정이 나쁘게 된다.
여기서, 레벨 판정 회로와 함께 파형 정형회로로서 동작되는 인버터 회로 IV3은 그쪽으로의 입력 신호인 어드레스 신호 Axi의 변화 속도를 제한하지 않도록 하기 위해서, 비교적 적은 입력용량을 갖게 된다. 바꾸어 말하면, 인버터회로 IV3을 구성하는 MOSFET Q9와 Q10은 적은 사이즈로 된다. 그 결과, 인버터 회로 IV3은 비교적 적은 구동 능력만을 갖는다.
제4도에서 인버터 회로 IV4~IV7을 생략하고, 인버터 회로 IV3에 의해서 인버터회로 IV8을 집적 구동하려고 할 경우, 인버터 회로 IV3의 출력신호의 변화속도는 인버터회로 IV8의 큰 입력용량에 의해서, 크게 제한되어 버린다. 그 결과, 어드레스 신호 Axi에 고속도로 응답되는 어드레스 신호 axi및
Figure kpo00021
를 얻는 것은 곤란하게 된다.
비교적 적은 구동능력을 가진 인버터회로 IV3에 관계없이, 입력신호 Axi에 대한 응답속도가 큰 신호를 인버터회로 IV8에 가할 수 있도록 하기 위하여 인버터회로 IV4~IV7이 마련되어 있다.
인버터회로 IV7은 인버터 회로 IV8을 충분히 구동할 수 있는 구성으로됨과 동시에, 그 전단의 인버터 회로 IV6에 대해서 비교적 가벼운 부하를 구성할 수 있도록 구성된다.
인버터회로 IV6은 그 후단의 인버터 회로 IV7을 충분히 구동할 수 있음과 동시에, 그 전단의 인버터회로 IV5에 대해 비교적 가벼운 부하를 구성하도록 된다.
다음에, 동일한 형태의 방법에 의해 인버터회로 IV5, IV4의 구성이 결정된다.
특별히 제한되지 않으나, 출력 버퍼로서의 인버터 회로 IV9를 구성하는 P채널 MOSFET Q21은 150μm의 채널폭과 2μm의 채널 길이(이하 150/2이라 기록한다)와 같은 큰 사이즈를 가지고 구성되며, N채널 MOSFET Q22는 75/2와 같은 큰 사이즈로 구성된다. 인버터 회로 IV8을 구성하는 MOSFET Q19와 Q20은 디코더 회로 뿐만 아니라, 인버터회로 IV9로 구동할 수 있는 것이 필요하기 때문에 MOSFET Q21과 Q22보다도 큰 사이즈로 된다.
MOSFET Q19와 Q20은 예를들면, 200/2, 100/2의 크기로된다. 인버터 회로 IV6을 구성하는 MOSFET Q15, Q16은 각각 100/2, 50/2와 같은 사이즈로 되며, 인버터 회로 IV5를 구성하는 MOSFET Q13및 Q14는 각각 150/2, 75/2와 같은 사이즈로 된다. 인버터 회로 IV3을 구성하는 MOSFET Q9및 Q10은 예를들면, TTL레벨의 어드레스 신호 Axi의 입력을 가능하게 하도록, 각각 20/2, 50/2과 같은 사이즈로 된다. 인버터 회로 IV4를 구성하는 MOSFET Q11및 Q12는 각각 50/2, 25/2와 같은 사이즈로 된다.
이와같이, 점차 증대하는 구동능력을 갖는 여러개의 인버터 회로를 마련하는 것에 의해 어드레스 버퍼 회로(1a)의 신호 응답 속도는 향상된다.
상기 CMOS인버터 IV3~IV9중 가장 구동 능력이 큰 인버터 IV8과 IV9의 출력이 내부 상보 어드레스 신호 axi,
Figure kpo00022
로서 상기 로우 어드레스 디코더(2a)에 공급된다. 이에 대해, 제1도에 도시된 어드레스 비교회로(3)에는 로우 어드레스 버퍼(1a)의 전단을 구성하는 인버터 IV5와 IV6의 출력이 각각 상보어드레스 신호 axi,
Figure kpo00023
로서 공급된다.
여기서, 로우 어드레스 버퍼(1a)의 최종단의 인버터 IV8, IV9는 상술한 것과 같이, 각각의 출력에 비교적 긴 배선을 거쳐서 로우 어드레스 디코더(2a)가 접속되기 때문에 비교적 큰 구동 능력을 가진 것이 필요하게 된다. 이에 대해, 어드레스 비교회로(3)은 그 자체가 비교적 가벼운 부하를 구성하므로서, 큰 인버터 IV8, IV9와 같은 큰 구동능력을 가진 회로의 출력을 필요로 하지 않는다. 이로 인해, 상기와 같이 로우 어드레스 버퍼(1a)의 전단을 구성하는 인버터 IV5와 IV6의 출력을 어드레스 비교회로(3)에 공급시킬수가 있다.
여기서, 인버터, IV5와 IV6은 인버터 IV8과 IV9에 비해서 구동능력이 낮지만, 어드레스 신호 Axi에 대한 각각의 출력의 지연시간은 적다. 이에 따라서, 인버터 IV8과 IV9의 출력 axi,
Figure kpo00024
를 어드레스 비교회로(3)의 입력신호로 할 경우에 비해서, 제5도 C에 점선으로 도시된 것과 같이, 판정신호 øsj의 변화가 빨라져서, 선택신호 øsxj, øxij의 출력도 제5도 D에 점선으로 도시된 것과같이 빨라진다. 선택신호 øxsj가 출력되면, 그때 디코더(2a)에 의해서 선택되어 있던 워드선 드라이버(5)가 구동되고, 또 선택신호 øxij가 출력되면 예비의 워드선 드라이버(5s)가 구동되며, 예비 메모리 행이 선택된다. 본 실시예에 따르면, 상술한 것과 같이 신호 øsj및 øxij가 빠른 타이밍으로 출력되기 때문에 예비 메모리 행의 선택도 고속화된다. 그 결과, 메모리의 액세스 타임이 단축된다.
그리고, 상기 실시예에서는 워드선과 병행으로 예비의 메모리 행(6s)를 마련하여, 불량 비트등을 포함한 메모리행을 예비의 메모리 행(6s)와 치환하도록 되어 있으나, 데이타선과 병행으로 예비의 메모리 열 및 트랜스앰프를 마련해서 불량 비트등을 포함한 데이타선을 예비의 메모리 열로 치환하든지 또는 예비의 메모리행과 함께 예비의 메모리 열도 마련하도록 하여도 좋다.
또, 상기 실시예에서는 외부로부터 공급되는 RAS(로우 어드레스 스트로브)신호나 CAS(컬럼 어드레스 스트로브)신호에 따라서 적당한 내부 적당신호를 형성하고 그 내부 제어신호에 의해서 어드레스 버퍼(1a), (1b)를 동작시켜 멀티플렉스 방식으로 입력되는 신호 Axi, Ayi를 거두어 들이든지 선택신호형성회로(4)로부터 출력된 선택신호 øxij, øxsj의 타이밍을 도모하도록 되어 있다.
[실시예 2]
다음에 본 발명의 제2의 실시예를 제6도~제8도를 이용하여 설명한다.
본 실시예의 다이나믹 RAM은 제1의 실시예와 마찬가지로 CMOS집적회로 기술에 의해서 형성된다.
본 실시예의 주변 CMOS형의 다이나믹형 RAM에 있어서, 디코더 회로는 예를들면 제6도에 도시한 것과 같이, 회로 소자수의 감소를 위하여 다이나믹 회로로 구성된다. 즉 디코더 회로는 직렬 접속되어 각각의 게이트로 내부 어드레스 신호 axi(
Figure kpo00025
)가 인가되는 N채널 MOSFET Q24, Q25, Q26, ……와 그 게이트에 타이밍 신호
Figure kpo00026
가 인가되는 예비충전용의 P채널 MOSFET Q23으로 구성된다. 이 구성에 따르면, 여러개의 디코더 회로의 출력은 타이밍 신호
Figure kpo00027
에 의해서, 예비충전 레벨(대략 전원전압 VCC의 레벨)로 된다. 선택되어야 할 디코더회로는 타이밍 신호
Figure kpo00028
에 의해서 예비충전동작이 실행된 후에, 이에대한 모든 입력 axi(
Figure kpo00029
)가 하이레벨로 되는 것에 의해, 그 출력만이 로우 레벨로 된다. 이로 인해 소비전력이 NMOS형 디코더에 비해서 매우 적어진다.
그러나, 상기 CMOS형 디코더가 사용될 경우, N채널형 MOSFET Q24, Q25, ……가 직렬로 접속되어 있으므로, 출력 노드 n0의 전하의 끄집어 내는 속도가 늦어지고 그 결과로서, 액세스 시간이 길어진다는 우려가 있다.
그래서, 본 실시예에서는 제7도에 도시한 것과 같이, 어드레스 디코더(2)의 전단에 프리 디코더(13)을 마련하여 사전에 1쌍의 내부 어드레스 신호 axi, axj
Figure kpo00030
를 디코드 하므로서 얻은 신호 axij를 메인 디코더(2)의 입력 신호로 한다. 이로 인해, 메인 디코더 2의 입력단자수를 반감시킬 수가 있게되어, 직렬 접속된 MOSFET의 수가 감소된다. 그 결과로서, 디코더 출력의 하강을 빠르게 할 수가 있게된다.
상기 프리디코더(13)은 예를들면 제8도에 도시한 것과 같은 구성으로 된다.
한편, 본 실시예에서는 프리 디코더(13)의 출력 axcij가 어드레스 비교 회로(3)의 입력 신호로 되는 대신에 어드레스 버퍼(1)에서 출력되는 내부 상보 어드레스 신호 axi,
Figure kpo00031
가 어드레스 비교회로(3)의 입력 신호로 된다. 그 결과, 프리 디코더(13)의 출력 axij가 어드레스 비교회로(3)의 입력 신호로 될 경우에 비해서, 어드레스 비교회로(3)에서 출력되는 판정신호 øsj의 변화의 타이밍이 빨라져서 이로인해 액세스 타이밍이 단축된다.
[실시예 3]
제9도와 제10도에는 본 발명의 제3의 실시예가 도시되어 있다.
본 실시예의 다이나믹형 RAM은 여러개의 예비 메모리 행을 갖도록 된다. 여러개의 예비 메모리 행은 용장 디코더(14)에 의해서 선택된다.
본 실시예에서는 상기 제2의 실시예와 마찬가지로 프리디코더(13)이 마련되어 있다. 어드레스 버퍼(1a)의 출력 axi, axi는 프리디코더(13) 및 어드레스 비교회로(3)의 입력신호로 되어 있다. 어드레스 비교회로(3)으로부터 출력되는 판정신호 øs는 프리 디코더(13)으로부터의 신호 axij와 함께 여러개의 예비 메모리행 중에서 1개를 선택하기 위한 용장디코더(14)로 공급된다. 용장 디코더(14)의 출력에 의해 예비 메모리 행의 워드선을 구동하는 예비 워드선 드라이버(5s)가 선택된다.
판정 신호 øs를 인버터(15)에 의해서 반전한 신호 øs가 정규의 각 어드레스 디코더(2a)에 공급된다. 이로 인해서, 판정 신호 øs가 하이 레벨일때에는 모든 정규의 디코더의 출력이 강제적으로 하이 레벨로 고정된다. 즉, 정규의 워드선 드라이버(5)는 선택되지 않는다.
각 어드레스 디코더(2ai) 및 용장 디코더(14)는 제10도에 도시한 것과 같이, 프리디코더(13)으로부터의 출력 axij가 인가되는 MOSFET Q36, Q37…… 및 Q40, Q41, ……과 어드레스 비교회로(3)으로부터 출력되는 판정 신호 øs또는 그 반전 신호 øs가 인가되는 MOSFET Q35및 Q39로 되는 직렬 회로를 갖고 있다.
지금, 입력 어드레스 Axi와 설정된 불량 어드레스가 일치되는 것에 의해서, 어드레스 비교회로(3)의 출력(판정 신호) øs가 하이레벨로 변화되면, 용장 디코더(14)가 동작되어 선택신호 øxs가 형성되어 신호 øxs에 의해서, 예비 워드선 드라이버(5s)가 선택된다. 이 워드선드라이버(5s)가 구동신호 øs에 의해서 구동되어 예비 메모리 행(6s)가 선택된다. 이와 같이 판정신호 øs가 하이레벨로 되어 있을 경우 정규의 어드레스 디코더(2ai)는 거기에 마련되어 있는 MOSFET Q38이 “OFF”로 된다. 이로 인해, 모든 디코더(2ai)의 출력이 하이레벨로 고정되기 때문에 정규의 워드선 드라이버(5)는 선택될 수 없게 된다.
입력 어드레스와 불량 어드레스가 일치되지 않을 경우, 즉 판정 신호 øs가 로우 레벨로 되어 있을때, 용장 디코더(14)는 동작하지 않고, 정규의 디코더(2ai)가 동작상태로 된다. 이경우, 프리 디코더(13)으로 부터의 출력 aij에 대응한 1개의 디코더(2ai)에서 선택신호가 출력된다. 그리고, 이 선택신호에 의해서 정규의 워드선 드라이버(5)가 선택되어 구동신호 øx에 의해서 워드선 드라이버(5)가 동작되어 1줄의 워드선이 선택레벨로 된다.
본 실시예에 있어서도, 상기 실시예 2와 마찬가지로 프리 디코더(13)의 출력을 어드레스 비교회로(3)의 입력 신호로 하였을 경우에 비해서, 판정신호의 형성이 빨라지게 되어 액세스 타임이 단축된다.
본 발명에 따르면, 다음과 같은 효과를 얻을 수가 있다.
(1) 불량 어드레스 설정 수단과 어드레스 비교회로 등으로 이루어진 용장회로를 갖춘 RAM에 있어서, 여러단의 회로로 되는 어드레스 버퍼의 전단에서 출력을 꺼내서 그것을 어드레스 비교회로에 공급하도록 하였으므로, 어드레스 비교회로에서 출력되는 판정신호의 출력 타이밍이 빨라지는 작용에 의해서 선택신호의 상승이 빨라져서 액세스 타임이 단축되어 리드가 고속화되는 효과가 있다.
(2) 어드레스 디코더의 전에 프리 디코더가 마련되고 또한, 용장 회로를 갖도록 된 RAM에 있어서, 프리 디코더의 전단에 마련되는 어드레스 버퍼의 출력을 어드레스 비교회로로 공급하도록 되어 있으므로, 어드레스 비교 회로에서 출력되는 판정신호의 출력 타이밍이 빨라지는 작용에 의해서 선택신호의 상승이 빨라지고 액세스 타임이 단축되어 리드가 고속화되는 효과가 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정된 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경이 가능하다는 것은 말할 것도 없다. 예를 들면, 상기 실시예에서는 CMOS형의 다이나믹형 RAM에 적용한 것을 도시하였으나 어드레스 버퍼가 여러단의 회로로 구성되어 있는것, 또는 어드레스 디코더의 앞에 프리 디코더를 갖도록 되는 것이면, 완전 NMOS형의 다이나믹 RAM에도 적용하는 것이 가능하다.
이상의 설명에서는, 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용 분야인 다이나믹 RAM에 적용한 것에 대해서 설명하였으나, 이에 한정되는 것은 아니고, 스테틱 RAM, 그 이외의 용장 회로를 갖춘 모든 반도체 기억장치에 이용할 수가 있는 것이다.

Claims (13)

  1. 메모리 어레이(6), 상기 메모리 어레이에 대한 선택신호를 형성하는 어드레스 디코더(2), 입력 어드레스신호를 받는 어드레스 버퍼회로(1), 상기 어드레스 버퍼회로의 출력신호를 받고, 상기 어드레스 디코더에 공급되는 신호를 형성하는 프리디코더(13), 예비메모리(6s), 불량 어드레스신호를 기억하는 기억수단을 갖고, 상기 어드레스 버퍼회로의 출력신호와 상기 기억수단에 기억된 불량 어드레스신호를 비교하는 어드레스 비교회로(3), 상기 어드레스 비교회로의 출력신호에 따라서 상기 예비메모리에 대한 선택신호를 형성하는 선택신호 형성회로(4)를 포함하는 반도체기억장치.
  2. 특허청구의 범위 제1항에 있어서, 또 상기 어드레스 디코더(2)에서 출력되는 신호에 따라서 상기 메모리 어레이(6)의 워드선을 구동하는 워드선 드라이버(5), 상기 선택신호 형성회로(4)에서 출력되는 신호에 따라서 상기 예비메모리(6s)의 워드선을 구동하는 예비 워드선 드라이버(5s)를 가지며, 상기 워드선 드라이버를 비동작상태로 함과 동시에 상기 예비워드선 드라이버를 동작상태로 하기 위한 신호가 상기 어드레스 비교회로의 출력신호에 따라서 상기 선택신호 형성회로에서 출력되는 반도체기억장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 어드레스 버퍼회로는 여러개의 인버터회로를 포함하는 반도체기억장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 인버터회로는 절연게이트 전계효과트랜지스터로 이루어지는 반도체기억장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 인버터회로는 CMOS인버터회로로 이루어지는 반도체기억장치.
  6. 여러개의 메모리 셀을 포함하는 메모리 어레이(6), 상기 메모리 어레이에 대한 선택신호를 형성하는 어드레스 디코더(2), 상기 어드레스 디코더(2)에서 출력되는 신호에 따라서 상기 메모리어레이(6)의 워드선을 구동하는 워드선 드라이버(5), 입력 어드레스신호를 받는 어드레스 버퍼회로(1), 상기 어드레스 버퍼회로의 출력신호를 받고, 상기 어드레스 디코더에 공급되는 신호를 형성하는 프리디코더(13), 여러개의 메모리 셀을 포함하는 예비메모리(6s), 불량 어드레스신호를 기억하는 기억수단을 갖고, 상기 어드레스 버퍼회로의 출력신호와 상기 기억수단에 기억된 불량 어드레스신호를 비교하는 어드레스 비교회로(3), 상기 어드레스 비교회로의 출력신호에 따라서 상기 예비메모리에 대한 선택신호를 형성하는 선택신호 형성회로(4)를 포함하는 반도체기억장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 선택신호 형성회로(4)에서 출력되는 신호에 따라서 상기 예비메모리(6s)의 워드선을 구동하는 예비워드선 드라이버(5s)를 가지며, 상기 워드선 드라이버의 동작을 정지시키는 신호 및 상기 예비워드선 드라이버를 동작시키기 위한 신호가 상기 어드레스 비교회로의 출력신호에 따라서 상기 선택신호 형성회로에서 출력되는 반도체기억장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 어드레스 버퍼회로는 여러개의 인버터회로를 포함하는 반도체기억장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 인버터회로는 절연게이트 전계효과트랜지스터로 이루어지는 반도체기억장치.
  10. 특허청구의 범위 제6항에 있어서, 상기 인버터회로는 CMOS인버터회로로 이루어지는 반도체기억장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 메모리 셀의 각각은 기억용량과 선택 MOSFET를 포함하는 반도체기억장치.
  12. 특허청구의 범위 제11항에 있어서, 상기 어드레스 버퍼회로는 CMOS회로로 이루어지는 반도체기억장치.
  13. 특허청구의 범위 제12항에 있어서, 상기 CMOS회로는 CMOS인버터를 포함하는 반도체기억장치.
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