JP2001273788A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001273788A
JP2001273788A JP2000090171A JP2000090171A JP2001273788A JP 2001273788 A JP2001273788 A JP 2001273788A JP 2000090171 A JP2000090171 A JP 2000090171A JP 2000090171 A JP2000090171 A JP 2000090171A JP 2001273788 A JP2001273788 A JP 2001273788A
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memory
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bit
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Masatoshi Hasegawa
雅俊 長谷川
Kazuhiko Kajitani
一彦 梶谷
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 効果的でかつ合理的なＹ系救済及び簡単な構
成で効率的なＹ系救済を実現した半導体記憶装置を提供
する。 【解決手段】 複数のビット線と複数のワード線にそれ
ぞれ結合された複数のメモリセルを含むメモリマットの
複数個を上記ビット線方向に配置し、上記ビット線方向
に配置されたメモリマットの間の領域に、かかるメモリ
マットに振り分けられて設けられるビット線対の半分に
対して入出力ノードが接続されてなる複数のラッチ回路
を含むセンスアンプ列を設け、上記各ビット線対とそれ
に接続されるセンスアンプ単位で冗長ビット線対とそれ
に対応した冗長センスアンプとの置き換えを可能とする
ことにより、効果的でかつ合理的なＹ系救済を実現す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主にワード線とビット線の交点にダイナミック
型メモリセルが配置されてなるいわゆる１交点方式のダ
イナミック型ＲＡＭ（ランダム・アクセス・メモリ）の
Ｙ系救済技術に利用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】本発明を成した後の調査によって、後で
説明する本発明に関連すると思われるオープンビットラ
イン型（１交点方式）のダイナミック型ＲＡＭの冗長救
済技術として、特開昭５９−１７８６９８号公報（以
下、先行技術１という）、特開昭６１−２０３００号公
報（以下、先行技術２という）があることが判明した。
先行技術１の公報では、予備列を設けている６４Ｋビッ
トのダイナミック型ＲＡＭが開示されている。先行技術
２の公報では、冗長救済回路を設けた１交点ダイナミッ
ク型メモリが開示されている。しかしながら、後述する
ような本願発明にかかるダイナミック型ＲＡＭのよう
に、ビット線方向に複数のメモリマットを設けて、各マ
ット毎に不良ビット線を効果的に救済するような発想は
認めらない。
【発明が解決しようとする課題】
【０００３】本願発明者においては、ビット線不良のう
ちメモリセル自体に不良が存在する場合と、ビット線自
体に不良が存在するものとがある着目して、ビット線方
向に複数のメモリマットを設けた場合における冗長ビッ
ト線の使用効率の改善と確実なビット線不良救済を行な
うことを考えた。
【０００４】この発明の目的は、効果的でかつ合理的な
Ｙ系救済を実現した半導体記憶装置を提供することにあ
る。この発明の他の目的は、簡単な構成で効率的なＹ系
救済を実現した半導体記憶装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。複数のビット線と複数のワード線にそ
れぞれ結合された複数のメモリセルを含むメモリマット
の複数個を上記ビット線方向に配置し、上記ビット線方
向に配置されたメモリマットの間の領域に、かかるメモ
リマットに振り分けられて設けられるビット線対の半分
に対して入出力ノードが接続されてなる複数のラッチ回
路を含むセンスアンプ列を設け、上記各ビット線対とそ
れに接続されるセンスアンプ単位で冗長ビット線対とそ
れに対応した冗長センスアンプとの置き換えを可能とす
る。
【０００６】
【発明の実施の形態】図９には、この発明が適用される
ＤＲＡＭの一実施例の概略レイアウト図が示されてい
る。同図においては、この発明が適用されるＤＲＡＭを
構成する各回路ブロックのうち、その主要部が判るよう
に示されており、それが公知の半導体集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板上
において形成される。
【０００７】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路及び
昇圧回路や降圧回路を含む電源回路等が設けられる。こ
れら中央部分１４の両側のメモリアレイに接する部分に
は、メモリアレイ制御回路（ＡＣ）１１、メインワード
ドライバ（ＭＷＤ）１２が配置される。上記メモリアレ
イ制御回路１１は、サブワード選択線やセンスアンプを
駆動するための制御回路及びメインアンプからなる。上
述のように半導体チップの長手方向に対して左右に２
個、上下に２個ずつに分けられた４個からなる各メモリ
アレイにおいて、長手方向に対して上下中央部にカラム
デコーダ領域（ＹＤＣ）１３が設けられる。
【０００８】上述のよう各メモリアレイにおいて、メイ
ンワードドライバ１２は、それに対応した１つのメモリ
アレイを貫通するように延長されるメインワード線の選
択信号を形成する。上記メインワードドライバ領域１２
にサブワード選択用のサブワード選択線のドライバも設
けられ、後述するように上記メインワード線と平行に延
長されてサブワード選択線の選択信号を形成する。カラ
ムデコーダ１３は、それに対応した１つのメモリアレイ
を貫通するように延長されるカラム選択線の選択信号を
形成する。
【０００９】上記各メモリアレイは、複数からなるメモ
リセルアレイ（以下、メモリマットと称する）１５に分
割される。メモリマット１５は、その拡大図に示すよう
に、センスアンプ領域１６、サブワードドライバ領域１
７に囲まれて形成される。上記センスアンプ領域１６
と、上記サブワードドライバ領域１７の交差部は、交差
領域（クロスエリア）１８とされる。上記センスアンプ
領域１６に設けられるセンスアンプは、ＣＭＯＳ構成の
ラッチ回路により構成され、かかるセンスアンプを中心
にして左右に延長される相補ビット線の信号を増幅する
という、いわゆる１交点方式又はオープンビットライン
型とされる。そして、ビット線の配列に対して交互配置
させられる。これにより、メモリマットに設けられるビ
ット線が半分に分けられて、それを挟む２つのセンスア
ンプ列に交互に振り分けられる。
【００１０】拡大図として示された１つのメモリマット
１５は、特に制限されないが、サブワード線（ワード
線）が５１２本と、それと直交する相補ビット線の一方
（又はデータ線）は１０２４本とされる。上記１つのメ
モリアレイにおいて、上記メモリマット１５がビット線
延長方向に正規用にビット線方向に３２個と冗長用に２
個設けられる。上記冗長用の２個のメモリマットは、端
メモリマットのメモリセルの数が半分になるので、特に
制限されないが、参照用としても用いられる。この場合
には、冗長用に１つのメモリマットが割り当てられる。
【００１１】上記メモリマット１５は、センスアンプ１
６を中心として一対の相補ビット線が設けられるので、
ビット線の延長方向でみると、ビット線は上記メモリマ
ット１５によって実質的に１６分割される。また、上記
メモリマット１５は、ワード線の延長方向に４個設けら
れる。これにより、ワード線の延長方向でみると、サブ
ワード線は、上記メモリマット１５によって４分割され
る。
【００１２】特に制限されないが、１つのメモリマット
１５において、上記端メモリマットを除いてビット線が
１０２４本設けられるので、ワード線方向には約４Ｋ分
のメモリセルが接続され、サブワード線が５１２本設け
られるので、ビット線方向には５１２×３２＝１６Ｋ分
のメモリセルが接続される。これにより、１つのメモリ
アレイには、４Ｋ×１６Ｋ＝６４Ｍビットのような記憶
容量を持ち、４つのメモリアレイによりメモリチップ１
０の全体では４×６４Ｍ＝２５６Ｍビットのような記憶
容量を持つようにされる。
【００１３】本願において、用語「ＭＯＳ」は、本来は
メタル・オキサイド・セミコンダクタ構成を簡略的に呼
称するようになったものと理解される。しかし、近年の
一般的呼称でのＭＯＳは、半導体装置の本質部分のうち
のメタルをポリシリコンのような金属でない電気導電体
に換えたり、オキサイドを他の絶縁体に換えたりするも
のもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳ
に付いての捉え方の変化に応じた広い技術的意味合いを
持つと理解されるようになってきている。ＭＯＳＦＥＴ
もまた同様に狭い意味で理解されているのではなく、実
質上は絶縁ゲート電界効果トランジスタとして捉えられ
るような広義の構成をも含めての意味となってきてい
る。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は上記のような
一般的呼称に習っている。
【００１４】図１０には、この発明が適用されるＤＲＡ
Ｍのメモリマットを説明するための一実施例の構成図が
示されている。図１０（ａ）は、前記図９のような階層
ワード線方式のＤＲＡＭに設けられる２つのメモリマッ
トＭＡＴ０，ＭＡＴ１に対応した回路が示され、図１０
（ｂ）は、それに対応したレイアウトが示されている。
図１０（ａ）において、ビット線ＢＬとサブワード線Ｗ
Ｌの全ての交点にＭＯＳＦＥＴとセル容量ＣＳからなる
メモリセルＭＣが接続されている。ビット線ＢＬはセン
スアンプＳＡ、ワード線ＷＬにはサブワードドライバＳ
ＷＤが接続される。
【００１５】この実施例では、メインワード線の数を減
らすために、言い換えるならば、メインワード線の配線
ピッチを緩やかにするために、特に制限されないが、後
述するように１つのメインワード線に対して、相補ビッ
ト線方向に４本からなるサブワード線を配置させる。前
記図９のようにメインワード線方向には２本に分割さ
れ、及び相補ビット線方向に対して上記４本ずつが割り
当てられたサブワード線の中から１本のサブワード線を
選択するために、サブワード選択ドライバが配置され
る。このサブワード選択ドライバは、上記サブワードド
ライバの配列方向（サブワードドライバ列ＳＷＤＡ）に
延長される４本のサブワード選択線の中から１つを選択
する選択信号を形成する。メインワード線ＭＷＬは、図
示しないがサブワード線ＷＬと平行に延長される。カラ
ム選択線ＹＳは図示しないがそれと直交するようビット
線ＢＬの延長方向とと平行に配置される。
【００１６】上記２つのメモリマットＭＡＴ０とＭＡＴ
１の間に設けられたセンスアンプ列ＳＡＡのセンスアン
プＳＡは、上記２つのメモリマットＭＡＴ０とＭＡＴ１
の両側に延長するような相補ビット線に接続される。こ
れらのセンスアンプＳＡは、上記センスアンプ列ＳＡＡ
において、特に制限されないが、２つのビット線毎に１
つのセンスアンプＳＡが配置される。したがって、上記
メモリマットＭＡＴ０とＭＡＴ１の間に設けられたセン
スアンプ列ＳＡＡには、前記のようにビット線ＢＬが１
０２４本ある場合には、その半分の５１２個のセンスア
ンプＳＡが設けられる。
【００１７】そして、メモリマットＭＡＴ０において、
残りの５１２本のビット線は、メモリマットＭＡＴ１と
は反対側のセンスアンプ列ＳＡＡに設けられたセンスア
ンプＳＡに接続される。メモリマットＭＡＴ１におい
て、残り５１２本のビット線は、メモリマットＭＡＴ０
とは反対側に設けられたセンスアンプ列ＳＡＡに設けら
れるセンスアンプＳＡに接続される。このようなセンス
アンプＳＡのビット線方向の両側の分散配置によって、
２本分のビット線に対して１つのセンスアンプをその両
端に交互に分散して形成すればよいから、センスアンプ
ＳＡとビット線ＢＬのピッチを合わせて高密度にメモリ
マット及びセンスアンプ列を形成することができる。
【００１８】このことは、サブワードドライバＳＷＤに
おいても同様である。メモリマットＭＡＴ０に設けられ
た５１２本のサブワード線ＷＬは、２５６本ずつに分け
られてメモリマットＭＡＴ０の両側に配置されたサブワ
ードドライバ列ＳＷＤＡの２５６個のサブワードドライ
バＳＷＤに接続される。この実施例では、２本のサブワ
ード線ＷＬを１組として、２個ずつのサブワードドライ
バＳＷＤが分散配置される。つまり、ビット線との接続
部を共通とする２つのメモリセルに対応したサブワード
線を１組として、２つのサブワードドライバがメモリマ
ットＭＡＴ０の一端側（図の上側）に配置され、それと
隣接する上記同様の２本のサブワード線を１組として、
２つのサブワードトライバがメモリマットＭＡＴ０の他
端側（図の下側）に配置される。
【００１９】上記サブワードドライバＳＷＤは、図示し
ないが、それが形成されるサブワードドライバ列ＳＷＤ
Ａを挟んで両側に設けられるメモリマットのサブワード
線の選択信号を形成する。これにより、メモリセルの配
列ピッチに合わせて形成されたサブワード線に対応し
て、サブワードドライバＳＷＤを効率よく分散配置させ
るとともに、サブワード線ＷＬの選択動作を高速に行な
うようにすることができる。
【００２０】上記のようなサブワードドライバ列ＳＷＤ
Ａとセンスアンプ列ＳＡＡで囲まれるてなるメモリセル
アレイ（又はメモリマット）ＭＡＴ０，ＭＡＴ１等のビ
ット線ＢＬとサブワード線ＷＬの各交点にメモリセルＭ
Ｃが形成される。上記各メモリセルＭＣが形成されるメ
モリマットＭＡＴ０において、図１０（ｂ）のように、
記憶キャパシタＣＳの上部電極（プレート電極）ＰＬは
メモリマットＭＡＴ０，ＭＡＴ１内の全てのメモリセル
ＭＣで共通に形成されて平面状の電極とされる。かかる
プレート電極ＰＬへの給電は、ビット線ＢＬの延長方向
に配線された電源配線ＶＰＬＴより接続部ＰＬＣＴを介
して、サブワードドライバ列ＳＷＤＡとメモリマットＭ
ＡＴ０，ＭＡＴ１との境界で行うようにされる。同図に
おいて、蓄積ノードＳＮは記憶キャパシタＣＳの下部電
極であり、アドレス選択ＭＯＳＦＥＴとの接続部を示
す。
【００２１】この実施例では、図１０（ｂ）のように、
センスアンプ列ＳＡＡの両側に存在するメモリマットＭ
ＡＴ０、ＭＡＴ１にそれぞれ形成される上記のようなプ
レート電極ＰＬ０とＰＬ１を、プレート層自体を用いた
配線ＰＬＳＡで互いに接続する。しかも、この配線ＰＬ
ＳＡをセンスアンプ例ＳＡＡを貫通させるよう多数設け
て、２つのプレート電極ＰＬ０とＰＬ１の間の抵抗を大
幅に下げるようにするものである。これによって、上記
メモリマットＭＡＴ０とＭＡＴ１の相補ビット線ＢＬ間
に選択されたメモリセルＭＣから読み出された微小信号
をセンスアンプＳＡによって増幅する際にプレート電極
ＰＬ０とＰＬ１に生ずる互いに逆相になるノイズを高速
に打ち消すことが可能になり、プレート電極ＰＬ０とＰ
Ｌ１に生ずるノイズを大幅に低減することが可能にな
る。
【００２２】図１１には、この発明が適用されるＤＲＡ
Ｍにおけるメモリセルアレイの一実施例の説明図が示さ
れている。図１１（ａ）には、２つのメモリマットＭＡ
Ｔ０とＭＡＴ１のメモリセルアレイのレイアウトが示さ
れ、図１１（ｂ）には、図１１（ａ）のＡ−Ａ’部分の
素子断面構造が示されている。同図においては、上記Ｍ
ＡＴ０とＭＡＴ１間に設けられるセンスアンプＳＡ領域
のレイアウト及び断面は省略されている。
【００２３】ＡＣＴはＭＯＳＦＥＴの活性領域であり、
ＳＮＣＴはメモリセルの蓄積ノードＳＮと活性化領域Ａ
ＣＴに形成されるＭＯＳＦＥＴの上記蓄積ノードＳＮに
対応したソース，ドレイン拡散層とを接続するコンタク
ト（接続部）であり、ＢＬＣＴはビット線ＢＬと活性化
領域ＡＣＴに形成されるＭＯＳＦＥＴのビット線ＢＬに
対応したメモリセルの入出力端子に対応したソース，ド
レイン拡散層とを接続するコンタクト（接続部）であ
る。ＣＰは記憶キャパシタの容量絶縁膜を示す。ここ
で、第１層目金属層Ｍ１とビット線ＢＬは同じ配線層で
あり、１層目ポリシリコン層ＦＧとサブワード線ＷＬも
同じ配線層で構成される。
【００２４】図１１（ｂ）に示すようにＳＡの両側に設
けられるメモリマットＭＡＴ０とＭＡＴ１１プレート電
極ＰＬをセンスアンプＳＡ上で切らずに、プレート電極
ＰＬを構成する電極それ自体で接続することにより、メ
モリマットＭＡＴ０のプレート電極ＰＬとメモリマット
ＭＡＴ１のプレート電極ＰＬ間の抵抗を大幅に低減する
ことが可能になる。メモリセルはＣＯＢ（Capacitor ov
er Bitline）構造を用いている。すなわち、蓄積ノード
ＳＮをビット線ＢＬ上部に設ける。このことによって、
プレート電極ＰＬはメモリマットＭＡＴ中でビット線Ｂ
Ｌと上記アドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴに
より分断されることなく、１枚の平面状に形成すること
ができるため、プレート電極ＰＬの抵抗を低減すること
が可能である。
【００２５】この実施例では、図１１（ｂ）に示すよう
に、プレート電極ＰＬがＰＬ（Ｄ）とＰＬ（Ｕ）のよう
な積層構造とされ、かかるプレート電極ＰＬのシート抵
抗値を下げることができ有利である。一例として、記憶
キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のよ
うな高誘電体膜を用いた場合、下部電極（蓄積ノード）
ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、
記憶キャパシタＣＳの容量を高めることができる。Ｒｕ
は従来用いられていたポリＳｉに比べるとシート抵抗値
が低いため、プレート電極ＰＬの抵抗値を下げることが
出来る。
【００２６】上記構造のプレート電極ＰＬ（Ｕ）として
Ｗを積層すると、プレート電極ＰＬの抵抗値をさらに下
げることができる。このようにして、プレート電極ＰＬ
自体の抵抗値を下げると、プレート電極ＰＬにのったノ
イズが打ち消される速度が高速化され、プレート電極Ｐ
Ｌノイズが低減される。また、プレート電極ＰＬ（Ｄ）
としてはＴｉＮを用いてもよい。この場合も上記と同様
の効果が得られる。
【００２７】上記のようなメモリセルの構造では、図１
１（ａ）から明らかなようにビット線ＢＬに隣接して蓄
積ノードＳＮとＭＯＳＦＥＴのソース，ドレイン拡散層
とを接続する接続部ＳＮＣＴが設けられる。つまり、断
面の縦方向においてメモリセルの蓄積ノードとビット線
ＢＬとの間において寄生容量が存在してビット線ＢＬの
電位変化を上記蓄積ノードに伝える信号経路を構成する
ので、この実施例のようなプレート電極ＰＬをそれ自身
を利用した配線によって相互に接続してすることが有益
なものとなる。
【００２８】図１には、この発明に係るダイナミック型
ＲＡＭのＹ系救済回路の一実施例の概略構成図が示され
ている。この実施例では、１つのメモリアレイに不良Ｂ
Ｌ（ビット線）を検出したとき、その不良ＢＬの原因が
ビット線自体に不良が存在するのものか、あるいはメモ
リセル自体に不良が存在するものかの判定を行ない。上
記メモリセル自体に不良が存在すると判定されたなら、
かかる不良ＢＬを冗長ビット線に切り換えるようにす
る。
【００２９】つまり、前記のようなビット線方向に設け
られる複数のメモリマット（以下、単にマットとい
う）、例示的に示されたマット０〜２のうちマット１に
不良ＢＬが発生し、かつその不良原因がメモリセルにあ
るときには、図示しないＹ救済回路に不良ＢＬのＸアド
レス情報（マット１の選択情報）を入力し、上記マット
毎に救済する正規Ｙアドレスを冗長Ｙアドレスに切換
え、上記分割された複数個のビット線に対応して設けら
れる１本の冗長ＹＳ線でマット毎にビット線不良を救済
するものである。
【００３０】このような構成を採ることにより、例えば
マット０のワード線を選択し、上記不良ＢＬとセンスア
ンプＳＡを共通とする正規ビット線を選択したときに
は、上記のような冗長ビット線への置き換えが行なわれ
ず、かかるマット０に設けられる冗長ビット線は、それ
とは別の正規ＹＳ線によって選択される別のビット線が
不良となったときの救済に使用することができる。この
ことは、他のマット２に設けられる冗長ビット線につい
ても同様であり、上記マット１とは異なるアドレスの欠
陥ビット線の救済に使用することができる。このような
センスアンプＳＡに対して設けられる相補ビット線対の
うち個々の不良ビット線毎での救済を行なうことによ
り、冗長ビット線の使用効率を高くすることができるも
のとなる。
【００３１】前記図１のように不良ビット線のＸアドレ
ス（マット選択アドレス）だけでのブロック救済を行う
ことができるのは、不良ビット線の原因がメモリセル自
体にあり、そのメモリセルを選択しないようにすればよ
い場合に限られる。つまり、この実施例のように１交点
方式の場合においては、前記図１０（ａ）等のように千
鳥配置されたセンスアンプＳＡの不良ビット線を、前記
図１のようなブロック救済してしまうと、片方のビット
線みが救済されることになる。しかしながら、前記説明
したように上記相補ビット線のうち一方のみが不良とな
る場合において、ビット線自体に不良が存在するものが
あり、弱リークや途中からの断線はマージン性の不良で
あることが想定される。したがって、プロービング検査
ではセンスアンプの片側ビット線不良のみが検出されて
も、それが組み立てられた後に行なわれる選別や出荷後
のシステムに搭載されたとき、両方のビット線ともに不
良になる確率が非常に高くなるという問題が生じる。
【００３２】図２には、この発明に係るダイナミック型
ＲＡＭのＹ系救済回路の他の一実施例の概略構成図が示
されている。この実施例では、１つのメモリアレイに不
良ＢＬ（ビット線）を検出し、それがビット線自体に問
題があると判定されたとき、かかるビット線に接続され
るセンスアンプの他方の入出力ノードに結合され、上記
のようなプロービング検査では不良とされないビット線
についても、上記不良ＢＬとともに冗長ビット線に切り
換えてビット不良の救済を行なうようにする。
【００３３】前記のようなメモリセル自体の不良か、ビ
ット線自体の不良かの判定基準は、例えば不良とされる
メモリセルの数を用いることができる。例えば、前記の
ように１本のビット線に５１２個のメモリセルが接続さ
れている場合、１ないし２個のメモリセルに不良がある
場合（Ｘアドレス）には、それはメモリセル自体に不良
が存在するものと判定できるし、上記それよれも多い数
の不良（Ｘアドレス）がある場合にはビット線自体に不
良が存在するものと判定できる。
【００３４】上記のように１交点方式のメモリアレイに
おいて、１つのセンスアンプに接続されるトルーとバー
からなるビット線対を同時に救済しようとするとメイン
アンプアドレス（ビット線の最下位物理アドレス）によ
って同時に救済しなければいけないマットが異なるもの
となる。このため、不良ビット線のＹアドレス（メイン
アドレス）によつてヒューズを切り分け、必ずセンスア
ンプＳＡの両側２マットをブロック救済の単位として救
済することにより、最少のヒューズセット数で効率よく
しかもプロービング検査以降で発生する不良に対しても
ビット線不良を救済することができる。
【００３５】つまり、１交点方式のメモリアレイでは、
ビット線のトルーとバーが隣の違うマットに配置される
ため、トルー線とバー線の片方しか不良になっていない
場合や、ビット線の途中から不良になっている場合で
も、前記ビット線自体に原因があるときには本当はマー
ジンでパスしているだけで不良であるにもかかわらず救
済しないことになる。これは上記救済を行なった後での
第２回目のプロービング検査歩留りや選別歩留り低下の
要因になる。この実施例では、上記のように第１回目の
プロービング検査で、トルー線又はバー線の片方のみし
か不良になっていない場合でも、不良ビット線と同じセ
ンスアンプＳＡにつながっているビット線は全て救済す
るようにする。
【００３６】図３には、この発明に係るダイナミック型
ＲＡＭのＹ系救済回路の一実施例の概略ブロック図が示
されている。この実施例では、約１Ｇ（ギガ）ビットの
ＤＲＡＭに向けられており、全体が４つのメモリバンク
０ないし３に分けられる。個々のメモリバンクにおいて
は、マット０〜１５からなる１６個のマットが４列設け
られる。個々のマットは、前記のように１Ｋビット×５
１２ワードとされる。上記のような１６×４のマット群
が、ビット線方向に全部で４個、ワード線方向に２個設
けられる。したがって、１つのメモリバンクでは、４Ｋ
（ビット）×２×８Ｋ（ワード）×４＝２５６Ｍ（ビッ
ト）のような記憶容量を持ち、このようなメモリバンク
が４個設けられるから全体で前記のように１Ｇビットの
記憶容量とされる。
【００３７】上記１６個のマット０〜１５は、Ｘアドレ
ス信号／Ｘ９、Ｘ９ないし／Ｘ１２、Ｘ１２からなる４
ビットの相補アドレス信号により指定される。ここで、
／Ｘ９等はバー（Ｂar）信号を表し、Ｘ９等はトルー
（Ｔrue)信号は表す。上記ワード線方向に並ぶ４つのマ
ットからなる４Ｋ分のビット線は、４対のビット線が１
つのＹＳ線で選択されるため、全部で１０２４個のＹＳ
線が設けられる。これらのＹＳ線は、Ｙアドレス信号Ｙ
０−Ｙ９からなる１０ビットのアドレス信号により１つ
のＹＳｉ（１／１０２４）の選択信号が形成される。
【００３８】この実施例では、上記１６×４マットを１
つの単位として、４ビットの入出力が可能である。この
実施例では、このようなマットがワード線方向に２組、
ビット線方向に４組設けられる。したがって、各組にお
いて１本のワード線を選択すると、最大で４×２×４＝
３２ビットのデータを入出力することができる。各組か
ら１ビットを読み出すようにした場合には、１×２×４
＝８ビットの読み出しが可能となり、上記Ｙ系の選択動
作によって、上下２組のうち一方を選択する場合には、
４ビット単位でのメモリアクセスが可能とされる。
【００３９】このように各組から１ビットの読み出しを
行なう場合において、上記４対のＩＯ線に対応して設け
られる４個のメインアンプＭＡ０〜ＭＡ３の中の１つの
メインアンプを選択する必要がある。このメインアンプ
ＭＡ０〜ＭＡ３の中の１つのメインアンプを選択するた
めに、Ｙアドレス信号／Ｙ１１、Ｙ１１及び／Ｙ１２、
Ｙ１２が用いられる。つまり、ＹＳ０で選択される４対
のビット線は、上記メインアンプＭＡ０〜ＭＡ３に対応
したＹアドレス／Ｙ１１、Ｙ１１及び／Ｙ１２、Ｙ１２
によって指定できる。
【００４０】この実施例のように上記４対のＩＯ線の中
から一対のＩＯ線を選択する場合において、前記のよう
にビット線自体に不良が存在するものでは、マット１２
のＹＳ０でメインアンプアドレス／Ｙ１１（ＭＡ０）に
当たるビット線が不艮の時は、それに対応したマット１
３のＹＳ０も同時に救済する。マット１２のＹＳ０でメ
インアンプアドレスＹ１１（ＭＡ１）に当たるビット線
が不良の時は、マット１１のＹＳ０を同時に救済する。
【００４１】図４には、この発明に係るＹ冗長回路の一
実施例の回路図が示されている。つまり、アドレス信号
／Ｘ９，Ｘ９〜／Ｘ１２、Ｘ１２をそれぞれ８個のＮチ
ャンネル型のＭＯＳＦＥＴのゲートに供給し、かかるＭ
ＯＳＦＥＴのドレインと出力線との間にそれぞれヒュー
ズが設けられる。上記出力線には、信号ＸＥによってオ
ン状態にされるＰチャンネル型のプリチャージＭＯＳＦ
ＥＴが設けられる。上記アドレス信号／Ｘ９，Ｘ９〜／
Ｘ１２、Ｘ１２のハイレベルに対応して、上記各ＭＯＳ
ＦＥＴはオン状態にされるので、オン状態にされるＭＯ
ＳＦＥＴに対応したヒューズが切断されていない場合に
限って、上記出力線のプリチャージ電圧はディスチャー
ジされる。上記ＭＯＳＦＥＴがオフ状態であるか、ＭＯ
ＳＦＥＴがオン状態でもヒューズが切断された場合に
は、上記出力線はプリチャージ電圧を維持する。このよ
うなＭＯＳＦＥＴのオン状態／オフ状態とヒューズの切
断の有無の組み合わせを利用し、出力線がディスチャー
ジされないことをもってマットの指定を行うことができ
る。
【００４２】マットセレクトアドレス（Ｘ９〜Ｘ１２）
は、上記のようにトルー／バーのヒューズを持ったドン
トケア（Don't care）救済方式にして、例えば、図３に
おいてＸアドレス信号／Ｘ９とＸ９とで選択される一対
のマット（０と１、２と３等）を同時に選択するときに
は、／Ｘ９とＸ９の両方と、残りＸ１０〜Ｘ１２のうち
の片方のヒューズを切断すればよい。これにより、上記
１６個のマットのうち、アドレスＸ９がドントケアとな
って、２マットずつ８組が選択される。このような単純
な回路によって、上記２マットの同時選択が可能にな
る。
【００４３】図３のアドレス割り当てにおいて、／Ｘ１
０とＸ１０の境界の２つのメモリマットであるマット１
と２、３と４等を対として選択するときには、／Ｘ９と
Ｘ９及び／Ｘ１０とＸ１０の両方と、残りＸ１１〜Ｘ１
２のうちの片方のヒューズを切断すればよい。／Ｘ１１
とＸ１１の境界の２つのメモリマットであるマット３と
４、７と８等を対として選択するときには、／Ｘ９とＸ
９〜／Ｘ１１とＸ１１の両方と残りＸ１２のうちの片方
のヒューズを切断すればよい。／Ｘ１２とＸ１２の境界
の２つのメモリマットであるマット８と９を対として選
択するときには、／Ｘ９とＸ９〜／Ｘ１２とＸ１２の両
方のヒューズを切断すればよい。このような単純なドン
トケア方式だと、上記のようにマット７と８を救済する
時にＹＳ１本全て置き換えなけれはいけないケースが出
てくる。この時は、ヒューズセットを２セット使用した
方が救済効率が上がる。
【００４４】このような単純なドントケア方式では、上
記のように不良アドレスの記憶と比較とを行なう回路が
簡素化できるが、反面マット上位アドレスでマットアド
レスが分けられるときには、下位のアドレスで指定され
るマットも同時に選択されてしまい、ビット線に不良が
なくとも冗長ビット線に切り換えられるので、冗長ビッ
ト線の使用効率が犠牲になる。２つのマットを対として
選択する場合には、２つのマットを指定するヒューズと
比較回路を設けるようにすればよい。あるいは、内部に
マットセレクトアドレスを±１する論理を入れて、２つ
のマットを指定するようにしてもよい。
【００４５】この実施例では、Ｙ（カラム）プリデコー
ダ信号ＣＦ００〜ＣＦ５７に対応して、上記ヒューズと
アドレス比較回路が設けられる。この構成では、４＋８
＋８＝２０個の組み合わせにより、１０２４本のＹＳ線
中から１本を指定することができるために回路の簡素化
が可能になる。
【００４６】図５には、この発明に係るＹ系救済回路の
他の一実施例の構成図が示されている。この実施例で
は、単純に不良ビット線とその両隣マットの３マットを
必ず同時に救済するアルゴリズムにする。（つまり、あ
るマットアドレスを指定した時、その両隣を合わせた３
マットをブロック救済の単位にする。同図のようにマッ
トが８個からなるときには６つのブロックに分けて、１
つの救済アドレスによって３ブロック（マット）ずつを
選択して、それらのビット線を冗長ビット線に切り換え
るようにするものである。前記図３のように１６個のマ
ットからなるときには１４ブロックに分けられる。
【００４７】図６には、この発明に係るＤＲＡＭの欠陥
救済方法を説明するための一実施例のフローチャート図
が示されている。ステップ（１）では、不良ビットのア
ドレスが入力される。ステップ（２）では、ある不良ビ
ット（ｂｉ）が既に救済済であるか判定し救済ずみなら
ステップ（８）により移行し、後述するようなステップ
（８）にて次不良ビットに更新される。未救済ならステ
ップ（３）にて（ｂｉ）と同じＸアドレスのビットが他
にあるか判定し、あるときにはステップ（１０）により
Ｘ系で救済するものとする。
【００４８】上記ステップ（３）にて、Ｘアドレスのビ
ットが他に無いはきには、ステップ（４）において、Ｙ
アドレスのビットに他に不良があるか判定し、あるとき
にはステップ（１１）により、センスアンプＳＡの両側
を１ブロックとして救済する。つまり、前記図２の実施
例、あるいは図５の実施例のようにブロック救済を行な
う。上記のように同じＹアドレスに複数のビット不良が
存在する場合には、ビット線自体に不良があるものと見
做して上記のようなセンスアンプの両側のビット線を不
良ビット線として冗長ビット線に置き換える。
【００４９】ステップ（４）にて、Ｙアドレスのビット
が他に無いときには、ステップ（５）において他にＹ系
の救済セット（ヒューズセットやアドレス比較回路）が
あるか判定し、かかる救済セットが存在する場合にはス
テップ（１２）において、不良ビットを含むマットのみ
を１ブロックとして救済する。つまり、前記図１に示し
た実施例のように、センスアンプＳＡの片側の不良ビッ
ト線のみを冗長ビット線に切り換える。
【００５０】ステップ（４）にて、Ｙ救済セットが無い
と判定されたならステップ（６）にてＸ系で救済するよ
うにする。ステップ（７）では、Ｘ系に救済セットがま
だあるか判定し、Ｘ系救済セットがないときには救済不
能として終了する。Ｘ系の救済セットがまだある場合に
は、ステップ（８）にて次のビットｂｉ＋１に移行し、
ステップ（９）では最終ビットまで救済したか判定され
たなら終了し、最終ビットでないときには、ステップ
（２）に戻る。
【００５１】この実施例では、ビット不良をメモリセル
自身の不良か、あるいはビット線自体の不良かを判定
し、それぞれに適合した救済方式を選択することによ
り、少ない冗長ビット線を効率よく使用し、かつプロー
ビング検査の後に発生するであろう不良も未然に救済す
ることができる。なお、前記図１１で示したように、コ
ンタクトＢＬＣＴにより２つのメモリセルが接続する場
合、かかる接続不良のとには２個のメモリセルが同時に
不良セルとされる。したがって、かかる対の不良セル
は、そのアドレスからステップ（４）と（５）において
は、２個であってもメモリセル自体に不良があるものと
判定して、不良ビットを含むマットのみを１ブロックと
して救済する。
【００５２】図７には、この発明が適用されたＳＤＲＡ
Ｍ（ Synchronous Dynamic RandomAccess Memory ）の
一実施例の全体ブロック図が示されている。この実施例
のＳＤＲＡＭは、特に制限されないが、４つのメモリバ
ンク（以下、単にバンクという）に対応して４つのメモ
リアレイが設けられる。４つのバンク０〜３にそれぞれ
対応されたメモリアレイは、カラムデコーダを中心にし
て２分割され、マトリクス配置されたダイナミック型メ
モリセルを備え、図に従えば同一列に配置されたメモリ
セルの選択端子は列毎のワード線（図示せず）に結合さ
れ、同一行に配置されたメモリセルのデータ入出力端子
は行毎にビット線（図示せず）に結合される。
【００５３】上記１つのバンクは、１２８Ｍビットのメ
モリアレイが２個設けられて２５６Ｍビットのような記
憶容量を持つようにされる。サブアンプは、前記のよう
なセンスアンプ列を延長するように形成されたＩＯ線に
設けられて、かかるＩＯ線の信号増幅を行なうものであ
る。上記メモリアレイのビット線と冗長ビット線は、カ
ラム冗長回路＆プリデコーダによって選択される。上記
メモリアレイのワード線と冗長ワード線は、ロウ冗長回
路＆プリデコーダによって選択される。ワード線は、メ
インワード線とサブワード線からなる階層ワード線方式
とされ、メインワードドライバによりメインワード線が
選択される。
【００５４】メモリアレイは、前記のような複数のメモ
リマットからなり、各メモリマット間の領域にはセンス
アンプＳＡ、カラムスイッチやサブワードドライバＳＤ
Ｗが設けられる。メインアンプは、上記ＩＯ線の中から
選択されたものを増幅し、データ入出力バッファに設け
られた出力回路を通して、特に制限されないが、１６ビ
ットからなるデータを出力する。かかる入出力バッファ
に設ける入力回路に入力された１６ビットからなる書き
込みデータは、上記メインアンプの選択回路を介して選
択されたＩＯ線及び選択ビット線に伝えられてメモリセ
ルへの書き込みが行なわれる。
【００５５】アドレス信号は、アドレス入力バッファで
一旦保持され、時系列的に入力される上記アドレス信号
のうち、ロウ系アドレス信号はロウ冗長回路＆プリデコ
ーダに供給される。カラム系アドレス信号はカラム冗長
回路＆プリデコーダに供給される。なお、図示しない
が、リフレッシュカウンタが設けられ、オートマチック
リフレッシュ( Automatic Refresh)及びセルフリフレッ
シュ(Self Refresh)時の行アドレスを発生する。カラム
アドレス回路には、カラムアドレスカウンタ（Column C
ounter) が設けられており、コマンドなどで指定される
バーストモード等に対応してカラムアドレスを生成し
て、カラムプリデコーダに向けて出力する。
【００５６】コマンド、入力バッファ＆コントローラ
は、モードレジスタを含み各種動作モード情報を保持す
る。コントローラは、特に制限されないが、クロック信
号ＣＬＫ、／ＣＬＫ、クロックイネーブル信号ＣＫＥ、
チップセレクト信号／ＣＳ、カラムアドレスストローブ
信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介した
アドレス信号とが供給され、それらの信号のレベルの変
化やタイミングなどに基づいてＳＤＲＡＭの動作モード
及び上記回路ブロックの動作を制御するための内部タイ
ミング信号を形成するもので、それぞれに信号に対等し
た入力バッファを備える。
【００５７】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
【００５８】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、データ出力バ
ッファに対するアウトプットイネーブルの制御を行う外
部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥ
もコントローラに供給され、その信号が例えばハイレベ
ルのときにはデータ出力バッファは高出力インピーダン
ス状態にされる。
【００５９】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるアドレス信号のレベルによって
定義される。
【００６０】例えば、アドレス信号Ａ１３とＡ１４は、
上記ロウアドレスストローブ・バンクアクティブコマン
ドサイクルにおいてバンク選択信号とみなされる。即
ち、Ａ１３とＡ１４の組み合わせにより、４つのメモリ
バンク０〜３のうちの１つが選択される。メモリバンク
の選択制御は、特に制限されないが、選択メモリバンク
側のロウデコーダのみの活性化、非選択メモリバンク側
のカラムスイッチ回路の全非選択、選択メモリバンク側
のみのデータ入力回路２１０及びデータ出力回路への接
続などの処理によって行うことができる。
【００６１】ＳＤＲＡＭにおいては、１つのメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。
【００６２】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータが衝突しない限り、処理
が終了していないコマンド実行中に、当該実行中のコマ
ンドが処理対象とするメモリバンクとは異なるメモリバ
ンクに対するプリチャージコマンド、ロウアドレススト
ローブ・バンクアクティブコマンドを発行して、内部動
作を予め開始させることが可能である。
【００６３】図８には、この発明に係るダイナミック型
ＲＡＭのＹ系救済回路の更に一実施例の概略構成図が示
されている。この実施例では、センスアンプＳＡを中心
にして両側に設けられるメモリアレイには、一対からな
る相補のビット線が平行に配置される。つまり、ビット
線のトルーとバーとが１つのメモリアレイに平行して設
けられるという、いわゆる２交点方式とされる。そし
て、センスアンプＳＡは、シェアードスイッチＭＯＳＦ
ＥＴによりタイムシェアによって、いずれか一方のメモ
リアレイに設けられたビット線対の信号を増幅する。
【００６４】このようにセンスアンプＳＡの一対の入出
力ノードに対応して設けられる相補のビット線対を平行
に延長させる２交点方式であって、かかるセンスアンプ
を挟むように延長される２対の相補ビット線に対して時
分割的に使用するシェアードセンスアンプを採用したダ
イナミック型ＲＡＭにおいて、メモリセルからの読み出
し信号量を確保するために、ビット線を分割してそれに
接続されるメモリセルの数を減らすようにした場合、上
記分割されたビット線に対応したマット毎に不良ビット
線を救済することができる。つまり、Ｙ救済回路に不良
ビットのＸアドレス（マット）情報を入力し、上記マッ
ト毎に救済する正規Ｙアドレスを冗長Ｙアドレスに切換
え、上記分割された複数個のビット線に対応して設けら
れる１本の冗長ＹＳ線でマット毎にビット線不良を救済
するものである。
【００６５】上記のような２交点方式のダイナミック型
ＲＡＭでは用いられていた上記マット毎のビット線救済
技術では、前記のようにメモリセル自体に不良が存在す
る場合でも、ビット線対で冗長ビット線対に置き換えら
れる。そのため、冗長ビット線対は、常に一対単位で置
き換えられるために使用効率が悪くなる。そこで、この
実施例では、このような２交点方式でも、前記のように
メモリセル自体に不良が存在する場合には、ビット線対
のいち不良セルが存在するビット線のみを冗長ビット線
に切り換えるようにするものである。
【００６６】つまり、同図に例示的に示されたビット線
方向に設けられるマット０ないし２のうちマット１に不
良ＢＬが発生し、かつその不良原因がメモリセルにある
ときには、図示しないＹ救済回路に不良ＢＬのＹアドレ
ス情報（ビット線のトルーＡかバーＢの信号）をＹ系デ
コーダに供給し、同図にように不良ビットＸがＡなら冗
長Ｙアドレスに切換え、それに対応して設けられる冗長
ビット線対の一方（Ａ側）に置き換える。このようにす
ると、冗長ビット線対の他方（Ｂ側）を上記のように同
じマット内で不良原因がメモリセルにある他のビット線
対のうちの他方Ｂ側の不良の救済に用いることができ
る。このように冗長ビット線対のトルーとバーをそれぞ
れ正規ビット線対のトルーとバーのそれぞれの救済に使
用できるから、冗長ビット線対の使用効率を高くするこ
とができる。
【００６７】このような構成を採ることにより、例えば
マット０のワード線を選択し、上記不良ＢＬとセンスア
ンプＳＡを共通とする正規ビット線を選択したときに
は、上記のような冗長ビット線への置き換えが行なわれ
ず、かかるマット０に設けられる冗長ビット線は、それ
とは別の正規ＹＳ線によって選択される別のビット線が
不良となったときの救済に使用することができる。この
ことは、他のマット２に設けられる冗長ビット線につい
ても同様であり、上記マット１とは異なるアドレスの欠
陥ビット線の救済に使用することができる。このような
センスアンプＳＡに対して設けられる相補ビット線対の
うち個々の不良ビット線毎での救済を行なうことによ
り、冗長ビット線の使用効率を高くすることができるも
のとなる。
【００６８】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 複数のビット線と複数のワード線にそれぞれ結
合された複数のメモリセルを含むメモリマットの複数個
を上記ビット線方向に配置し、上記ビット線方向に配置
されたメモリマットの間の領域に、かかるメモリマット
に振り分けられて設けられるビット線対の半分に対して
入出力ノードが接続されてなる複数のラッチ回路を含む
センスアンプ列を設け、上記各ビット線対とそれに接続
されるセンスアンプ単位で冗長ビット線対とそれに対応
した冗長センスアンプとの置き換えを可能とすることに
より、効果的でかつ合理的なＹ系救済を実現することが
できるという効果が得られる。
【００６９】（２） 複数のビット線と複数のワード線
にそれぞれ結合された複数のメモリセルを含むメモリマ
ットの複数個を上記ビット線方向に配置し、上記ビット
線方向に配置されたメモリマットの間の領域に、かかる
メモリマットに振り分けられて設けられるビット線対の
半分に対して入出力ノードが接続されてなる複数のラッ
チ回路を含むセンスアンプ列を設け、上記ビット線対の
各ビット線単位での不良ビット線を冗長ビット線及びそ
れに対応した冗長センスアンプとの置き換えが可能とす
ることにより、冗長ビット線の使用効率を高くすること
ができるという効果が得られる。
【００７０】（３） 上記に加えて、上記不良ビット線
をメモリセル自体に不良が存在することによって不良と
するものに限定するとにより、効果的なビット線救済を
実現できるという効果が得られる。
【００７１】（４） 上記に加えて、上記ビット線方向
に配列されるメモリマットのビット線を共通のＹ線選択
信号により選択し、上記冗長ビット線対及びセンスアン
プを上記メモリマット選択信号により各メモリマットに
対応して上記置き換えを可能にすることにより、冗長ビ
ット線対及びセンスアンプの使用効率を高くすることが
できるという効果が得られる。
【００７２】（５） 上記に加えて、上記メモリマット
のうち不良ビット線が存在するメモリマットを中心にし
て、上記ビット線方向に配置される両側のメモリマット
のビット線も上記冗長ビット線及び冗長センスアンプに
置き換えることにより、不良アドレスの記憶回路及びそ
の比較回路の簡素化を図ることができるという効果が得
られる。
【００７３】（６） 上記に加えて、上記不良ビット線
をビット線自体に不良が存在することによって不良とさ
れたものに限定することにより、効果的な不良ビット線
救済を実現できるという効果が得られる。
【００７４】（７） 上記に加えて、上記不良ビット線
を指定する１組の不良アドレス記憶回路によって上記不
良ビット線が存在するメモリマットとその両側のメモリ
マットの３つのメモリマットのビット線を一括して上記
それぞれに対応した冗長ビット線及び冗長センスアンプ
に置き換えることより、不良アドレスの記憶回路及びそ
の比較回路の簡素化を図ることができるという効果が得
られる。
【００７５】（８） 上記に加えて、上記センスアンプ
列に沿って延長された複数の第１相補入出力線を更に含
み、上記センスアンプ列を上記相補ビット線対に上記セ
ンスアンプの動作電圧の中間電圧を供給するプリチャー
ジ回路と、ゲートに上記Ｙ選択信号を受け、上記２つの
メモリマットに振り分けられて設けられたビット線対と
上記第１相補入出力線との間に設けられた一対のスイッ
チＭＯＳＦＥＴとを設けことにより、ダイナミック型メ
モリセルの読み出し動作に必要な回路を合理的に配置さ
せることができるという効果が得られる。
【００７６】（９） 上記に加えて、不良アドレスの記
憶手段と入力されたアドレス信号との比較を行なう回路
として不良アドレスに対応して選択的に切断が行なわれ
るヒューズ手段と、上記ヒューズ手段の一端と第１電圧
との間に設けられ、相補のアドレス信号が供給されるス
イッチＭＯＳＦＥＴと、上記ヒューズ手段の他端に対し
て共通に設けら、第２電圧からなるプリチャージ電圧を
供給するプリチャージ手段とで構成し、上記ヒューズ手
段の共通化された他端から一致／不一致信号を形成する
ことにより、不良アドレスの記憶とその比較回路の簡素
化が実現できるという効果が得られる。
【００７７】（１０） 第１方向に沿って配置された複
数のメモリアレイ領域と交互に配置された複数のセンス
アンプ領域を設け、上記複数のメモリアレイ領域の各々
には、上記第１方向に延びる複数のビット線と、上記第
１方向と直交する第２方向に延びる複数のワード線と、
上記複数のビット線と上記複数のワード線との交差部に
対応して設けられた複数のメモリセルを設け、上記セン
スアンプ領域には各センスアンプ領域に隣接する両側の
メモリアレイ領域のうちの一方の領域内の第１ビット線
と他方の領域内の第２ビット線とに接続される第１セン
スアンプと、上記一方の領域内の第１冗長ビット線と上
記他方の領域内の第２冗長ビット線とに接続される第２
センスアンプとを設け、一つのメモリアレイ領域におい
て上記第１ビット線が第１冗長ビット線に置き換えられ
る場合、上記第２ビット線も上記第２冗長ビット線に置
き換えることにより、効果的でかつ合理的なＹ系救済を
実現することができるという効果が得られる。
【００７８】（１１） 第１方向に沿って配置された複
数のメモリアレイ領域と交互に配置された複数のセンス
アンプ領域を設け、上記複数のメモリアレイ領域の各々
には、上記第１方向に延びる複数のビット線と、上記第
１方向と直交する第２方向に延びる複数のワード線と、
上記複数のビット線と上記複数のワード線との交差部に
対応して設けられた複数のメモリセルを設け、上記セン
スアンプ領域には、各センスアンプ領域に隣接する両側
のメモリアレイ領域のうちの一方の領域内のビット線と
他方の領域内のビット線とに接続される第１センスアン
プと、上記一方の領域内の冗長ビット線と上記他方の領
域内の冗長ビット線とに接続される第２センスアンプと
を設け、一つのメモリアレイ領域において所定ビット線
に変えて冗長ビット線が選択される場合には、上記一つ
のメモリアレイ領域の両側のメモリアレイ領域のそれぞ
れにおいて、所定ビット線に替えて冗長ビット線を選択
することにより、効果的でかつ合理的なＹ系救済を実現
することができるという効果が得られる。
【００７９】（１２） 第１方向に沿って配置された複
数のメモリアレイ領域と交互に配置された複数のセンス
アンプ領域設け、上記複数のメモリアレイ領域の各々に
は、上記第１方向に延びる複数のビット線と、上記第１
方向と直交する第２方向に延びる複数のワード線と、上
記複数のビット線と上記複数のワード線との交差部に対
応して設けられた複数のメモリセルを設け、上記センス
アンプ領域には、各センスアンプ領域に隣接する両側の
メモリアレイ領域のうちの一方の領域内の第１ビット線
と他方の領域内の第２ビット線とに接続される第１セン
スアンプと、上記一方の領域内に設けられる複数の第１
冗長ビット線と上記他方の領域内の複数の第２冗長ビッ
ト線とに接続される複数の第２センスアンプとを設け、
１つのメモリアレイ領域において上記第１ビット線が第
１冗長ビット線に置き換えられるビット救済と、他のメ
モリアレイ領域において所定ビット線に変えて冗長ビッ
ト線が選択される場合には、上記他のメモリアレイ領域
の両側のメモリアレイ領域のそれぞれにおいて、所定ビ
ット線に替えて冗長ビット線が選択されるビット救済と
を実施することにより、効果的でかつ合理的なＹ系救済
を実現することができるという効果が得られる。
【００８０】（１３） 上記複数のメモリアレイ領域と
交互に配置された複数のセンスアンプ領域とを有し、上
記複数のメモリアレイ領域の各々には、上記第１方向に
延びる複数のビット線対と、上記第１方向と直交する第
２方向に延びる複数のワード線と、上記複数のビット線
対のうちの一方と上記複数のワード線との交差部に対応
して設けられた複数のメモリセルを設け、上記センスア
ンプ領域には、各センスアンプ領域に隣接する両側のメ
モリアレイ領域のうちの一方の領域内の第１ビット線対
と他方の領域内の第２ビット線対とに選択的に接続され
る第１センスアンプと、上記一方の領域内の第１冗長ビ
ット線対と上記他方の領域内の第２冗長ビット線対とに
選択的に接続される第２センスアンプとを設け、一つの
メモリアレイ領域において上記第１ビット線対のうちメ
モリセルに不良が存在するものが第１冗長ビット線のう
ちの対応するものに置き換えられるビット線単位の救済
と、他のメモリアレイ領域において上記第１ビット線対
のうちビット線に不良が存在するときに第１ビット線対
の両方が第１冗長ビット線対に置き換えられるビット線
対単位の救済とを可能とすることにより、効果的でかつ
合理的なＹ系救済を実現することができるという効果が
得られる。
【００８１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ワー
ド線は、前記のような階層ワード線方式の他にメタル層
との２層構造等で構成するものであってもよい。ダイナ
ミック型ＲＡＭの入出力インターフェイスは、ＳＤＲＡ
Ｍの他にＤＤＲ ＳＤＲＡＭやＳＤＲＡＭ等種々のもの
に適合するようにするものであってもよいし、ダイナミ
ック型ＲＡＭはデジタル集積回路に内蔵されるものであ
ってもよい。この発明は、１交点方式又は２交点方式で
でセンスアンプを千鳥構成とするダイナミック型ＲＡＭ
のような半導体記憶装置に広く利用することができる。
【００８２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。複数のビット線と複数のワード線にそ
れぞれ結合された複数のメモリセルを含むメモリマット
の複数個を上記ビット線方向に配置し、上記ビット線方
向に配置されたメモリマットの間の領域に、かかるメモ
リマットに振り分けられて設けられるビット線対の半分
に対して入出力ノードが接続されてなる複数のラッチ回
路を含むセンスアンプ列を設け、上記各ビット線対とそ
れに接続されるセンスアンプ単位で冗長ビット線対とそ
れに対応した冗長センスアンプとの置き換えを可能とす
ることにより、効果的でかつ合理的なＹ系救済を実現す
ることができる。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭのＹ系救
済回路の一実施例を示す概略構成図である。
【図２】この発明に係るダイナミック型ＲＡＭのＹ系救
済回路の他の一実施例を示す概略構成図である。
【図３】この発明に係るダイナミック型ＲＡＭのＹ系救
済回路の一実施例を示す概略ブロック図である。
【図４】この発明に係るＹ冗長回路の一実施例を示す回
路図である。
【図５】この発明に係るＹ系救済回路の他の一実施例を
示す構成図である。
【図６】この発明に係るＤＲＡＭの欠陥救済方法を説明
するための一実施例のフローチャート図である。
【図７】この発明が適用されたＳＤＲＡＭの一実施例を
示す全体ブロック図である。
【図８】この発明に係るダイナミック型ＲＡＭのＹ系救
済回路の更に他の一実施例を示す概略構成図である。
【図９】この発明が適用されるＤＲＡＭの一実施例を示
す概略レイアウト図である。
【図１０】この発明が適用されるＤＲＡＭのメモリマッ
トを説明するための一実施例を示す構成図である。
【図１１】この発明が適用されるＤＲＡＭにおけるメモ
リセルアレイの一実施例を示す説明図である。
【符号の説明】
１０…メモリチップ、１１…アレイ制御回路、１２…メ
インワードドライバ、１３…カラムデコーダ、１５…メ
モリマット（メモリマット）、１６…センスアンプ、１
７…サブワードドライバ、１８…交差領域、ＳＡＡ…セ
ンスアンプ列、ＳＷＤＡ…サブワードドライバ列、ＭＡ
Ｔ１，ＭＡＴ２…メモリマット（メモリマット）、ＳＡ
…センスアンプ、ＳＷＤ…サブワードドライバ、ＰＬ
０，ＰＬ１…プレート電極、ＰＬＳＡ…配線、ＭＷＬ…
メインワード線、ＷＬ…サブワード線、ＢＬ…ビット
線、ＡＣＴ…活性領域、ＴＣ１，ＴＣ２…コンタクト
部、ＳＮ…蓄積ノード、ＣＯＮＴ…コンタクト部、ＣＰ
…容量絶縁膜、ＢＬＣＴ…コンタクト部、Ｍ１〜Ｍ３…
金属配線層、ＦＸ０〜ＦＸ７Ｂ…サブワード選択線、Ｑ
１〜Ｑ２７…ＭＯＳＦＥＴ。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数のビット線と、複数のワード線と、
    上記複数のビット線と上記複数のワード線にそれぞれ結
    合された複数のメモリセルを含むメモリマットの複数個
    が上記ビット線方向に配置されてなり、 上記複数のメモリセルの各々は、第１及び第２電極を有
    する容量と、上記複数のワード線のうちの対応する１つ
    に結合されたゲートと、その一方が上記複数のビット線
    のうちの対応する１つに結合され、その他方が上記容量
    の上記第１電極に結合されたソース−ドレイン経路とを
    有すＭＯＳＦＥＴとからなり、 上記ビット線方向に配置されたメモリマットの間の領域
    に設けられ、かかるメモリマットに設けられる半分のビ
    ット線対に対して入出力ノードが接続されてなる複数の
    ラッチ回路を含むセンスアンプ列を備え、 上記ビット線対の各ビット線単位での不良ビット線を冗
    長ビット線及びそれに対応した冗長センスアンプとの置
    き換えが可能とされることを特徴とする半導体記憶装
    置。
  2. 【請求項２】 請求項１において、 上記不良ビット線は、メモリセル自体に不良が存在する
    ことによって不良とされたものであることを特徴とする
    半導体記憶装置。
  3. 【請求項３】 複数のビット線と、複数のワード線と、
    上記複数のビット線と上記複数のワード線にそれぞれ結
    合された複数のメモリセルを含むメモリマットの複数個
    が上記ビット線方向に配置されてなり、 上記複数のメモリセルの各々は、第１及び第２電極を有
    する容量と、上記複数のワード線のうちの対応する１つ
    に結合されたゲートと、その一方が上記複数のビット線
    のうちの対応する１つに結合され、その他方が上記容量
    の上記第１電極に結合されたソース−ドレイン経路とを
    有すＭＯＳＦＥＴとからなり、 上記ビット線方向に配置されたメモリマットの間の領域
    に設けられ、かかるメモリマットに振り分けられて設け
    られるビット線対の半分に対して入出力ノードが接続さ
    れてなる複数のラッチ回路を含むセンスアンプ列を備
    え、 上記各ビット線対とそれに接続されるセンスアンプ単位
    で不良ビット線を冗長ビット線対とそれに対応した冗長
    センスアンプとの置き換えが可能とされることを特徴と
    する半導体記憶装置。
  4. 【請求項４】 請求項３において、 上記ビット線方向に配列されるメモリマットのビット線
    は、共通のＹ線選択信号により選択されるものであり、 上記冗長ビット線対及びセンスアンプは、上記メモリマ
    ット選択信号により各メモリマットに対応して上記置き
    換えが可能にされるものであることを特徴とする半導体
    記憶装置。
  5. 【請求項５】 請求項３において、 上記メモリマットのうち不良ビット線が存在するメモリ
    マットを中心にして、上記ビット線方向に配置される両
    側のメモリマットのビット線も上記冗長ビット線及び冗
    長センスアンプに置き換えるようにしてなることを特徴
    とする半導体記憶装置。
  6. 【請求項６】 請求項３ないし５のいずれかにおいて、 上記不良ビット線は、ビット線自体に不良が存在するこ
    とによって不良とされたものであることを特徴とする半
    導体記憶装置。
  7. 【請求項７】 請求項６において、 上記不良ビット線を指定する１組の不良アドレス記憶回
    路によって上記不良ビット線が存在するメモリマットと
    その両側のメモリマットの３つのメモリマットのビット
    線を一括して上記それぞれに対応した冗長ビット線及び
    冗長センスアンプに置き換えるようにしてなることを特
    徴とする半導体記憶装置。
  8. 【請求項８】 請求項３なしい７のいずれかにおいて、 上記センスアンプ列に沿って延長された複数の第１相補
    入出力線を更に含み、 上記センスアンプ列は、上記相補ビット線対に上記セン
    スアンプの動作電圧の中間電圧を供給するプリチャージ
    回路と、 ゲートに上記Ｙ選択信号を受け、上記２つのメモリマッ
    トに振り分けられて設けられたビット線対と上記第１相
    補入出力線との間に設けられた一対のスイッチＭＯＳＦ
    ＥＴとを含むものであることを特徴とする半導体記憶装
    置。
  9. 【請求項９】 請求項３ないし８のいずれかにおいて、 不良アドレスの記憶手段と入力されたアドレス信号との
    比較を行なう回路は、 不良アドレスに対応して選択的に切断が行なわれるヒュ
    ーズ手段と、 上記ヒューズ手段の一端と第１電圧との間に設けられ、
    相補のアドレス信号が供給されるスイッチＭＯＳＦＥＴ
    と、 上記ヒューズ手段の他端に対して共通に設けら、第２電
    圧からなるプリチャージ電圧を供給するプリチャージ手
    段からなり、 上記ヒューズ手段の共通化された他端から一致／不一致
    信号を形成する回路を含むものであることを特徴とする
    半導体記憶装置。
  10. 【請求項１０】 第１方向に沿って配置された複数のメ
    モリアレイ領域と、 上記複数のメモリアレイ領域と交互に配置された複数の
    センスアンプ領域とを有し、 上記複数のメモリアレイ領域の各々は、上記第１方向に
    延びる複数のビット線と、上記第１方向と直交する第２
    方向に延びる複数のワード線と、上記複数のビット線と
    上記複数のワード線との交差部に対応して設けられた複
    数のメモリセルとを備え、 各センスアンプ領域に隣接する両側のメモリアレイ領域
    のうちの一方の領域内の第１ビット線と他方の領域内の
    第２ビット線とに接続される第１センスアンプと、上記
    一方の領域内の第１冗長ビット線と上記他方の領域内の
    第２冗長ビット線とに接続される第２センスアンプとが
    上記各センスアンプ領域内に設けられ、 一つのメモリアレイ領域において上記第１ビット線が第
    １冗長ビット線に置き換えられる場合、上記第２ビット
    線も上記第２冗長ビット線に置き換えられることを特徴
    とする半導体記憶装置。
  11. 【請求項１１】 第１方向に沿って配置された複数のメ
    モリアレイ領域と、 上記複数のメモリアレイ領域と交互に配置された複数の
    センスアンプ領域とを有し、 上記複数のメモリアレイ領域の各々は、上記第１方向に
    延びる複数のビット線と、上記第１方向と直交する第２
    方向に延びる複数のワード線と、上記複数のビット線と
    上記複数のワード線との交差部に対応して設けられた複
    数のメモリセルとを備え、 各センスアンプ領域に隣接する両側のメモリアレイ領域
    のうちの一方の領域内のビット線と他方の領域内のビッ
    ト線とに接続される第１センスアンプと、上記一方の領
    域内の冗長ビット線と上記他方の領域内の冗長ビット線
    とに接続される第２センスアンプとが上記各センスアン
    プ領域内に設けられ、 一つのメモリアレイ領域において所定ビット線に変えて
    冗長ビット線が選択される場合には、上記一つのメモリ
    アレイ領域の両側のメモリアレイ領域のそれぞれにおい
    て、所定ビット線に替えて冗長ビット線が選択されるこ
    とを特徴とする半導体記憶装置。
  12. 【請求項１２】 第１方向に沿って配置された複数のメ
    モリアレイ領域と、 上記複数のメモリアレイ領域と交互に配置された複数の
    センスアンプ領域とを有し、 上記複数のメモリアレイ領域の各々は、上記第１方向に
    延びる複数のビット線と、上記第１方向と直交する第２
    方向に延びる複数のワード線と、上記複数のビット線と
    上記複数のワード線との交差部に対応して設けられた複
    数のメモリセルとを備え、 各センスアンプ領域に隣接する両側のメモリアレイ領域
    のうちの一方の領域内の第１ビット線と他方の領域内の
    第２ビット線とに接続される第１センスアンプと、上記
    一方の領域内に設けられる複数の第１冗長ビット線と上
    記他方の領域内の複数の第２冗長ビット線とに接続され
    る複数の第２センスアンプとが上記各センスアンプ領域
    内に設けられ、 １つのメモリアレイ領域において上記第１ビット線が第
    １冗長ビット線に置き換えられるビット救済と、 他のメモリアレイ領域において所定ビット線に変えて冗
    長ビット線が選択される場合には、上記他のメモリアレ
    イ領域の両側のメモリアレイ領域のそれぞれにおいて、
    所定ビット線に替えて冗長ビット線が選択されるビット
    救済とが行なわれることを特徴とする半導体記憶装置。
  13. 【請求項１３】 第１方向に沿って配置された複数のメ
    モリアレイ領域と、 上記複数のメモリアレイ領域と交互に配置された複数の
    センスアンプ領域とを有し、 上記複数のメモリアレイ領域の各々は、上記第１方向に
    延びる複数のビット線対と、上記第１方向と直交する第
    ２方向に延びる複数のワード線と、上記複数のビット線
    対のうちの一方と上記複数のワード線との交差部に対応
    して設けられた複数のメモリセルとを備え、 各センスアンプ領域に隣接する両側のメモリアレイ領域
    のうちの一方の領域内の第１ビット線対と他方の領域内
    の第２ビット線対とに選択的に接続される第１センスア
    ンプと、上記一方の領域内の第１冗長ビット線対と上記
    他方の領域内の第２冗長ビット線対とに選択的に接続さ
    れる第２センスアンプとが上記各センスアンプ領域内に
    設けられ、 一つのメモリアレイ領域において上記第１ビット線対の
    うちメモリセルに不良が存在するものが第１冗長ビット
    線のうちの対応するものに置き換えられるビット線単位
    の救済と、 他のメモリアレイ領域において上記第１ビット線対のう
    ちビット線に不良が存在するときに第１ビット線対の両
    方が第１冗長ビット線対に置き換えられるビット線対単
    位の救済とが可能にされてなることを特徴とする半導体
    記憶装置。
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