KR100339416B1

KR100339416B1 - 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법

Info

Publication number: KR100339416B1
Application number: KR1019990039595A
Authority: KR
Inventors: 강희복
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-09-15
Filing date: 1999-09-15
Publication date: 2002-05-31
Also published as: US6317355B1; KR20010027713A; JP2001135094A; DE10043191A1; JP4395249B2

Abstract

칼럼 어드레스에 페일이 발생했을 때 리드용 버스와 라이트용 버스를 공용할 수 있는 새로운 계층구조의 증폭기를 이용하여 효율적으로 칼럼 어드레스를 구제하기 위한 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법을 제공하기 위한 것이다.

상기와 같은 목적을 달성하기 위한 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치는 스플릿 구조의 워드라인들과 그에 수직한 비트라인들을 포함하는 셀 어레이를 갖는 메인셀 어레이 블록부와 칼럼 레퍼런스셀 어레이 블록부, 상기 메인셀 어레이 블록부와 동일하게 구성되고 칼럼 어드레스에 페일이 발생될 때 상기 메인셀 어레이 블록의 칼럼 어드레스를 대체하여 사용하기 위한 리던던시셀 어레이 블록부와, 데이터의 리드와 라이트시 공통으로 사용되는 데이터버스를 이용하여 상기 메인셀 어레이 블록부의 비트라인 신호를 3단계에 걸쳐서 증폭시키기 위한 제 1, 제 2, 제 3 증폭부와, 상기 메인셀 어레이 블록부의 칼럼 어드레스에 페일이 발생되었을 때 상기 리던던시셀 어레이 블록부의 비트라인 신호를 증폭하는 리던던시 제 1 증폭부와, 데이터의 리드와 라이트시 공통으로 사용되며 상기 리던던시 제 1 증폭부의 출력신호를 인터페이스 하는 제 1 데이터 버스와, 상기 제 1 데이터 버스의 신호를 증폭하는 리던던시 제 2 증폭부와, 데이터의 리드와 라이트시 공통으로 사용되며 상기 리던던시 제 2 증폭부의 출력신호를 인터페이스 하는 제 2 데이터 버스와, 상기 제 2 데이터 버스의 신호를 증폭하는 리던던시 제 3 증폭부와, 상기 메인셀 어레이 블록의 칼럼 어드레스에 페일이 발생될 경우 상기 메인셀 어레이 블록의 페일 칼럼을 리던던시셀 어레이 블록의 칼럼으로 대체하여 구제하는 칼럼 리던던시 구동회로부와, 상기 구제된 칼럼 데이터를 입/출력 패드에 전달하기 위한 데이터 입/출력 버퍼부를 포함하여 구성됨을 특징으로 한다.

Description

칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법{NONVOLATILE FERROELECTRIC MEMORY DEVICE WITH COLUMN REDUNDANCY CIRCUIT AND METHOD FOR A RELIEF FAILED ADDRESS THE SAME}

본 발명은 비휘발성 강유전체 메모리 장치에 관한 것으로, 특히 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법에 관한 것이다.

일반적으로, 비휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM : Dynamic Random Access Memory)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성때문에 차세대 기억소자로 주목받고 있다.

FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.

이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.

도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다.

비휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.

이하, 종래 기술에 따른 비휘발성 강유전체 메모리 장치를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 종래 기술에 따른 비휘발성 강유전체 메모리의 단위셀을 나타내었다.

도 2에 도시된 바와 같이, 일방향으로 형성된 비트라인(B/L)과, 상기 비트라인과 교차하는 방향으로 형성된 워드라인(W/L)과, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트 라인(P/L)과, 게이트가 상기 워드라인에 연결되고 소오스는 상기 비트라인에 연결되는 트랜지스터(T1)와, 두 단자중 제 1 단자가 상기 트랜지스터(T1)의 드레인에 연결되고, 제 2 단자는 상기 플레이트 라인(P/L)에 연결되는 강유전체 커패시터(FC1)를 포함하여 구성된다.

이와 같이 구성된 종래 비휘발성 강유전체 메모리 장치의 데이터 입출력 동작은 다음과 같다.

도 3a는 종래 비휘발성 강유전체 메모리 장치의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(Read mode)의 동작을 나타낸 타이밍도이다.

먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면, 쓰기 모드가 시작된다.

이어, 쓰기 모드에서의 어드레스 디코딩이 시작되면, 해당 워드라인에 인가되는 펄스가 '로우'에서 '하이'로 천이되어 셀이 선택된다.

이와 같이, 워드라인이 '하이'상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 '하이' 신호와 일정 구간의 '로우' 신호가 인가된다.

그리고 선택된 셀에 로직값 '1' 또는 '0'을 쓰기 위하여 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 '하이' 또는 '로우' 신호를 인가한다.

즉, 비트라인에 '하이'신호를 인가하고, 워드라인에 인가되는 신호가 '하이'상태인 구간에서 플레이트 라인에 인가되는 신호가 '로우'이면 강유전체 커패시터에는 로직값 '1'이 기록된다.

그리고 비트라인에 '로우'신호를 인가하고, 플레이트 라인에 인가되는 신호가 '하이'신호이면 강유전체 커패시터에는 로직값 '0'이 기록된다.

이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.

먼저, 외부에서 칩 인에이블 신호(CSBpad)를 '하이'에서 '로우'로 활성화시키면, 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이저 신호에 의해 '로우' 전압으로 등전위 된다.

그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 '로우'신호가 '하이' 신호로 천이되어 해당 셀을 선택한다.

선택된 셀의 플레이트 라인에 '하이' 신호를 인가하여 강유전체 메모리에 저장된 로직값 '1'에 상응하는 데이터를 파괴시킨다.

만약, 강유전체 메모리에 로직값 '0'이 저장되어 있다면, 그에 상응하는 데이터는 파괴되지 않는다.

이와 같이 파괴된 데이터와, 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른값을 출력하게 되어 센스앰프는 로직값 '1' 또는 '0'을 센싱하게 된다.

즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.

따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 '1'을 출력하고, 데이터가 파괴되지 않는 경우는 로직값 '0'을 출력한다.

이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 '하이'신호를 인가한 상태에서 플레이트 라인을 '하이'에서 '로우'로 비활성화시킨다.

도 4는 종래 기술에 따른 비휘발성 강유전체 메모리 장치의 구성블록도이다.

도 4에 도시된 바와 같이, 하측의 일부를 레퍼런스 셀 어레이부(42)로 할당하여 구성되는 메인 셀 어레이부(41), 메인 셀 어레이부(41)의 일측에 형성되어 메인 셀 어레이부(41) 및 레퍼런스 셀 어레이부(42)로 구동신호를 인가하는 워드라인 구동부(43), 상기 메인 셀 어레이부(41)의 하부에 형성되는 센스앰프부(44)로 구성된다.

여기서, 워드라인 구동부(43)는 메인 셀 어레이부(41)의 메인 워드라인 및 레퍼런스 셀 어레이부(42)의 레퍼런스 워드라인으로 구동신호를 인가한다.

센스앰프부(44)는 복수개의 센스앰프들로 구성되며 비트라인 및 비트바라인의 신호를 증폭한다.

이와 같은 종래 비휘발성 강유전체 메모리 장치의 동작을 도 5를 참조하여 설명하기로 한다.

도 5는 도 4의 부분적 상세도로써, 도면에서 알 수 있듯이 메인 셀 어레이는 디램(DRAM)과 같이 폴리드 비트라인(folded bitline)구조를 갖는다.

그리고, 레퍼런스 셀 어레이부(42) 또한 폴리드 비트라인 구조를 가지며 레퍼런스 셀 워드라인과 레퍼런스 셀 플레이트 라인을 쌍(pair)으로 하여 구성된다.

이때, 레퍼런스 셀 워드라인 및 레퍼런스 셀 플레이트 라인을 각각 RWL_1,RPL_1과 RWL_2,RPL_2로 정의한다.

메인 셀 워드라인 MWL_N-1과 메인 셀 플레이트 라인 MPL_N-1이 활성화되면, 레퍼런스 셀 워드라인 RWL_1과 레퍼런스 셀 플레이트 라인 RPL_1이 활성화 된다.

따라서, 비트라인(B/L)에는 메인 셀의 데이터가 실리고, 비트바라인(BB/L)에는 레퍼런스 셀의 데이터가 실리게 된다.

또한, 메인 셀 워드라인 MWL_N과 메인 셀 플레이트 라인 MPL_N이 활성화되면 상기 레퍼런스 셀 워드라인 RWL_2와 레퍼런스 셀 플레이트 라인 RPL_2도 활성화 된다.

따라서, 비트바라인(BB/L)에는 메인 셀의 데이터가 실리고, 비트라인(B/L)에는 레퍼런스 셀 데이터가 실리게 된다.

여기서, 레퍼런스 셀에 의한 비트라인 레벨(REF)은 메인 셀에 의한 비트라인 레벨인 B_H(High)와 B_L(Low)의 사이에 있다.

따라서, 레퍼런스 전압(REF)을 비트라인 레벨인 B_H와 B_L의 사이에 존재하도록 하기 위해서는 레퍼런스 셀의 동작방법에 따라 두 가지로 나눌 수 있다.

그 중 첫번째는 레퍼런스 셀의 커패시터에 로직 '1'을 저장하는 방법이다.

이는 레퍼런스 셀의 커패시터 사이즈를 메인 셀의 커패시터 사이즈에 비해 작게하면 된다.

이어서 두번째는 레퍼런스 셀의 커패시터에 로직 '0'을 저장하는 방법인데, 이는 레퍼런스 셀의 커패시터 사이즈를 메인 셀의 커패시터 사이즈에 비해 크게하면 된다.

이와 같이 종래 기술에 따른 비휘발성 강유전체 메모리 장치는 상기 두 가지 방법을 이용하여 센스앰프부(44)에서 필요로하는 레퍼런스 전압을 만들어 낸다.

도 6은 도 4의 센싱앰프부를 상세하게 도시한 것으로, 센싱앰프부를 구성하는 복수의 센싱앰프들중 임의의 하나만을 도시한 것이다.

도 6에 도시한 바와 같이, 종래 기술에 따른 센싱앰프는 래치(Latch)형 센싱앰프의 구조를 갖는다.

즉, 두개의 피모스 트랜지스터와 2개의 앤모스 트랜지스터로 구성되며 상기 트랜지스터들이 래치형태의 인버터 구조를 이루고 있다.

제 1 피모스 트랜지스터(MP1)와 제 2 피모스 트랜지스터(MP2)가 마주보고 형성되며 제 1 피모스 트랜지스터(MP1)의 출력단은 제 2 피모스 트랜지스터(MP2)의 게이트에 연결되고, 제 2 피모스 트랜지스터(MP2)의 출력단은 제 1 피모스 트랜지스터(MP1)의 게이트에 연결된다.

그리고, 상기 제 1, 제 2 피모스 트랜지스터(MP1,MP2)의 입력단은 공통으로 SAP신호가 인가된다.

상기 SAP신호는 상기 제 1, 제 2 피모스 트랜지스터(MP1,MP2)를 활성화시키기 위한 활성화 신호이다.

상기 제 1 피모스 트랜지스터(MP1)의 출력단에는 제 1 앤모스 트랜지스터(MN1)가 직렬로 연결되고, 제 2 피모스 트랜지스터(MP2)의 출력단에는 제 2 앤모스 트랜지스터(MN2)가 직렬로 연결된다.

이때, 상기 제 2 앤모스 트랜지스터(MN2)의 출력단은 상기 제 1 앤모스 트랜지스터(MN1)의 게이트에 연결되고, 제 1 앤모스 트랜지스터(MN1)의 출력단은 제 2 앤모스 트랜지스터(MN2)의 게이트에 연결된다.

그리고, 제 1, 제 2 앤모스 트랜지스터(MN1,MN2)의 입력단은 공통으로 SAN신호가 인가된다. 상기 SAN신호는 상기 제 1, 제 2 앤모스 트랜지스터(MN1,MN2)를 활성화시키기 위한 활성화 신호이다.

상기 제 1 피모스 트랜지스터(MP1)와 제 1 앤모스 트랜지스터(MN1)의 출력단은 비트라인(B_N)에 공통으로 연결되고, 제 2 피모스 트랜지스터(MP2)와 제 2 앤모스 트랜지스터(MN2)의 출력단은 다음 비트라인(B_N+1)에 연결된다.

이와 같은 센싱앰프는 그 출력이 각각 비트라인(B_N,B_N+1)에 연결되어 메인 셀 및 레퍼런스 셀로의 입출력을 가능하게 한다.

따라서, 보통의 센싱앰프 비활성화시의 프리챠지 기간동안에는 상기 SAP,SAN, B_N,B_N+1의 신호는 모두 1/2Vcc 상태를 유지한다.

반면에 활성화시에는 SAP가 하이레벨로 풀-업(Pull-Up)되고, SAN은 접지레벨로 풀-다운(Pull-Down)된다.

상기와 같은 종래 비휘발성 강유전체 메모리 장치는 다음과 같은 문제가 있다.

첫째, 서로 다른 데이터 버스를 이용하여 데이터의 리드 및 라이트가 이루어지므로 여러개의 데이터 버스가 필요하게 되어 레이아웃을 효율적으로 설계할 수가 없다.

둘째, 셀 어레이 블록에 대응하여 센스 앰프 어레이가 구성되므로 비트 라인 로딩 때문에 소자의 데이터 입출력 동작의 고속화에 한계가 있고, 전체 어레이 구성시에 칩 레이 아웃 면적의 축소가 어렵다.

이는 셀 어레이 및 센스 앰프 어레이의 효율적 배치에 어려움을 가져와 메모리 설계에서부터 양산에 적용하기 까지의 기간을 많이 소요시켜 제품 경쟁력을 약화시킨다.

셋째, 서로 다른 데이터 버스를 이용하여 데이터의 리드 및 라이트가 이루어지므로 페일 칼럼 어드레스가 발생했을 때 이를 구제하기 위한 효율이 떨어진다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 칼럼 어드레스에 페일이 발생했을 때 리드용 버스와 라이트용 버스를 공용할 수 있는 새로운 계층구조의 증폭기를 이용하여 효율적으로 칼럼 어드레스를 구제하기 위한 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법을 제공하는 데 그 목적이 있다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도

도 2는 종래 기술에 따른 비휘발성 강유전체 메모리의 단위셀 구성도

도 3a는 종래 비휘발성 강유전체 메모리 장치의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도

도 3b는 읽기 모드(Read mode)의 동작을 나타낸 타이밍도

도 4는 종래 기술에 따른 비휘발성 강유전체 메모리 장치의 구성블록도

도 5는 도 4의 부분적 상세도

도 6은 종래 기술에 따른 비휘발성 강유전체 메모리 장치에 따른 센싱앰프의 구성도

도 7은 본 발명에 이용된 비휘발성 강유전체 메모리 소자의 구조적 단위셀 구성도

도 8은 도 7을 이용한 비휘발성 강유전체 메모리 장치의 간략화된 회로적 구성도

도 9는 도 8을 이용한 비휘발성 강유전체 메모리소자의 동작 타이밍도

도 10은 레퍼런스셀영역을 갖는 1T1C 비휘발성 강유전체 메모리의 회로 구성도

도 11은 본 발명에 적용되는 셀어레이 블록의 구성도

도 12는 본 발명의 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리장치의 계층구조도

도 13은 도 12의 구체적 불록구성도

도 14는 도 13의 레퍼런스셀 영역과 메인셀 영역과 리던던시셀 영역의 구성블록도

도 15는 본 발명 메인셀영역과 리던던시셀영역의 제 1 증폭단(S/A)의 상세구성도

도 16은 본 발명 메인셀영역과 리던던시셀영역의 제 2 증폭단(MA1)의 상세구성도

도 17은 본 발명 메인셀영역과 리던던시셀영역의 제 3 증폭단(MA2)의 상세구성도

도 18은 본 발명 칼럼 리던던시 구동회로부의 상세 구성도

도 19는 도 18의 페일 칼럼 어드레스 코딩부의 상세 회로도

도 20은 도 18의 페일 입/출력 코딩부의 상세 회로도

도 21은 도 18의 칼럼 리던던시 조정회로부의 상세 회로도

도 22는 칼럼 리던던시 회로를 이용한 본 발명 비휘발성 강유전체 메모리 장치의 구제방법

도면의 주요 부분에 대한 부호의 설명

120 : 레퍼런스 레벨 발생부 121a : 메인셀 어레이 블록부

121b : 리던던시셀 어레이 블록부 122a : 제 1 증폭부

122b : 리던던시 제 1 증폭부 123a : 제 2 증폭부

123b : 리던던시 제 2 증폭부 124a : 제 3 증폭부

124b : 리던던시 제 3 증폭부 125 : 칼럼 리던던시 구동회로부

126 : 데이터 입/출력 버퍼부 180 : 칼럼 어드레스 코딩부

181 : 구제 칼럼 조정회로부 182 : 페일 입/출력 코딩부

상기와 같은 목적을 달성하기 위한 본 발명 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치는 스플릿 구조의 워드라인들과 그에 수직한 비트라인들을 포함하는 셀 어레이를 갖는 메인셀 어레이 블록부와 칼럼 레퍼런스셀 어레이 블록부, 상기 메인셀 어레이 블록부와 동일하게 구성되고 칼럼 어드레스에 페일이 발생될 때 상기 메인셀 어레이 블록의 칼럼 어드레스를 대체하여 사용하기 위한 리던던시셀 어레이 블록부와, 데이터의 리드와 라이트시 공통으로 사용되는 데이터버스를 이용하여 상기 메인셀 어레이 블록부의 비트라인 신호를 3단계에 걸쳐서 증폭시키기 위한 제 1, 제 2, 제 3 증폭부와, 상기 메인셀 어레이 블록부의 칼럼 어드레스에 페일이 발생되었을 때 상기 리던던시셀 어레이 블록부의 비트라인 신호를증폭하는 리던던시 제 1 증폭부와, 데이터의 리드와 라이트시 공통으로 사용되며 상기 리던던시 제 1 증폭부의 출력신호를 인터페이스 하는 제 1 데이터 버스와, 상기 제 1 데이터 버스의 신호를 증폭하는 리던던시 제 2 증폭부와, 데이터의 리드와 라이트시 공통으로 사용되며 상기 리던던시 제 2 증폭부의 출력신호를 인터페이스 하는 제 2 데이터 버스와, 상기 제 2 데이터 버스의 신호를 증폭하는 리던던시 제 3 증폭부와, 상기 메인셀 어레이 블록의 칼럼 어드레스에 페일이 발생될 경우 상기 메인셀 어레이 블록의 페일 칼럼을 리던던시셀 어레이 블록의 칼럼으로 대체하여 구제하는 칼럼 리던던시 구동회로부와, 상기 구제된 칼럼 데이터를 입/출력 패드에 전달하기 위한 데이터 입/출력 버퍼부를 포함하여 구성됨을 특징으로 한다.

상기의 구성을 갖는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치의 페일 어드레스 구제방법은 웨이퍼 프로세스 공정이 끝난후 칩 테스트를 실시하는 단계, 상기 칩 테스트를 실시하여 메인셀 어레이 블록의 페일 컬럼 어드레스를 체크하는 단계, 상기 페일 컬럼 어드레스를 체크함과 동시에 페일 입/출력 데이터를 체크하는 단계, 페일 어드레스 퓨즈 컷팅부에서 페일 컬럼 어드레스를 코딩할 수 있도록 퓨즈를 컷팅하여 페일 칼럼 어드레스 활성화 신호를 발생시키는 단계, 페일 입/출력 퓨즈 컷팅부에서 페일 입/출력 데이터를 코딩할 수 있도록 퓨즈를 컷팅하여 페일 입/출력 활성화 신호를 발생시키는 단계, 구제 칼럼 조정회로부에서 상기 페일 어드레스 활성화 신호와 상기 페일 입/출력 활성화 신호를 합성하여 해당 페일 칼럼 어드레스를 구제하는 단계를 포함함을 특징으로 한다.

이하, 본 발명 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치를 설명하기로 한다.

먼저, 본 발명의 비휘발성 강유전체 메모리 장치를 구성하는 단위셀부터 차례로 설명하기로 한다.

도 7은 본 발명의 비휘발성 강유전체 메모리 소자의 구조적 단위셀을 도시한 것이다.

도 7에 도시한 바와 같이, 본 발명의 비휘발성 강유전체 메모리 소자의 단위셀은 로우(Row)방향으로 형성되며 서로 일정한 간격을 가지는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2), 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들을 가로지르는 방향으로 형성된 제 1 비트라인(B/L1) 및 제 2 비트라인(B/L2), 게이트가 제 1 스플릿 워드라인(SWL1)에 연결되고 드레인이 제 1 비트라인(B/L1)에 연결되는 제 1 트랜지스터(T1)와, 제 1 트랜지스터(T1)의 소오스와 상기 제 2 스플릿 워드라인(SWL2) 사이에 연결된 제 1 강유전체 커패시터(FC1)과, 게이트가 제 2 스플릿 워드라인(SWL2)에 연결되고 드레인이 제 2 비트라인(B/L2)에 연결되는 제 2 트랜지스터(T2)와, 제 2 트랜지스터(T2)의 소오스와 제 1 스플릿 워드라인(SWL1) 사이에 연결된 제 2 강유전체 커패시터(FC2)로 구성된다.

이와 같은 단위 셀을 복수개 형성하여 셀 어레이부를 구성되는데, 데이터 저장단위로 보면 한쌍의 스플릿 워드라인과 1개의 비트라인, 1개의 트랜지스터(1T)와 1개의 강유전체 커패시터(1C)가 단위셀이 되지만, 구조적으로 보면 한쌍의 스플릿 워드라인과 2개의 비트라인, 2개의 트랜지스터(2T)와 2개의 강유전체 커패시터(2C)가 단위셀이 된다.

이에, 본 발명에서는 구조적인 측면에서의 기본이 되는 2T/2C 구조를 단위셀로 정의한다.

이와 같은 비휘발성 강유전체 메모리 장치의 동작원리를 보다 상세하게 설명하면 다음과 같다.

도 8은 도 7을 이용한 비휘발성 강유전체 메모리 장치의 회로적 구성을 간략화한 것이다.

도 8에 도시한 바와 같이, 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)을 한쌍으로하는 복수개의 스플릿 워드라인쌍들이 로우(ROW)방향으로 형성되고, 상기 스플릿 워드라인쌍들을 가로지는 방향으로 복수개의 비트라인(B/Ln,B/Ln+1)들이 형성되고, 각각의 비트라인과 비트라인 사이에는 양쪽의 비트라인을 통해 전달된 데이터를 센싱하여 데이터 라인(DL) 또는 데이터 바 라인(/DL)으로 전달하는 센싱앰프(SA)들이 형성된다.

이때, 센싱앰프(SA)들을 인에이블시키기 위한 인에이블 신호(SEN)를 출력하는 센싱앰프 인에이블부가 더 구비되고, 비트라인과 데이터 라인들을 선택적으로 스위칭하는 선택스위칭부(CS)가 더 구비된다.

상기의 비휘발성 강유전체 메모리 장치의 동작을 도 9에 도시된 타이밍도를 참조하여 설명하기로 한다.

도 9의 T0구간은 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 'H(High)'로 활성화되기 이전의 구간으로써, 모든 비트라인을 앤모스 트랜지스터의 문턱전압 레벨로 프리챠지(Precharge)시킨다.

T1구간은 제 1, 제 2 스플릿 워드라인(SWL1,SWL2)들이 모두 'H'가 되는 구간으로써, 메인 셀의 강유전체 커패시터의 데이터가 메인 비트라인에 전달되어 비트라인의 레벨이 변화된다.

이때, 로직 'High'로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 서로 반대극성의 전계가 가해지므로 강유전체의 극성이 파괴되면서 많은 전류가 흐르게 되어 비트라인에 높은 전압이 유기된다.

반면에 로직 'Low'로 저장되었던 강유전체 커패시터는 비트라인과 스플릿 워드라인에 동일한 극성의 전계가 가해지므로 강유전체의 극성이 파괴되지 않아 전류가 적게 흐르게 되어 비트라인에 약간 작은 전압을 유기하게 된다.

비트라인에 셀 데이터가 충분히 실리면 센싱앰프를 활성화시키기 위해 센싱앰프 인에이블신호(SEN)를 하이(high)로 천이시켜 비트라인의 레벨을 증폭하게 된다.

한편, 파괴된 셀의 로직 'H' 데이터는 제 1 스플릿 워드라인(SWL1)과 제 2 스플릿 워드라인(SWL2)이 하이(high)인 상태에서 복구할 수 없으므로 다음의 T2,T3구간에서 재저장(Restore)될 수 있도록 한다.

이어, T2구간은 제 1 스플릿 워드라인(SWL1)은 로우(low)로 천이되고 제 2 스플릿 워드라인(SWL2)은 하이(high)상태를 계속 유지하는 구간으로써, 제 2 트랜지스터(T2)는 온(On)상태가 된다. 이때, 해당 비트라인이 하이상태라면 하이 데이터가 제 2 강유전체 커패시터(FC2)의 한쪽 전극에 전달되어 제 1 스플릿 워드라인(SWL1)의 로우(low)상태와 비트라인의 하이(high)레벨 사이에 로직 1 상태가 복구된다.

T3구간은 상기 제 1 스플릿 워드라인(SWL1)이 다시 하이(high)로 천이되고 제 2 스플릿 워드라인(SWL2)은 로우(low)상태로 천이되는 구간으로써, 제 1 트랜지스터(T1)가 온(On)상태가 된다. 이때 해당 비트라인이 하이상태라이면 하이 데이터가 제 1 강유전체 커패시터(FC1)의 한쪽 전극에 전달되므로써 제 2 스플릿 워드라인(SWL2)의 하이 레벨 사이에 로직 1 상태가 복구된다.

다음에 도 10은 1T1C 비휘발성 강유전체 메모리를 갖는 회로 구성도이다.

도 10에 도시한 바와 같이 비휘발성 강유전체 메모리 장치의 어레이 구성은 크게 메인셀영역과 레퍼런스셀영역으로 나눌 수 있다.

메인셀영역의 어레이는 스플릿 워드라인 구조를 갖고 메인셀 어레이의 한쪽 칼럼부분에 레퍼런스셀(Reference Cell:RC)이 구성되어 있다.

어레이를 구성하는 두 개의 스플릿 워드 라인을 각각 (SWL1_N-1), (SWL2_N-1)과 (SWL1_N), (SWL2_N)이라고 하면, SWL 드라이버 블록(101)에 의해 한쌍의 스플릿 워드라인이 활성화되면 메인셀 영역과 레퍼런스셀 영역의 셀들이 동시에 활성화된다.

이때, 메인셀의 데이터는 메인 비트라인(BL1)(BL2)에 전달되어 센스 앰프(103a)(103b)에 전달되고 레퍼런스셀의 데이터는 레퍼런스 비트라인(RBL1)(RBL2)에 전달된다.

여기서, 레퍼런스 비트 라인 신호는 센스 앰프에 직접 이용되지 않고 레벨 쉬프트 트레이서(Level Shift Tracer;LT)(102a)(102b)를 통한 증폭 과정을 거쳐 그출력이 센스 앰프의 입력으로 사용된다.

이때, 레퍼런스 비트라인 신호는 메인 비트라인의 로직 제로상태와 같게 된다.

이는 메인셀과 레퍼런스셀의 크기를 같게 구성하고 레퍼런스셀에는 로직 제로를 저장하도록 되어있기 때문이다.

따라서 레벨 쉬프트 트레이서는 레퍼런스 비트 라인의 레벨을 감지하여 ΔV에 해당하는 값을 추가한 레벨로 출력을 내보낸다.

출력 레벨은 메인 셀에 의한 메인 비트 라인의 레벨 'High'와 레벨 'Low'의 사이에 위치한다.

이와 같은 1T1C 구조의 비휘발성 강유전체 메모리는 레퍼런스 셀이 스플릿 워드 라인의 신호를 받으므로써 안정적이고, 셀의 열화 현상이 억제된다.

그러나 강유전체 메모리 장치를 도 10에서와 같이 구성하는 경우에는 하나의 SWL 드라이버 블록에 의해 제어되는 셀들로 구성된 셀 어레이 블록에 대응하여 센스 앰프 어레이가 구성되므로 비트 라인 로딩 때문에 소자의 데이터 입출력 동작의 고속화에 한계가 있고, 전체 어레이 구성시에 칩 레이 아웃 면적의 축소가 어렵다.

그러므로 데이터 센싱 동작에서 비트 라인 로딩에 의한 영향을 줄이고, 센스 앰프 어레이의 배치 용이성을 확보하기 위한 새로운 구조의 셀 어레이에 대하여 설명하면 다음과 같다.

도 11은 두 개의 SWL 드라이버 블록에 의해 구동 제어되는 셀 어레이들의 레이 아웃 구성을 나타낸 것이다.

하나의 SWL 드라이버 블록(110)의 구동 제어를 받는 셀 어레이 블록을 상하의 두개로 분리하고 다른 하나의 SWL 드라이버 블록(111)의 구동 제어를 받는 다른 셀 어레이 블록을 상하의 두 개로 분리하여 그 분리 영역에 데이터 센싱 동작에서의 셀 선택 수단인 스위칭 소자들을 구성하여 전체적으로 센싱 동작에서 발생하는 비트 라인 로딩을 줄인 것이다.

여기서, SWL 드라이버 블록(110)의 구동 제어를 받는 셀 어레이 블록과 SWL 드라이버 블록(111)의 구동 제어를 받는 상부 셀 어레이 블록의 홀수열 또는 짝수열의 어느 한 열의 스위칭 소자에 연결되는 비트 라인의 셀들은 제 2 센스 앰프 어레이(115a)(115b)를 공유한다.

이와 같은 센스 앰프 어레이의 공유는 전체적으로 레이 아웃 설계를 용이하게 한다.

그 구성은 SWL 드라이버 블록(110)의 구동 제어를 받는 셀 어레이 블록을 셀 어레이 블록 11(112a)과 셀 어레이 블록 21(112b) 그리고 셀 어레이 블록 12(112c)와 셀 어레이 블록 22(112d)으로 나누고, 셀 어레이 블록 11(112a)과 셀 어레이 블록 21(112b)사이 그리고 셀 어레이 블록 12(112c)와 셀 어레이 블록 22(112d)사이에 각각 셀 블록 선택 스위치부(117a)(117b)를 구성한다.

그리고 SWL 드라이버 블록(111)의 구동 제어를 받는 셀 어레이 블록을 셀 어레이 블록 31(113a)과 셀 어레이 블록 41(113b) 그리고 셀 어레이 블록 32(113c)와 셀 어레이 블록 42(113d)으로 나누고, 셀 어레이 블록 31(113a)과 셀 어레이 블록 41(113b)사이 그리고 셀 어레이 블록 32(113c)와 셀 어레이 블록 42(113d)사이에 각각 셀 블록 선택 스위치부(118a)(118b)를 구성한다.

상기 셀 블록 선택 스위치부(117a)(117b)(118a)(118b)의 각 스위칭 소자의 출력선은 각각 상부쪽의 센스 앰프 어레이와 하부쪽의 센스 앰프 어레이에 교대로 연결된다.

그러므로 홀수열 또는 짝수열의 어느 하나의 비트라인에 연결되는 셀들은 각각 상부쪽에 구성되는 센스 앰프 어레이를 통하여 데이터의 입출력이 이루어지고 다른 하나의 비트 라인에 연결되는 셀들은 하부쪽에 구성되는 센스 앰프 어레이를 통하여 데이터의 입출력이 이루어진다.

그리고 서로 다른 SWL 드라이버 블록들의 구동 제어를 받는 셀 어레이 블록들은 그 블록들 사이에 구성되는 센스 앰프 어레이를 공유한다.

도 11에서 보면, SWL 드라이버 블록(110)의 구동 제어를 받는 하부의 셀 어레이 블록 21,22(112b)(112d)과 SWL 드라이버 블록(111)의 구동 제어를 받는 상부의 셀 어레이 블록 31,32(113a)(113c)사이에 구성되는 제 2 센스 앰프 어레이(115a)(115b)가 공유되는 블록이다.

그리고 셀 어레이 블록 11,12(112a)(112c)의 상부와 셀 어레이 블록 41,42(113b)(113d)하부에는 각각 다른 SWL 드라이버 블록들의 구동 제어를 받는 셀 어레이 블록들과 공유되는 제 1 센스 앰프 어레이(114a)(114b),제 3 센스 앰프 어레이(116a)(116b)가 구성된다.

상기의 셀어레이 블럭을 갖는 비휘발성 강유전체 메모리 장치에서 어드레스를 선택할 때 칼럼 어드레스에서 페일(fail)이 발생될 때는 이를 구제하기 위한 회로가 필요하다.

본 발명에서는 셀 어레이가 상기와 같이 구성될 때 칼럼 어드레스에 페일이 발생되었을 때 이를 구제하기 위해 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치에 대하여 제안한 것이다.

도 12는 본 발명의 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리장치를 개념적으로 도식화한 것이고, 도 13은 도 12의 구체적 불록구성도이며, 도 14는 도 13의 레퍼런스셀 영역과 메인셀 영역과 리던던시셀 영역의 구성블록도이다.

도 12는 레퍼런스 레벨발생부와, 메인셀에 관련된 칼럼 블럭회로와, 리던던시셀에 관련된 칼럼 블럭회로와, 칼럼 리던던시 구동회로부(125)와, 데이터 입/출력 버퍼부(125)로 나눌 수 있다.

메인셀에 관련된 칼럼 블록회로는 메인셀 어레이 블럭부(121a)와, 제 1 증폭부(122a)와, 제 2 증폭부(MA1)(123a)와, 제 3 증폭부(MA2)(124a)로 나눌 수 있고, 리던던시셀에 관련된 칼럼 블록회로는 리던던시셀 어레이 블록부(121b)와 리던던시 제 1 증폭부(122b)와, 리던던시 제 2 증폭부(리던던시 MA1)(123b)와 리던던시 제 3 증폭부(리던던시 MA2)(124b)로 나눌 수 있다.

레퍼런스 레벨발생부(120)는 셀영역을 센싱할 때 칼럼 레퍼런스 레벨을 만들기 위한 영역이고, 칼럼 리던던시 구동회로부(125)는 메인셀의 칼럼 어드레스에 페일(Fail)이 발생하면 해당 메인셀의 페일 칼럼을 리던던시 칼럼으로 대체하는 역할을 하고, 데이터 입/출력 버퍼부(126)는 리던던시 칼럼으로 대체되어 구제된 칼럼 데이터를 입출력 패드에 전달하는 역할을 한다.

상기 메인셀에 관련된 칼럼 블럭회로와, 리던던시셀에 관련된 칼럼 블록회로는 각각 3단계의 증폭과정을 거치는 증폭기가 있다.

첫번째 증폭기는 셀의 데이터를 일차적으로 증폭하는 비트라인 센스 앰프(S/A)로써 제 1 증폭부(122a)와 리던던시 제 1 증폭부(122b)가 있다.

두 번째 증폭기는 제 1 증폭부(122a)와 리던던시 제 1 증폭부(122b)의 출력 버스를 통해서 출력되는 데이터를 증폭하는 앰프로써, 제 2 증폭부(123a)와 리던던시 제 2 증폭부(123b)가 있다.

세 번째 증폭기는 제 2 증폭부(123a)와 리던던시 제 2 증폭부(123b)의 출력 버스를 통해서 출력되는 데이터를 증폭하는 앰프로써, 제 3 증폭부(124a)와 리던던시 제 3 증폭부(124b)가 있다.

본 발명의 메인셀영역과 리던던시셀영역의 리드/라이트 동작은 데이터 패스(Path)가 구별되지 않고 상기 3단계의 데이터 패스를 이용하여 수행된다.

상기 제 1, 제 2, 제 3 증폭부를 통하여 메인셀에 리드/라이트 하는 동작을 설명하면 다음과 같다.

먼저 리드모드에서는 제 1 증폭부(비트라인 S/A)(122a)에서 메인셀의 데이터가 일차증폭된다. 이 증폭된 제 1 증폭부(122a)의 출력신호들은 공통의 출력버스(리드/라이트 동작때 공통으로 사용되는 버스)를 통하여 제 2 증폭부(MA1)(123a)에 입력되어 한번더 증폭된다. 그리고 MA1(123a)의 출력이 MA1(123a)의 공통 출력버스를 통해서 제 3 증폭부(124a)에 입력되어 최종 증폭되고, 최종 증폭된 데이터는 출력 버퍼를 통해서 입/출력 패드로 전달된다.

다음에 라이트(Write) 모드에서는 리드/라이트 모드에 상관없이 셀 어레이에 연결된 셀의 데이터를 읽어낸다. 즉, 제 1 증폭부(비트라인 S/A)(122b)에서 메인셀의 데이터가 일차 증폭된다. 그리고 데이터 입력 버퍼부로부터 라이트할 데이타가 제 2 증폭부(MA1)(123a)에 전달되었다가 제 2 증폭부(MA1)(123a)와 제 3 증폭부(MA2)(124a)를 통해 순차적으로 증폭된다. 그리고 센스앰프의 칼럼 선택 트랜지스터의 게이트가 열리면서 센스앰프의 데이터는 비트라인에 전달되고, 메인셀에 새로운 데이터를 라이트하게 된다.

상기와 같은 구조를 갖는 센스앰프를 이용한 리드/라이트 동작은 같은 데이터 버스를 이용하여 진행할 수 있다. 즉, 별도의 리드 버스와 라이트 버스가 필요없이 리드/라이트 버스를 한 개로 통하여 사용할 수 있다.

상기와 같은 계층구조를 갖는 증폭기를 구비한 본 발명 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리장치의 구성을 도 13과 도 14를 참조하여 보다 상세하게 설명한다.

도 13과 도 14에 설명한 바와 같이 레퍼런스셀 어레이 블록에는 서로 다른 SWL 드라이버 블록에 의해 구동되는 RCA12,RCA22와, RCA32,RCA43이 있고, 메인셀 어레이 블록에는 서로 다른 SWL 드라이버 블록에 의해 구동되는 MCA12,MCA22와,MCA32,MCA42이 있고, 리던던시셀 어레이 블록에는 복수개의 셀 어레이 블록들(RdCA12,RdCA22,RdCA32,RdCA42)이 있고, 상기 RdCA12,RdCA22와 RdCA32,RdCA42는 각각 다른 SWL 드라이버 블록의 구동제어를 받는다.

그리고 서로 같은 SWL 드라이버 블록의 제어를 받는 셀 어레이 블록들의 사이에는 제 1, 제 2 셀블록 선택 스위치부(134,135)가 있다.

RCA12와 RCA22의 사이에는 셀블록 선택 스위치들(134-1,134-2)이 구성되어 있고, RCA32와 RCA42의 사이에는 셀블록 선택 스위치들(135-1,135-2)이 구성되어 있다.

그리고 MCA12,MCA22의 사이에는 셀블록 선택 스위치들(134-3,134-4,134-5,134-6)이 구성되어 있고, MCA32,MCA42의 사이에는 셀 블록 선택 스위치들(135-3,135-4,135-5,135-6)이 구성되어 있다.

그리고 RdCA12와 RdCA22의 사이에는 셀블록 선택 스위치들(134-7,134-8)이 구성되어 있고, RdCA32와 RdCA42의 사이에는 셀블록 선택 스위치들(135-7,135-8)이 구성되어 있다.

그리고 상기 메인셀 어레이 블록의 제 1-1 제 2-1, 제 3-1 센스앰프부들(131a,132a,133a)은 제 1 증폭부(122a)를 구성하고, 리던던시셀 어레이 블록의 제 1-2, 제 2-2, 제 3-2 센스앰프부들(131b,132b,133b)은 리던던시 제 1 증폭부(122b)를 구성한다.

그리고 제 1-1, 제 1-2 센스앰프부(131a,131b)는 제 1 센스앰프 어레이(131)를 구성하고, 제 2-1, 제 2-2 센스앰프부(132a,132b)는 제 2 센스앰프 어레이(132)를 구성하고, 제 3-1, 제 3-2 센스앰프부(133a,133b)는 제 3 센스앰프 어레이(133)를 구성한다.

그리고 메인셀 어레이 블록의 제 1-1 센스앰프부(131a)는 센스앰프들(131a-1,131a-2)로 구성되고, 제 2-1 센스앰프부는 센스앰프들(132a-1,132a-2)로 구성되고, 제 3-1 센스앰프부(133a)는 센스앰프들(133a-1,133a-2)로 구성되었다.

그리고 리던던시셀 어레이 블록의 제 2-1 센스앰프부(131b)는 센스앰프(131b-1)로 구성되고, 제 2-2 센스앰프부(132b)는 센스앰프(132b-1)로 구성되고, 제 3-2 센스앰프부(133b)는 센스앰프(133b-1)로 구성된다.

그리고 서로 다른 SWL 드라이버의 구동제어신호를 받는 메인셀 어레이 블록과 리던던시셀 어레이 블록의 각 셀 어레이 블록 사이에 위치하는 제 2 센스앰프 어레이(132)에 속하는 센스앰프들(132a-1,132a-2,132b-1)은 셀 어레이 블록들(MCA22,RdCA22)의 홀수열 비트라인에 연결된 셀블록 선택 스위치들(134-3,134-5,134-7)과, 셀 어레이 블록들(MCA32,RdCA32)의 홀수열 비트라인에 연결된 셀블록 선택 스위치들(135-3,135-5,135-7)에 공통으로 연결되어 공유된다.

그리고 셀 어레이 블록들의 짝수열 비트라인에 연결된 셀블록 선택 스위치들은 도면에 도시되지 않은 다른 SWL 드라이버의 구동 제어신호를 받는 셀 어레이 블록들의 짝수열 비트라인에 연결된 셀블록 선택 스위치들에 공통으로 연결되어 각 센스앰프를 공유한다.

이때 각 셀 블록 선택 스위치는 셀어레이 블록들의 비트라인에 연결되어서 상부 및 하부의 셀블록을 선택한다.

그리고 메인셀 어레이 블록과 리던던시셀 어레이 블록의 각 셀 블록 선택 스위치의 출력신호는 각각 상부,하부의 각 센스앰프 어레이부의 각 센스앰프의 입력으로 사용된다. 즉, 짝수열은 상부의 센스앰프의 입력으로 연결되고, 홀수열은 하부의 센스앰프의 입력으로 연결된다.

그리고 레퍼런스셀 블록의 연결관계를 설명하면 다음과 같다.

도 13과 도 14에 도시한 바와 같이 칼럼 레퍼런스 셀에서 셀블록 선택 스위치(134-1,134-2)의 입력은 레퍼런스 셀 어레이(RCA12,RCA22)의 비트라인을 입력으로 받고, 그 출력신호는 각각 상하의 레벨 쉬프트 트레이서(LT1,LT2)의 입력으로 사용된다.

즉, 짝수열 셀 블록 선택 스위치(134-2)의 출력은 상부의 레벨 쉬프트 트레이서(LT1)의 입력으로 연결되고, 홀수열의 셀 블록 선택 스위치(134-1)의 출력은 하부의 레벨 쉬프트 트레이서(LT2)의 입력으로 연결된다.

그리고 셀블록 선택 스위치(135-1,135-2)의 입력은 레퍼런스 셀 어레이(RCA32,RCA42)의 비트라인을 입력으로 받고 그 출력신호는 각각 상하의 레벨 쉬프트 드레이서(LT2,LT3)의 입력으로 사용된다.

즉, 짝수열 셀 블록 선택 스위치(135-2)의 출력은 상부의 레벨 쉬프트 트레이서(LT2)의 입력으로 연결되고, 홀수열의 셀 블록 선택 스위치(135-1)의 출력은 하부의 레벨 쉬프트 트레이서(LT3)의 입력으로 연결된다.

상기와 같은 구조는 센스 앰프 어레이 및 레벨 쉬프트 트레이서의 개수를 줄일 수 있음을 보여준다.

상기의 셀블록 선택 스위치의 상부 셀블록과 연결된 것을 탑(Top) 비트라인이라고 하고, 하부의 셀블록과 연결된 것을 바텀(Bot) 비트라인이라고 한다. 이때 상부 비트라인과 하부 비트라인은 같은 층(Layer)에 구성한다.

그리고 셀블록 선택 스위치 중 상부 센스앰프와 연결된 센스앰프 입력라인은 탑(Top) 센스라인이라고 하고, 하부 센스앰프와 연결된 센스앰프 입력라인은 바텀(Bot) 센스라인이라고 한다. 이때 탑 센스라인과 바텀 센스라인은 다른 층(layer)에 구성한다.

상기의 구성 중 메인셀영역의 데이터를 센싱하여 증폭하는 구성에 대하여 설명하면 다음과 같다.

상기 MCA12,MCA22의 상, 하부와 MCA32,MCA42의 상,하부에 형성된 제 1, 제 2 제 3 센스앰프 어레이부에서 로우 방향으로 동일선상에 위치한 센스앰프들이 공유되며 센스앰프들의 출력신호를 인터페이스하는 제 1, 제 2, 제 3 데이터 버스들(DB1,DB2,DB3)과, 각 제 1 데이터 버스들(DB1,DB2,DB3)의 출력단에 연결된 제 1, 제 2, 제 3 스위칭부(SW1,SW2,SW3)와, 상기 제 1, 제 2, 제 3 데이터버스들(DB1,DB2,DB3)을 통해 전달된 신호를 인터페이스 하는 제 4 데이터 버스(DB4)와, 상기 제 4 데이터버스(DB4)를 통해 전달된 신호를 센싱 및 증폭하는 제 2 증폭부(123a)과, 상기 제 2 증폭부(123a)의 출력신호를 인터페이스하는 제 5 데이터버스(DB5)와, 제 5 데이터 버스(DB5)를 통해 전달된 신호를 센싱 및 증폭하는 제 3 증폭부(124a)를 포함하여 구성된다.

상기에서 제 1, 제 3 스위칭부(SW1,SW3)는 서로 다르게 스위칭되므로 제 4데이터 버스(DB4)는 4개의 데이터 라인으로 구성된다.

그리고 상기 메인셀 어레이 블록으로부터 데이터를 센싱하여 증폭할 때 칼럼 어드레스에서 페일(Fail)이 발생할 경우에 이를 리던던시셀 어레이 블록의 칼럼 어드레스로 대체하여 데이터를 센싱하기 위한 구성에 대하여 설명하면 다음과 같다.

상기 RdCA12,RdCA22의 상, 하부와 RdCA32,RdCA42의 상,하부에 형성된 제 1, 제 2, 제 3 센스앰프 어레이부의 센스앰프(131b-1,132b-1,133b-1)의 출력신호를 각각 전달받는 제 6, 제 7, 제 8 데이터 버스(DB6,DB7,DB8)들과, 각 제 6, 제 7, 제 8 데이터 버스(DB6,DB7,DB8)의 출력단에 각각 연결된 제 4, 제 5, 제 6 스위칭부(SW4,SW5,SW6)와, 상기 제 6, 제 7, 제 8 데이터버스(DB6,DB7,DB8)를 통해 전달된 신호를 인터페이스 하는 제 9 데이터 버스(DB9)와, 상기 제 9 데이터버스(DB9)를 통해 전달된 신호를 센싱 및 증폭하는 리던던시 제 2 증폭부(123b)과, 상기 리던던시 제 2 증폭부(123b)의 출력신호를 인터페이스하는 제 10 데이터버스(DB10)와, 제 10 데이터 버스(DB10)를 통해 전달된 신호를 센싱 및 증폭하는 리던던시 제 3 증폭부(124b)을 포함하여 구성된다.

상기에서 제 4, 제 6 스위칭부(SW4,SW6)는 서로 다르게 스위칭되므로 제 9 데이터 버스(DB9)는 4개의 데이터 라인으로 구성된다.

그리고 메인셀 어레이블록의 칼럼 어드레스에 페일이 발생하면, 해당 메인셀의 페일된 칼럼을 구제 칼럼으로 대체하기 위한 리던던시 구동회로부(125)가 있고, 이렇게 구제된 상기 칼럼 데이터를 입/출력 패드에 전달하기 위한 데이터 입/출력 버퍼(126)가 있다.

다음에 상기의 구성 중 제 1 증폭부 및 리던던시 제 1 증폭부의 구성에 대하여 설명하면 다음과 같다.

도 15는 레퍼런스 신호에 대해 메인 비트라인의 신호를 센싱하는 제 1 증폭부를 상세하게 도시한 것이다.

도면에서와 같이, 소오스에 인가되는 메인 비트라인의 신호를 스위칭하는 제 1 트랜지스터(T1)와, 소오스에 인가되는 레퍼런스 신호를 스위칭하는 제 2 트랜지스터(T2)와, 게이트가 상기 제 2 트랜지스터(T2)의 소오스와 연결되고 드레인은 상기 제 1 트랜지스터(T1)의 드레인과 연결되는 제 3 트랜지스터(T3)와, 게이트가 상기 제 1 트랜지스터(T1)의 입력단과 연결되고 드레인은 상기 제 2 트랜지스터(T2)의 드레인과 연결되는 제 4 트랜지스터(T4)와, 소오스가 접지단에 연결되고 드레인은 상기 제 3, 제 4 트랜지스터와 공통으로 연결되는 제 5 트랜지스터(T5)와, 게이트가 상기 제 2 트랜지스터(T2)의 드레인에 연결되고 소오스는 전원전압단(Vcc)에 연결되며 드레인은 제 1 트랜지스터(T1)의 드레인과 연결되는 제 6 트랜지스터(T6)와, 게이트가 상기 제 1 트랜지스터(T1)의 드레인에 연결되고 소오스는 전원전압단에 연결되며 드레인은 상기 제 2 트랜지스터(T2)의 드레인과 연결되는 제 7 트랜지스터(T7)와, 상기 제 6 트랜지스터(T6)의 드레인과 제 7 트랜지스터(T7)의 드레인은 이퀄라이징시키는 제 8 트랜지스터(T8)와, 소오스가 상기 제 3 트랜지스터(T3)의 드레인에 연결되어 증폭된 메인 비트라인의 신호를 데이터 버스(D1)로 스위칭하는 제 9 트랜지스터(T9)와, 소오스가 상기 제 4 트랜지스터(T4)의 드레인에 연결되어 상기 증폭된 메인 비트라인의 신호의 역위상 신호를 데이터 바 버스(DBB1)로 스위칭하는 제 10 스위칭 소자(T10)를 포함하여 구성된다.

여기서, 상기 메인 비트라인의 신호를 상기 제 1 트랜지스터(T1)의 소오스로 스위칭하는 제 11 트랜지스터(T11)가 더 구성되고, 상기 레퍼런스 신호를 상기 제 2 트랜지스터(T2)의 소오스로 스위칭하는 제 12 트랜지스터(T12)가 더 구성된다.

그리고 상기 제 11 트랜지스터(T11)는 메인 비트라인 컨트롤 신호(BLC)에 의해 제어되고 제 12 트랜지스터(T12)는 레퍼런스 비트라인 컨트롤 신호(RLC)에 의해 제어된다.

한편, 상기 제 1 트랜지스터(T1)는 증폭된 신호를 제 4 트랜지스터(T4)의 게이트로 피드백시키는 기능을 더 포함하고, 상기 제 2 트랜지스터(T2)는 증폭된 신호를 제 3 트랜지스터(T3)의 게이트로 피드백시키는 기능을 더 포함한다.

또한, 제 1, 제 2 트랜지스터(T1,T2)는 데이터 라이트시 온(On)상태를 유지하고 데이터 리드시에는 오프(Off)상태를 유지한다.

제 9, 제 10 트랜지스터(T9,T10)는 칼럼 선택신호(CS)에 의해 제어된다.

이와 같은 제 1 증폭부에 있어서, 상기 제 6, 제 7 트랜지스터(T6,T7) 및 제 8 트랜지스터(T8)는 피모스 트랜지스터(PMOS)로 구성되고, 그 이외에는 앤모스 트랜지스터(NM0S)로 구성된다.

상기 제 5 트랜지스터(T5)는 센싱앰프 활성화 신호(SEN)에 의해 동작하고 제 8 트랜지스터(T8)는 센싱앰프 이퀄라이징 신호(SEQ)에 의해 동작한다.

그리고 제 1, 제 2 트랜지스터(T1,T2)의 게이트에는 래치 인에이블 컨트롤 신호(LEC)가 인가된다.

이와 같이 구성된 제 1 증폭부의 동작을 설명하면 다음과 같다.

먼저, 프리챠지 동안에는 메인 비트라인 컨트롤 신호(BLC)와 레퍼런스 비트라인 컨트롤 신호(RLC) 및 래치 인에이블 컨트롤 신호(LEC)가 하이레벨이 되고, 칼럼 선택신호(CS), 센싱앰프 활성화 신호(SEN) 및 센싱앰프 이퀄라이징 신호(SEQ)는 로우레벨이 된다.

리드 모드에서 활성화시에는 센싱앰프 이퀄라이징 신호(SEQ)와 센싱앰프 활성화 신호(SEN)는 하이레벨이 되고 상기 메인 비트라인 컨트롤 신호(BLC)와 레퍼런스 비트라인 컨트롤 신호(BLC) 및 래치 인에이블 컨트롤 신호(LEC)가 로우 레벨로 셋 업된다.

따라서, 메인 비트라인의 신호는 증폭되어 데이터 버스(D1)과 데이터 바 버스(DBB1)을 통해 제 2 증폭부으로 출력된다.

이때, 래치 인에이블 컨트롤 신호(LEC)가 로우 레벨로 천이됨으로써, 메인 비트라인과 데이터 버스(D1)및 데이터 바 버스(DBB1)이 서로 분리된다.

이어서, 라이트 모드의 경우에는 센싱앰프 활성화 신호(SEN)가 하이레벨로 바뀌기 이전에 센싱앰프 이퀄라이징 신호(SEQ), 칼럼 선택신호(CS), 그리고 래치 인에이블 컨트롤 신호(LEC)를 하이 레벨로 셋 업시킨다.

따라서, 셀에 라이트할 데이터가 데이터 버스(D1)와 데이터 바 버스(DBB1)을 통해 입력되어 메인 비트라인으로 전달된다.

상기 메인 비트라인에 충분히 전달되었으면, 나머지 신호들은 그대로 유지한 상태에서 센싱앰프 활성화 신호(SEN)를 하이 레벨로 천이시킨다.

따라서, 제 1 증폭부가 활성화 상태가 되어 라이트 할 데이터를 메인 비트라인을 통해 해당 셀로 전달한다.

이와 같이, 제 1 증폭부에 인가되는 컨트롤 신호들을 적절히 조절하여 셀의 데이터를 리드하여 데이터 버스 및 데이터 바 버스를 통해 출력하는 리드 동작과, 상기 데이터 버스 및 데이터 바 버스를 통해 입력되는 라이트 할 데이터를 메인 비트라인을 통해 해당 셀에 저장하는 라이트 동작을 수행할 수 있다.

다음에 제 2 증폭부와 리던던시 제 2 증폭부의 구성에 대하여 설명하면 다음과같다.

도 16에 도시한 바와 같이, 데이터 버스(D1) 및 데이터 바 버스(DBB1)를 통해 전달된 신호를 센싱하여 그 출력을 또다른 데이터 버스(D2) 및 데이터 바 버스(DBB2)로 인가하는 센싱앰프에 있어서, 소오스에 인가되는 데이터 버스(D1)의 신호를 스위칭하는 제 1 트랜지스터(T1)와, 소오스에 인가되는 데이터 바 버스(DBB1)의 신호를 스위칭하는 제 2 트랜지스터(T2)와, 게이트가 상기 제 2 트랜지스터(T2)의 소오스와 연결되고 드레인은 상기 제 1 트랜지스터(T1)의 드레인과 연결되는 제 3 트랜지스터(T3)와, 게이트가 상기 제 1 트랜지스터(T1)의 입력단과 연결되고 드레인은 상기 제 2 트랜지스터(T2)의 드레인과 연결되는 제 4 트랜지스터(T4)와, 소오스가 접지단에 연결되고 드레인은 상기 제 3, 제 4 트랜지스터(T4)의 소오스와 공통으로 연결되는 제 5 트랜지스터(T5)와, 게이트가 상기 제 2 트랜지스터(T2)의 드레인에 연결되고 소오스는 전원전압단에 연결되며 드레인은 상기 제 1 트랜지스터(T1)의 드레인과 연결되는 제 6 트랜지스터(T6)와, 게이트가 상기제 1 트랜지스터(T1)의 드레인에 연결되고 소오스는 전원전압단에 연결되며 드레인은 상기 제 2 트랜지스터(T2)의 드레인과 연결되는 제 7 트랜지스터(T7)와, 상기 제 6 트랜지스터(T6)의 드레인과 제 7 트랜지스터(T7)의 드레인을 이퀄라이징시키는 제 8 트랜지스터(T8)와, 데이터 버스(D1)와 데이터 바 버스(DBB1)를 이퀄라이징시키는 제 9 트랜지스터(T9)를 포함하여 구성된다.

여기서, 상기 제 1 트랜지스터(T1)는 증폭된 신호를 상기 제 4 트랜지스터(T4)의 게이트로 피드백시키는 기능을 더 포함하고 상기 제 2 트랜지스터(T2)는 증폭된 신호를 제 3 트랜지스터(T3)의 게이트로 피드백시키는 기능을 더 포함한다.

상기 제 6, 제 7 트랜지스터(T6,T7) 및 제 8 트랜지스터(T8)는 피모스 트랜지스터(PMOS)로 구성하고 그 이외에는 앤모스 트랜지스터(NMOS)로 구성한다.

상기 제 9 트랜지스터(T9)는 데이터 버스(D1)와 데이터 바 버스(DBB1)을 이퀄라이징시키는 신호(DLEQ)에 의해 동작하며, 제 5 트랜지스터(T5)는 센싱앰프 활성화 신호(DSEN)에 의해 동작한다.

제 8 트랜지스터(T8)는 센싱앰프 이퀄라이징 신호(DSEQ)에 의해 동작한다.

그리고 상기 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2)의 게이트에는 래치 인에이블 컨트롤 신호(DLEC)가 인가된다.

이와 같이 구성된 제 2 증폭부와 리던던시 제 2 증폭부의 동작을 설명하면 다음과 같다.

먼저, 프리챠지(precharge) 동안에는 데이터 버스(D1)와 데이터 바버스(DBB1)를 이퀄라이징시키는 데이터 버스 이퀄라이징 신호(DLEQ)와 래치 인에이블 컨트롤 신호(DLEC)는 하이레벨이고, 센싱앰프 이퀄라이징 신호(DSEQ)와 센싱앰프 활성화 신호(DSEN)는 로우레벨이다.

따라서, 제 1 증폭부의 출력을 인터페이스하는 상기 데이터 버스(D1) 및 데이터 바 버스(DBB1)은 하이레벨로 프리챠지 된다.

리드 모드의 활성화시에는 센싱앰프 이퀄라이징 신호(DSEQ)와 센싱앰프 활성화 신호(DSEN)가 하이레벨이 되고, 데이터 라인 이퀄라이징 신호(DLEQ)와 래치 인에이블 컨트롤 신호(DLEC)가 로우레벨로 셋 업(Set Up)되면 데이터 버스(D1) 및 데이터 바 버스(DBB1)의 신호는 증폭된다.

이때 래치 인에이블 컨트롤 신호(DLEC)는 로우 레벨로 바뀌어 상기 데이터 버스(D1)와 데이터 바 버스(DBB1)는 제 2 증폭부의 출력을 인터페이스하는 데이터 버스(D2)와 데이터 바 버스(DBB2)와는 서로 분리된다.

라이트 모드의경우, 센싱앰프 활성화 신호(DSEN)가 하이레벨로 바뀌기 전에 센싱앰프 이퀄라이징 신호(DSEQ)와 래치 인에이블 컨트롤 신호(DLEC)가 하이레벨로 셋 업시키고, 데이터 버스 이퀄라이징 신호(DLEQ)는 로우 레벨로 셋 업시킨다.

따라서, 셀에 라이트(Write)할 출력측 데이터가 데이터 버스(D2)와 데이터 바 버스(DBB2)를 통해 입력되어 입력측 데이터 버스(D1)와 데이터 바 버스(DBB1)으로 전달된다.

상기 라이트할 데이터가 데이터 버스(D1)와 데이터 바 버스(DBB1)에 충분히 전달되었으면, 나머지 신호들은 그대로 유지한 상태에서 센싱앰프 활성화신호(DSEN)를 하이레벨로 천이시킨다.

따라서, 제 2 증폭부가 활성화 상태가 되어 증폭된 데이터(셀에 라이트할 데이터)가 제 1 증폭부로 전달되어 결국 메인 비트라인을 통해 데이터를 라이트할 수가 있게 된다.

한편, 도 17은 본 발명의 비휘발성 강유전체 메모리 장치의 센싱앰프에 따른 제 3 증폭부와 리던던시 제 3 증폭부를 보다 상세하게 도시하였다.

도 17에 도시한 제 3 증폭부와 리던던시 제 3 증폭부는 제 2 증폭부로부터 데이터 버스(D2)와 데이터 바 버스(DBB2)를 통해 전달된 신호를 증폭하여 칼럼 리던던시 구동회로부(125)를 거쳐서 입/출력 패드로 전달한다.

그 구성을 보면, 상기 데이터 버스(D2)를 통해 전달된 신호를 스위칭하는 제 1 트랜지스터(T1)와, 상기 데이터 바 버스(DBB2)를 통해 전달된 신호를 스위칭하는 제 2 트랜지스터(T2)와, 제 1 트랜지스터(T1)의 소오스와 제 2 트랜지스터(T2)의 소오스를 이퀄라이징 시키는 제 3 트랜지스터(T3)와, 제 1 트랜지스터(T1)의 드레인과 제 2 트랜지스터(T2)의 드레인을 이퀄라이징시키는 제 4 트랜지스터(T4)와, 소오스에 인가되는 데이터 버스(D2)의 신호를 스위칭하는 제 5 트랜지스터(T5)와, 소오스에 인가되는 데이터 바 버스(DBB2)의 신호를 스위칭하는 제 6 트랜지스터(T6)와, 게이트가 제 6 트랜지스터(T6)의 소오스와 연결되고 드레인은 제 5 트랜지스터의 드레인과 연결되는 제 7 트랜지스터(T7)와, 게이트가 제 5 트랜지스터(T5)의 입력단과 연결되고 드레인은 제 6 트랜지스터(T6)의 드레인과 연결되는 제 8 트랜지스터(T8)와, 소오스가 접지단에 연결되고 드레인은 제 7, 제 8 트랜지스터(T7,T8)의 소오스와 공통으로 연결되는 제 9 트랜지스터(T9)와, 게이트가 상기 제 6 트랜지스터(T6)의 드레인에 연결되고 소오스는 전원전압단에 연결되며 드레인은 상기 제 5 트랜지스터(T5)의 드레인과 연결되는 제 10 트랜지스터(T10)와, 게이트가 제 5 트랜지스터(T5)의 드레인에 연결되고 소오스는 전원전압단에 연결되며 드레인은 제 6 트랜지스터(T6)의 드레인과 연결되는 제 11 트랜지스터(T11)와, 제 10 트랜지스터(T10)의 드레인과 제 11 트랜지스터(T11)의 드레인을 이퀄라이징시키는 제 12 트랜지스터(T12)와, 증폭된 신호를 상기 입/출력 패드로 스위칭하는 제 13 트랜지스터(T13)를 포함하여 구성된다.

여기서, 제 3 트랜지스터(T3)와 제 4 트랜지스터(T4)는 데이터 버스(D2)와 데이터 바 버스(DBB2)를 이퀄라이징시키는 데이터 버스 이퀄라이징 신호(DLOEQ)에 의해 제어된다.

그리고 제 5 트랜지스터(T5)는 증폭된 신호를 제 6 트랜지스터(T6)의 게이트로 피드백시키는 기능을 더 포함하고 제 6 트랜지스터(T6)는 증폭된 신호를 제 5 트랜지스터(T5)의 게이트로 피드백시키는 기능을 더 포함한다.

제 9 트랜지스터(T9)는 센싱앰프 활성화 신호(DOSEN)에 의해 동작하고, 제 12 트랜지스터(T12)는 센싱앰프 이퀄라이징 신호(DOSEQ)에 의해 동작한다.

제 5 트랜지스터(T5)와 제 6 트랜지스터(T6)의 게이트에는 래치 인에이블 컨트롤 신호(DOLEC)가 인가된다.

상기 제 1, 제 2 트랜지스터(T1,T2)와 제 3, 제 4 트랜지스터(T3,T4)는 데이터 버스와 데이터 바 버스에 실린 데이터를 스위칭함과 동시에 두 버스를 이퀄라이징시키는 기능을 담당한다.

참고적으로, 각 실시예에서 설명된 스위칭부는 각각, 데이터 버스에 실린 신호를 스위칭하는 제 1 트랜지스터(T1)와 데이터 바 버스에 실린 신호를 스위칭하는 제 2 트랜지스터(T2)와, 제 1, 제 2 트랜지스터(T1,T2)의 입력단을 이퀄라이징시키는 제 3 트랜지스터(T3)와 제 1, 제 2 트랜지스터(T1,T2)의 출력단을 이퀄라이징시키는 제 4 트랜지스터(T4)로 구성된다.

이와 같이 구성된 본 발명에 따른 제 3 증폭부의 동작을 설명하면 다음과 같다.

먼저, 프리챠지 동안에는 제 3 증폭부의 입력측 데이터 버스(D2)와 데이터 바 버스(DBB2)는 하이레벨로 프리챠지된다.

이때, 제 1, 제 2 트랜지스터(T1,T2)의 게이트에 인가되는 제어신호(DOC1)와 제 3, 제 4 트랜지스터(T3,T4)의 게이트에 인가되는 제어신호(DLOEQ)는 하이레벨이고, 센싱앰프 활성화 신호(DOSEN)와 센싱앰프 이퀄라이징 신호(DOSEQ) 및 래치 인에이블 컨트롤 신호(DOLEC)는 로우레벨이 된다.

리드 모드에서 활성화시에는 상기 제 3, 제 4 트랜지스터(T3,T4)의 게이트에 인가되는 제어신호(DLOEQ)만이 로우레벨이 되고, 나머지 DOC1, DLOEQ, DOSEN, DOSEQ신호 및 증폭된 신호를 입/출력 버퍼로 스위칭하는 제 13 트랜지스터(T13)의 게이트에 인가되는 제어신호(DOCS)는 하이레벨로 셋 업되어 상기 데이터 버스(D2)와 데이터 바 버스(DBB2)의 신호가 증폭된 후 입/출력 버퍼를 통해 입/출력 패드로 인가된다.

라이트 모드에서는 상기 센싱앰프 활성화 신호(DOSEN)가 하이레벨로 바뀌기 이전에 상기 제어신호들을 조절하여 상기 입/출력 버퍼부로부터 입력되는 신호(라이트할 데이터)가 제 3 증폭부의 데이터 버스(D2)와 데이터 바 버스(DBB2)로 전달되도록 한다.

라이트할 데이터가 데이터 버스(D2)와 데이터 바 버스(DBB2)에 충분히 전달되었으면, 나머지 신호들을 그대로 유지한 상태에서 센싱앰프 활성화 신호(DOSEN)만을 하이레벨로 천이시킨다.

따라서, 제 3 증폭부가 활성화 상태로 되어 증폭을 수행하고 증폭된 신호는 데이터 버스(D2)와 데이터 바 버스(DBB2)를 통해 제 2 증폭부으로 전달된다.

상기 제 2 증폭부 또한 상기 제어신호들의 조절에 의해 데이터 버스(D2)및 데이터 바 버스(DBB2)를 통해 전달된 신호를 증폭하여 데이터 버스(DB1) 및 데이터 바 버스(DBB1)를 통해 제 1 증폭부로 전달된다.

이후, 제 1 증폭부는 입력되는 신호를 센싱하여 메인 비트라인을 통해 셀로 전달하면 라이트 동작이 완료된다.

다음에 본 발명의 칼럼 리던던시 구동회로부의 구성에 대하여 설명하면 다음과 같다.

도 18은 본 발명 칼럼 리던던시 구동회로부의 상세 구성도이다.

칼럼 리던던시 구동회로부(125)는 도 18에 도시한 바와 같이 복수개의 페일 칼럼 어드레스가 들어오면 활성화 신호를 발생시키는 복수개의 페일 어드레스 코딩 퓨즈블럭들(180a,180b,…)을 구비한 페일 칼럼 어드레스 코딩부(180)가 있고, 상기각 페일 어드레스 코딩 퓨즈블럭(180a,180b,…)에 각각 하나씩 대응되어 짝을 이루도록 복수개의 페일 입/출력 코딩 퓨즈블럭(182a,182b)을 구비한 페일 입/출력 코딩부(182)가 있으며, 상기 활성화 신호를 받아서 리던던시 칼럼을 활성화 시키고 페일 칼럼을 비활성화 시켜서 정상동작과 칼럼 구제 동작을 조정하는 구제 칼럼 조정회로부(181)로 구성되었다.

이때 각각의 페일 어드레스 코딩 퓨즈부(180a,180b,…)에서는 각각 한개의 페일 칼럼 어드레스를 구제하기 위한 활성화 신호를 발생시킨다.

다음에 페일 칼럼 어드레스 코딩부의 구성에 대하여 설명하면 다음과 같다.

도 19는 페일 칼럼 어드레스 코딩부의 상세 회로도이다.

페일 칼럼 어드레스 코딩부(180)중 한 개의 페일 칼럼 활성화 신호를 출력시키는 단일 페일 어드레스 코딩 퓨즈부는 도 19에 도시한 바와 같이

구제 활성화 신호제어부(190)와 어드레스 퓨즈 컷 코딩블록부(191)와 어드레스 출력부(192)와 어드레스 감지부(193)로 구성된다.

상기에서 구제 활성화 신호 제어부(190)는 퓨즈(F1)와 풀업(Pull-Up) 캐패시터와 제 1, 제 2, 제 3 인버터(IN1,IN2,IN3)와 제 1 피모스 트랜지스터(MP1)로 구성되었다.

여기서 풀업 캐패시터는 피모스캐패시터로써 일단(게이트단)은 퓨즈(F1)의 일단과 연결되고 타단(소오스와 드레인단)은 VCC단에 연결되어 있다. 그리고, 제 1, 제 2, 제 3 인버터(IN1,IN2,IN3)는 퓨즈(F1)의 일단에 차례로 직렬 연결되어 있으며, 제 1 피모스 트랜지스터(MP1)는 VCC단과 퓨즈(F1)의 일단 사이에 형성되며그 게이트단은 제 1 인버터(IN1)의 출력신호를 받는다.

그리고 어드레스 퓨즈 컷 코딩 블록부(191)는 복수개의 단위 어드레스 퓨즈 컷 코딩블록으로 구성되었는데, 이때 단위 어드레스 퓨즈 컷 코딩블록은 한 개의 앤모스 트랜지스터와 한 개의 퓨즈가 직렬연결된 것이 복수개(8개) 구비되어 있고, 2개의 직렬연결된 앤모스 트랜지스터와 퓨즈가 한쌍을 이루고 있다. 그리고 각 앤모스 트랜지스터에는 어드레스 선택신호(Y<0>,YB<0>,…,Y<3>,YB<3>,…,Z<0>,ZB<0>,…,Z<3>,ZB<3>,…)가 입력되고, 한 쌍을 이루는 각 앤모스 트랜지스터는 서로 위상이 반대되는 신호가 입력된다. 그리고 한쌍을 이루는 직렬연결된 앤모스 트랜지스터와 퓨즈의 양끝단은 각각 연결되어 있다. 그리고 이웃하는 한쌍의 앤모스 트랜지스터와 퓨즈는 그 일단이 서로 연결된다.

그리고 어드레스 출력부(192)는 한 개의 풀업 로직(192a-1,192b-1)와 한 개의 피모스 트랜지스터가 병렬연결되어 각 어드레스 퓨즈 컷 코딩블록의 출력단에 연결되어 있는 각각의 제 1, 제 2 어드레스 출력부(192a,192b)로 구성되었다.

그리고 어드레스 감지부(193)는 상기 각 어드레스 출력부(192)의 신호를 논리합하여 반전시키는 제 1 노아게이트(NOR1)로 구성되었고, NOR1을 통해서 칼럼 구제 어드레스 신호(REDCOL)가 출력된다.

좀더 자세히 설명하면 각 단위 어드레스 퓨즈 컷 코딩블록은 제 1 내지 제 8 앤모스 트랜지스터와 제 1 내지 제 8 퓨즈로 구성되었는데, 앤모스 트랜지스터와 퓨즈는 일대일로 각각 직렬연결되어 있다.

그리고 제 1, 제 2 앤모스 트랜지스터의 일단이 연결되어 있고, 제 1, 제 2,제 3, 제 4 퓨즈의 일단이 연결되어 있고, 제 3, 제 4, 제 5, 제 6 앤모스 트랜지스터의 일단이 연결되어 있고, 제 5, 제 6, 제 7, 제 8 앤모스 트랜지스터의 일단이 연결되어 있고, 제 7, 제 8 앤모스 트랜지스터의 일단은 출력단에 서로 연결되어 있다.

그리고 상기 앤모스 트랜지스터에는 어드레스 신호(Y<0>,YB<0>,Y<1>,YB<1>,Y<2>,YB<2>,Y<3>,YB<3>)가 차례로 입력된다.

상기 제 1, 제 2 앤모스 트랜지스터와, 제 3, 제 4 앤모스 트랜지스터와, 제 5, 제 6 앤모스 트랜지스터와, 제 7, 제 8 앤모스 트랜지스터는 서로 반대 위상을 받아 동작한다.

페일 칼럼 어드레스가 발생되면 구제 활성화 신호제어부(190)의 퓨즈(F1)는 컷팅되고 제 1 피모스 트랜지스터의 일노드에는 '하이(H)' 신호가 전달되고 최종적으로 제 3 인버터를 통해서 '로우(L)' 신호가 출력된다.

상기와 같은 구성을 갖는 단위 어드레스 퓨즈 컷 코딩블록은 페일된 어드레스 신호를 받는 앤모스트랜지스터와 연결된 퓨즈는 남겨두고, 그와 한쌍을 이루는 반대 위상을 갖는 앤모스트랜지스터와 연결된 퓨즈는 컷팅시킨다. 그리고 페일되지 않은 어드레스 신호를 받는 앤모스트랜지스터와 연결된 퓨즈는 컷팅시키고, 그와 한쌍을 이루는 반대 위상을 갖는 앤모스트랜지스터와 연결된 퓨즈는 남겨둔다.

구제활성화 신호발생부(190)와 어드레스 퓨즈 컷 코딩블록이 상기와 같은 동작에 의해서 진행된다면 페일 어드레스가 발생될 경우 단위 퓨즈 컷 코딩블록으로는 'L'신호가 출력되고, 최종적으로 단위 퓨즈 컷 코딩블록으로 모두 'L'신호가 출력되면 제 1 노아게이트(NOR1)로 구성된 어드레스 감지부(193)로는 'H'신호가 인가되어 페일 칼럼 어드레스 활성화 신호가 출력된다.

다음에 페일 입/출력 코딩부의 구성에 대하여 설명하면 다음과 같다.

도 20은 도 18의 칼럼 리던던시 조정회로부의 상세회로도이다.

본 발명의 페일 입/출력 코딩부(182)는 도 20에 도시한 바와 같이 상기 페일 어드레스 코딩부(180)의 페일 칼럼 어드레스 활성화신호(REDCOL)와 구제 제어신호(DSCS2)를 논리곱하여 반전하는 제 1 낸드게이트(NAND1)와, 상기 제 1 낸드게이트(NAND1)의 신호를 반전하는 제 4 인버터(IN4)와, 상기 제 4 인버터(IN4)를 통해 반전된 신호를 인가받고 리던던시 제 3 증폭부(124b)와 데이터 입/출력 버퍼부(126)의 데이터 버스 사이에 구성되어 리던던시셀 어레이 블록의 어드레스 컷팅하는 제 1 어드레스 퓨즈 컷팅부(200)와, 상기 제 4 인버터(IN4)를 통해 반전된 신호를 인가받고 메인영역의 제 3 증폭부(124a)의 입출력단(RIO)와 데이터 입/출력 버퍼부(126)의 입/출력단들(IO0,IO1,IO2,IO3,IO4,IO5,IO6,IO7) 사이에 구성되어 메인셀 어레이 블록의 어드레스를 컷팅하는 제 2 어드레스 퓨즈 컷팅부(201)로 구성되었다.

상기에서 제 1 어드레스 퓨즈 컷팅부(200)는 리던던시 제 3 증폭부(124b)의 입출력단에 일단이 연결된 복수개의 퓨즈들(F1,F2,F3,F4,F5,F6,F7,F8)이 있고, 상기 각 퓨즈의 타단과 데이터 입/출력 버퍼부(126)의 출력단(IO0∼IO7)사이에 순차적으로 복수개의 앤모스 트랜지스터들(NM1,NM2,NM3,NM4,NM5,NM6,NM7,NM8)이 구성되어 있다.

그리고 제 2 어드레스 퓨즈 컷팅부(201)는 제 3 증폭부(124a)의 입/출력단들(MIO0∼MIO7)에 각각 연결된 퓨즈들(F9,F10,F11,F12,F13,F14,F15,F16)과, 각 퓨즈들(F9,F10,F11,F12,F13,F14,F15,F16)의 타단과 데이타 입/출력 버퍼부(126)의 입/출력단들(IO0∼IO7)의 사이에 각각 앤모스 트랜지스터들(NM9,NM10,NM11,NM12,NM13,NM14,NM15,NM16)이 구성되어 있다.

즉, 이때 제 1 어드레스 퓨즈 컷팅부(200)의 F1과 NM1과 NM9와 F9는 IO0를 사이에 두고 직렬연결되어 있고, F2, NM2, NM10, F10와, F3, NM3, NM11, F11과, F4, NM4, NM12, F12와, F5, NM5, NM13, F13과, F6, NM6, NM14, F14와, F7, NM7, NM15, F15와, F8, NM8, NM16, F16은 각각 직렬연결되어 있다.

따라서 REDCOL에 '하이' 신호가 인가되고 DSCS2에 '하이' 신호가 인가되면 NAND1을 통해서 '로우'신호가 출력되고, IN4를 통해서 '하이' 신호가 출력되어 모든 앤모스 트랜지스터들이 턴온될 경우에 제 1 어드레스 퓨즈 컷팅부(200)와 제 2 어드레스 퓨즈 컷팅부(201)의 직렬연결된 각 퓨즈는 서로 상반되어 컷팅된다.

즉, 리던던시 제 3 증폭부(124b)의 입/출력단(RIO)과 연결된 F1이 컷팅될 경우에 F9는 메인영역의 제 3 증폭부(124a)의 입/출력단(MIO0)에 연결되어 있고, F8이 리던던시 제 3 증폭부(124b)의 입/출력단(RIO)에 연결되어 있을 경우에 F16은 컷팅되어 있다.

즉, 메인 영역의 페일 칼럼 어드레스에 연결된 퓨즈만 컷팅시키고, 컷팅된 퓨즈와 직렬연결되어 있고 리던던시 제 3 증폭부(124b)의 입/출력단(RIO)에 연결되어 있는 퓨즈만 그대로 남겨둔다.

그리고 상기 구제 칼럼 조정회로부(181)의 구성에 대하여 설명하면 다음과 같다.

도 21은 도 18의 구제 칼럼 조정회로부의 상세 회로도이다.

본 발명의 구제 칼럼 조정회로부(181)은 도 21에 도시한 바와 같이 페일 칼럼 어드레스 코딩부(180)로부터 출력된 복수개의 페일 칼럼 어드레스 활성화신호들(REDCOL1,REDCOL2,REDCOL3,REDCOL4)을 논리합하여 반전하는 제 2 노아게이트(NOR2)와, 상기 제 2 노아게이트(NOR2)의 출력신호와 구제 제어 신호(DSCS2)를 논리곱하여 반전하는 제 2 낸드게이트(NAND2)와, 상기 제 2 낸드게이트(NAND2)의 신호를 반전하는 제 5 인버터(IN5)와, 상기 제 5 인버터(IN5)의 출력신호를 받고 상기 데이터 입/출력 버퍼부(126)의 입/출력단들(IO0,IO1,IO2,IO3,IO4,IO5,IO6,IO7)과 메인영역의 제 3 증폭부(124a)의 입/출력단들(MIO0,MIO1,MIO2,MIO3,MIO4,MIO5,MIO6,MIO7) 사이에 순차적으로 일대일 구성된 스위칭소자들(S1,S2,S3,S4,S5,S6,S7,S8)로 구성되었다.

이때 스위칭 소자들은 앤모스 트랜지스터로 구성되었다.

상기의 구제 칼럼 조정회로부(181)는 복수개의 페일 칼럼 어드레스 활성화신호들(REDCOL1,REDCOL2,REDCOL3,REDCOL4) 중 하나라도 '하이' 신호를 발생시키면 제 2 낸드게이트(NAND2)를 거쳐서 최종적으로 제 5 인버터(IN5)를 통해서 '로우' 신호가 발생된다. 이에 따라서 상기 스위칭 소자들은 모두 턴오프(Turn off)된다.

즉, 페일 칼럼 어드레스 코딩부(180)으로부터 페일 칼럼 어드레스 활성화 신호가 발생되지 않고 즉, 복수개의 페일 칼럼 어드레스활성화신호들(REDCOL1,REDCOL2,REDCOL3,REDCOL4)이 모두 '로우'신호를 발생시키고, 구제 제어 신호(DSCS2)가 '하이'를 발생하면 상기 스위칭 소자들(S1∼S8)은 모두 턴온되어서 데이터 입/출력 버퍼부(126)의 입/출력단들(IO0∼IO7)과 메인영역의 제 3 증폭부(124a)의 입/출력단들(MIO0∼MIO7)을 통해서 서로 데이타를 주고 받을 수 있다.

반면에 복수개의 페일 칼럼 어드레스 활성화 신호들 중 하나라도 'H'신호가 발생되면 제 2 노아게이트로 '로우' 신호가 출력되고, 제 2 낸드게이트와 제 5 인버터를 통해서 '로우'신호가 출력되어서 메인영역의 제 3 증폭부(124a)의 입/출력단들(MIO0∼MIO7)과 데이터 입/출력 버퍼부(126)의 입출력단들은 서로 경로가 차단되어서 데이터를 주고 받지 못한다.

다음에 상기와 같은 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리장치의 페일 어드레스 구제방법에 대하여 설명한다.

도 22는 칼럼 리던던시 회로를 이용한 본 발명 비휘발성 강유전체 메모리 장치의 구제방법을 나타낸 알고리즘이다.

본 발명에 따른 페일 어드레스의 구제방법은 도 22에 도시한 바와 같이 웨이퍼 프로세스 공정이 끝난 후 칩 테스트를 실시하는 단계(S100)와, 상기 칩 테스트를 실시하여 페일된 컬럼 어드레스를 체크하는 단계(S110_1)와, 상기 페일된 칼럼 어드레스를 체크함과 동시에 페일된 칼럼 어드레스의 입/출력 데이터를 체크하는 단계(S110_2)와, 상기 페일된 칼럼 어드레스가 페일 어드레스 퓨즈 컷팅부에서 페일된 컬럼 어드레스를 코딩할 수 있도록 퓨즈를 컷팅하여 페일 칼럼 어드레스 활성화 신호를 발생시키는 단계(S120_1)와, 페일 칼럼 어드레스 활성화 신호를 발생시킴과 동시에 페일 입/출력 퓨즈 컷팅부에서 해당 페일 입/출력 데이터를 코딩할 수 있도록 퓨즈를 컷팅하여 페일 입/출력 활성화 신호를 발생시키는 단계(S120_2)와, 구제 칼럼 조정회로부에서 상기 페일 어드레스 활성화 신호와 페일 입/출력 활성화 신호를 합성하여 해당 페일 칼럼을 구제하는 단계(S130)를 포함하여 진행한다.

즉, 페일 칼럼 어드레스가 발생되면 메인셀 어레이 블록에서 페일된 칼럼 어드레스가 리던던시셀 어레이 블록의 칼럼 어드레스로 대체되고, 칼럼 리던던시 구동회로부의 제어동작에 의해서 대체된 칼럼 어드레스의 데이타가 리던던시 제 1, 제 2, 제 3 증폭부를 통해서 데이터 입/출력 버퍼부와 서로 데이터를 전송한다.

상기와 같은 본 발명 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법은 다음과 같은 효과가 있다.

첫째, 페일 칼럼 어드레스를 구제하기 위해 리던던시 회로에 리드 버스와 라이트 버스를 공유할 수 있는 하나의 데이터 버스를 이용하여 새로운 계층구조의 증폭기를 구비하므로써 구제 회로의 레이아웃 설계를 효율적으로 할 수 있고, 이에 따라서 데이터 버스에 대한 로드(Load)를 줄일 수 있으며, 구제 효율도 높일 수 있다.

둘째, 서로 이웃하는 SWL 드라이버 블록들의 구동 제어를 받는 각각의 셀 어레이 블록들 사이에 구성되는 센스 앰프 어레이 블록의 개수를 두 개에서 하나로 줄일 수 있으므로 칩 레이 아웃 면적을 줄이고, 센스 앰프 어레이의 배치 용이성을 확보할 수 있으므로 칩 설계를 효율적으로 진행할 수 있다.

Claims

스플릿 구조의 워드라인들과 그에 수직한 비트라인들을 포함하는 셀 어레이를 갖는 메인셀 어레이 블록부와 칼럼 레퍼런스셀 어레이 블록부,

상기 메인셀 어레이 블록부와 동일하게 구성되고 칼럼 어드레스에 페일이 발생될 때 상기 메인셀 어레이 블록의 칼럼 어드레스를 대체하여 사용하기 위한 리던던시셀 어레이 블록부와,

데이터의 리드와 라이트시 공통으로 사용되는 데이터버스를 이용하여 상기 메인셀 어레이 블록부의 비트라인 신호를 3단계에 걸쳐서 증폭시키기 위한 제 1, 제 2, 제 3 증폭부와,

상기 메인셀 어레이 블록부의 칼럼 어드레스에 페일이 발생되었을 때 상기 리던던시셀 어레이 블록부의 비트라인 신호를 증폭하는 리던던시 제 1 증폭부와,

데이터의 리드와 라이트시 공통으로 사용되며 상기 리던던시 제 1 증폭부의 출력신호를 인터페이스 하는 제 1 데이터 버스와,

상기 제 1 데이터 버스의 신호를 증폭하는 리던던시 제 2 증폭부와,

데이터의 리드와 라이트시 공통으로 사용되며 상기 리던던시 제 2 증폭부의 출력신호를 인터페이스 하는 제 2 데이터 버스와,

상기 제 2 데이터 버스의 신호를 증폭하는 리던던시 제 3 증폭부와,

상기 메인셀 어레이 블록의 칼럼 어드레스에 페일이 발생될 경우 상기 메인셀 어레이 블록의 페일 칼럼을 리던던시셀 어레이 블록의 칼럼으로 대체하여 구제하는 칼럼 리던던시 구동회로부와,

상기 구제된 칼럼 데이터를 입/출력 패드에 전달하기 위한 데이터 입/출력 버퍼부를 포함하여 구성됨을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
제 1 항에 있어서, 상기 칼럼 리던던시 구동회로부는

복수개의 페일 칼럼 어드레스가 들어오면 구제 칼럼 어드레스 활성화 신호를 발생시키는 복수개의 페일 어드레스 코딩 퓨즈 블럭들을 구비한 페일 칼럼 어드레스 코딩부와,

상기 페일 어드레스 코딩 퓨즈 블록들에 하나씩 대응되어 짝을 이루고 있는 복수개의 페일 입/출력 코딩 퓨즈 블록을 구비한 페일 입/출력 코딩부와,

상기 페일 칼럼 어드레스 코딩부와 상기 페일 입/출력 코딩부의 활성화 신호를 받아서 리던던시 칼럼을 활성화 시키고 페일 칼럼을 비활성화 시켜서 칼럼 구제 동작을 조정하는 구제 칼럼 조정회로부로 구성됨을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
제 2 항에 있어서, 상기 페일 어드레스 코딩 퓨즈 블록은

구제 동작을 제어하는 신호를 출력하는 구제 활성화 신호제어부와,

상기 제어신호를 받아 페일된 어드레스를 코딩하기 위한 퓨즈를 컷팅하는 복수개의 어드레스 퓨즈 컷 코딩블럭으로 구성된 어드레스 퓨즈 컷 코딩블럭부와,

상기 각 어드레스 퓨즈 컷 코딩블럭을 통해 출력된 어드레스 신호를 출력하는 어드레스 출력부와,

상기 각 어드레스 출력부의 신호들을 논리연산하여 어드레스를 감지하는 어드레스 감지부로 구성되는 것을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
제 3 항에 있어서, 상기 구제 활성화 신호 제어부는

메인셀영역의 칼럼 어드레스에 결함이 발생되었을 때 컷팅되는 퓨즈와, 상기 퓨즈의 일단과 VCC단 사이에 형성된 모스캐패시터와, 상기 퓨즈의 일단에 직렬연결된 제 1, 제 2, 제 3 인버터와, 상기 제 1 인버터의 출력단 신호를 인가받고 VCC단과 상기 퓨즈의 일단 사이에 형성된 제 1 피모스트랜지스터로 구성되는 것을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
제 3 항에 있어서, 상기 어드레스 퓨즈 컷 코딩블럭부는

n비트의 어드레스 신호를 받는 복수개의 단위 어드레스 퓨즈 컷 코딩블럭으로 구성됨을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
제 5 항에 있어서, 상기 단위 어드레스 퓨즈 컷 코딩블럭은

서로 다른 위상을 받는 제 1, 제 2 앤모스 트랜지스터가 각각 제 1, 제 2 퓨즈와 직렬연결된 구성을 한쌍으로 하는 n개의 쌍으로 구성되고, 상기 n개의 쌍중 이웃하는 쌍은 일단이 서로 연결되어 있음을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
제 3 항에 있어서, 상기 어드레스 출력부는

VCC단과 상기 각 단위 어드레스 퓨즈 컷 코딩블록의 출력단 사이에 병렬연결된 풀업 스위치와 피모스 트랜지스터로 구성되어있는 것을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
제 3 항에 있어서, 상기 어드레스 감지부는 상기 각 어드레스 출력부의 신호를 논리합 하여 반전시키는 제 1 노아게이트로 구성되어 있음을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
제 2 항에 있어서, 상기 페일 입/출력 코딩 퓨즈 블록은

상기 페일 어드레스 코딩부의 페일 칼럼 어드레스 활성화 신호와 구제 제어신호를 논리곱하여 반전하는 제 1 낸드게이트와,

상기 제 1 낸드게이트의 신호를 반전하는 제 4 인버터와,

상기 제 4 인버터를 통해 반전된 신호를 인가받고 상기 리던던시 제 3 증폭부와 데이터 입/출력 버퍼부의 입/출력단들 사이에 구성되어 리던던시셀 어레이 블록의 어드레스를 컷팅하는 제 1 어드레스 퓨즈 컷팅부와,

상기 제 4 인버터를 통해 반전된 신호를 인가받고 제 3 증폭부의 입/출력단들 사이에 구성되어 메인셀 어레이 블록의 어드레스를 컷팅하는 제 2 어드레스 퓨즈 컷팅부로 구성됨을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
제 9 항에 있어서, 상기 제 1 어드레스 퓨즈 컷팅부는

리던던시 제 3 증폭부의 입출력단에 일단이 연결된 복수개의 퓨즈들과,

상기 각 퓨즈의 타단과 상기 데이터 입/출력 버퍼부의 출력단들 사이에 순차적으로 형성된 복수개의 앤모스 트랜지스터들로 구성됨을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
제 9 항에 있어서, 상기 제 2 어드레스 퓨즈 컷팅부는

상기 제 3 증폭부의 입/출력단들에 일대일 대응되어 연결된 퓨즈들과,

상기 각 퓨즈들의 타단과 상기 데이터 입/출력 버퍼부의 입/출력단들의 사이에 순차적으로 형성된 앤모스 트랜지스터들로 구성됨을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
제 2 항에 있어서, 상기 구제 칼럼 조정회로부는

상기 페일 칼럼 어드레스 코딩부로부터 출력된 복수개의 페일 칼럼 어드레스 활성화신호들을 논리합하여 반전하는 제 2 노아게이트와,

상기 제 2 노아게이트의 출력신호와 상기 구제 제어신호를 논리곱하여 반전하는 제 2 낸드게이트와,

상기 제 2 낸드게이트의 신호를 반전하는 제 5 인버터와,

상기 제 5 인버터의 출력신호를 받고 상기 데이터 입/출력 버퍼부의 입/출력단들과 상기 제 3 증폭부의 입/출력단들 사이에 순차적으로 일대일 구성된 스위칭소자들로 구성됨을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치.
웨이퍼 프로세스 공정이 끝난후 칩 테스트를 실시하는 단계,

상기 칩 테스트를 실시하여 메인셀 어레이 블록의 페일 컬럼 어드레스를 체크하는 단계,

상기 페일 컬럼 어드레스를 체크함과 동시에 페일 입/출력 데이터를 체크하는 단계,

페일 어드레스 퓨즈 컷팅부에서 페일 컬럼 어드레스를 코딩할 수 있도록 퓨즈를 컷팅하여 페일 칼럼 어드레스 활성화 신호를 발생시키는 단계,

페일 칼럼 어드레스 활성화 신호를 발생시킴과 동시에 페일 입/출력 퓨즈 컷팅부에서 페일 입/출력 데이터를 코딩할 수 있도록 퓨즈를 컷팅하여 페일 입/출력 활성화 신호를 발생시키는 단계,

구제 칼럼 조정회로부에서 상기 페일 어드레스 활성화 신호와 상기 페일 입/출력 활성화 신호를 합성하여 해당 페일 칼럼 어드레스를 구제하는 단계를 포함함을 특징으로 하는 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치의 페일 어드레스 구제방법.