KR20210013387A - 메모리 시스템 - Google Patents

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KR20210013387A
KR20210013387A KR1020190089434A KR20190089434A KR20210013387A KR 20210013387 A KR20210013387 A KR 20210013387A KR 1020190089434 A KR1020190089434 A KR 1020190089434A KR 20190089434 A KR20190089434 A KR 20190089434A KR 20210013387 A KR20210013387 A KR 20210013387A
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KR
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memory
word line
data
memory devices
memory cells
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KR1020190089434A
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박인훈
김동
은형래
임철승
정원영
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삼성전자주식회사
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Abstract

본 발명의 실시 형태에 따른 메모리 시스템은 복수의 메모리 장치들을 포함하고, 상기 복수의 메모리 장치들 각각이 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들을 포함하고, 상기 복수의 메모리 장치들 중 적어도 하나가 백업 영역을 포함하는 메모리 모듈과, 상기 복수의 메모리 장치들 중에서 선택 메모리 장치의 선택 워드라인에 연결된 선택 메모리 셀들에 수정 가능 에러 정정 코드(correctable error correction code(CECC))가 발생했다고 판단되면, 상기 선택 메모리 셀들에 저장될 데이터를 상기 선택 메모리 셀들 및 상기 백업 영역에 저장하고, 상기 선택 워드라인을 상기 복수의 리던던시 메모리 셀들이 연결된 리던던시 워드라인으로 대체하는 메모리 컨트롤러를 포함한다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것이다.
불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 상기 불휘발성 메모리 장치에 저장된 데이터를 유지할 수 있다. 예컨대, 플래시(flash) 메모리 장치는 전기적으로 프로그램 동작과 이레이즈(erase) 동작이 가능한 불휘발성 메모리 장치이다. 상기 플래시 메모리 장치는 NAND-타입 플래시 메모리와 NOR-타입 플래시 메모리로 분류될 수 있다.
휘발성 메모리는 저장된 정보를 유지하기 위해 지속적인 전원 공급을 요구한다. 동적 램(DRAM),　정적 램(SRAM)을 포함하여 일반 목적의　랜덤 액세스 메모리(RAM)의 대부분은 휘발성 메모리이다.
DRAM, SRAM, 플래시 메모리 등과 같은 메모리 장치를 생산하는 공정이 세분화되면서, 상기 메모리 장치가 포함하는 불량 메모리 셀들의 수는 기하급수적으로 증가하고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 수정 불가능 에러 정정 코드(uncorrectable error correction code(UECC))가 발생하기 전에, 페일오버(failover) 기능을 수행할 수 있는 메모리 시스템을 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 메모리 시스템은 복수의 메모리 장치들을 포함하고, 상기 복수의 메모리 장치들 각각이 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들을 포함하고, 상기 복수의 메모리 장치들 중 적어도 하나가 백업 영역을 포함하는 메모리 모듈과, 상기 복수의 메모리 장치들 중에서 선택 메모리 장치의 선택 워드라인에 연결된 선택 메모리 셀들에 수정 가능 에러 정정 코드(correctable error correction code(CECC))가 발생했다고 판단되면, 상기 선택 메모리 셀들에 저장될 데이터를 상기 선택 메모리 셀들 및 상기 백업 영역에 저장하고, 상기 선택 워드라인을 상기 복수의 리던던시 메모리 셀들이 연결된 리던던시 워드라인으로 대체하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시 예에 따른 메모리 시스템은 복수의 메모리 장치들을 포함하고, 상기 복수의 메모리 장치들 각각이 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들을 포함하고, 상기 복수의 메모리 장치들 중 적어도 하나가 백업 영역을 포함하는 메모리 모듈과, 상기 복수의 메모리 장치들 중에서 선택 메모리 장치의 제1 영역이 액세스 횟수가 높다고 판단되면, 상기 제1 영역의 선택 워드라인에 연결된 선택 메모리 셀들에 저장될 데이터를 상기 선택 워드라인 및 상기 백업 영역에 각각 저장하고, 상기 선택 워드라인을 상기 복수의 리던던시 메모리 셀들이 연결된 리던던시 워드라인으로 대체하는 메모리를 포함한다.
본 발명의 일 실시 예에 따른 메모리 시스템은 제1 랭크로 분류되는 제1 메모리 장치들과 제2 랭크로 분류되는 제2 메모리 장치들을 포함하는 메모리 모듈과, 상기 제1 랭크를 선택하는 제1 칩 선택 신호와 상기 제2 랭크를 선택하는 제2 칩 선택 신호를 활성화하는 메모리 컨트롤러를 포함하고, 상기 제1 칩 선택 신호와 상기 제2 칩 선택 신호는 동시에 활성화되고, 상기 제1 랭크와 상기 제2 랭크는 동시에 선택되고 동시에 제어된다.
본 발명의 일 실시 예에 따르면, 메모리 장치들 중에서 적어도 하나는 백업 영역을 포함하고, 메모리 컨트롤러는 UECC가 발생할 확률이 높은 메모리 영역을 판단할 수 있다. 메모리 컨트롤러는 상기 메모리 영역으로 데이터를 라이트 할 때, 상기 메모리 영역 및 상기 백업 영역 각각에 데이터를 저장할 수 있다. 따라서, 메모리 시스템은 페일오버(failover) 기능을 수행할 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 뱅크를 간단하게 나타낸 블록도이다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 뱅크 어레이를 나타낸 도면이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 플로우 차트이다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 8a 내지 도 8c는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 플로우 차트이다.
도 10a 내지 도 10c는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 11a 내지 도 11c는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 플로우 차트이다.
도 13a 내지 도 13c는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 제1 메모리 모듈(110), 메모리 컨트롤러(200), 및 제2 메모리 모듈(300)을 포함할 수 있다. 제1 메모리 모듈(110), 메모리 컨트롤러(200), 및 제2 메모리 모듈(300)은 하나의 반도체 장치로 집적될 수 있다. 일례로, 제1 메모리 모듈(110), 메모리 컨트롤러(200), 및 제2 메모리 모듈(300)은 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(solid state drive(SSD))를 구성할 수 있다.
제1 메모리 모듈(110)은 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다. 제1 메모리 모듈(110)은 호스트로부터 수신된 데이터 또는 제2 메모리 모듈(300)로부터 수신된 데이터를 임시 저장하는 버퍼 메모리로 사용될 수 있다. 실시 예에 따라, 제1 메모리 모듈(110)은 호스트가 바라보는 논리적 주소를 플래시 메모리의 물리적 주소로 변환하기 위한 매핑 테이블을 저장하는데 사용될 수 있다.
제2 메모리 모듈(300)은 EPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(200)는 DRAM 컨트롤러(210), 호스트 컨트롤러(220), 불휘발성 메모리 컨트롤러(230), ECC 엔진(240), CPU(250), 및 SRAM(260)을 포함할 수 있다.
DRAM 컨트롤러(210)는 제1 메모리 모듈(110)의 읽기 및 쓰기 동작들을 제어할 수 있다. 예컨대, DRAM 컨트롤러(210)는 쓰기 데이터(Write data)나 읽기 데이터(Read data)를 제1 메모리 모듈(110)에 일시 저장할 수 있다.
호스트 컨트롤러(220)는 호스트로부터 들어오는 읽기, 쓰기 명령을 처리할 수 있다. 호스트 컨트롤러(220)는 CPU(250)의 제어 하에 호스트와 CPU(250) 사이의 통신을 위한 인터페이스를 제공한다. 예컨대, 상기 인터페이스는 ATA(Advanced Technology Attachment) 인터페이스, 직렬 ATA 인터페이스, 병렬 ATA인터페이스, 또는 SCSI(Small Computer System Interface)인터페이스일 수 있다.
불휘발성 메모리 컨트롤러(230)는 제2 메모리 모듈(300)의 읽기 및 쓰기 동작들을 제어할 수 있다.
ECC 엔진(240)은 ECC 인코더 및 ECC 디코더를 포함할 수 있다. ECC 인코더는 제2 메모리 모듈(300)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 제2 메모리 모듈(300)에 저장될 수 있다. 또한, ECC 디코더는 제2 메모리 모듈(300)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 디코더는 수행 결과에 따라 상기 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 디코더는 ECC 인코딩 시에 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정 할 수 있다.
CPU(250)는 명령어 대기열에 들어오는 다수의 호스트 명령어를 해석하여 불휘발성 메모리 컨트롤러(230)를 통해 제2 메모리 모듈(300)에 데이터를 리드하고 라이트할 수 있다.
SRAM(260)은 CPU에서의 펌웨어 수행을 위한 코드 및 데이터 저장용으로 사용될 수 있다.
본 발명의 일 실시 예에 따르면, ECC 엔진(240)은 제1 메모리 모듈(110)에 포함된 메모리 영역에서 수정 가능 에러 정정 코드(correctable error correction code(CECC))의 발생을 감지할 수 있다. CECC는 단일 비트 에러(single bit error)를 의미할 수 있다. 메모리 컨트롤러(200)는 CECC가 발생한 데이터를 정정할 수 있다.
그러나, DRAM의 공정 미세화 등으로 인해 제1 메모리 모듈(110)에 포함된 메모리 영역에서 수정 불가능 에러 정정 코드(uncorrectable error correction code(UECC))가 발생할 수 있다. 또는 제1 메모리 모듈(110)에서 CECC가 발생한 메모리 영역이 주변 메모리 영역에 영향을 미쳐서 UECC로 발전될 수 있다. UECC는 다중-비트 에러(Multiple-Bit Error)를 의미할 수 있다. 메모리 컨트롤러(200)는 UECC 발생한 데이터를 복구할 수 없다.
본 발명의 일 실시 예에 따르면, 제1 메모리 모듈(110)에 포함된 메모리 장치들 중에서 적어도 하나는 백업 영역을 포함할 수 있다. 메모리 시스템(100)은 복구가 불가능한 에러가 발생할 확률이 높은 메모리 영역을 판단할 수 있다. 메모리 시스템(100)은 상기 메모리 영역에 저장될 데이터를 상기 메모리 영역 및 백업 영역에 각각 저장할 수 있다. 따라서, 메모리 영역에 UECC가 발생하더라도 메모리 시스템은 페일오버(failover) 기능을 수행할 수 있는 효과가 있다.
또한, 메모리 영역에 데이터를 라이트할 때, 백업 영역으로 데이터를 라이트하므로, 실시간으로 페일오버 기능을 수행할 수 있다. 즉, 페일오버 기능을 수행하기 위하여 메모리 시스템(100)의 동작을 중단할 필요가 없다. 따라서, 평균 무고장 시간(MTBF,　mean time between failures)이 증가할 수 있고, 메모리 시스템(100)의 신뢰성이 향상될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 블록도이다.
도 2를 참조하면, 메모리 시스템은 제1 메모리 모듈(110)과 메모리 컨트롤러(130)를 포함할 수 있다. 제1 메모리 모듈(110)은 멀티 랭크로 구성된 메모리 장치들(110-1~110-4, 120-1~120-4)을 포함할 수 있다.
메모리 장치들(110-1~110-4, 120-1~120-4)은 제1 랭크(RANK0)로 분류되는 제1 메모리 장치들(110-1~110-4)과 제2 랭크(RANK1)로 분류되는 제2 메모리 장치들(120-1~120-4)을 포함할 수 있다. 메모리 장치들(110-1~110-4, 120-1~120-4) 각각은 적어도 하나의 메모리 뱅크를 포함할 수 있다.
실시 예에 따라, 제1 메모리 장치들(110-1~110-4) 중에서 적어도 하나와 제2 메모리 장치들(120-1~120-4) 중에서 적어도 하나는 하나의 메모리 패키지에 포함될 수 있다. 예컨대, 제1 메모리 장치들(110-1~110-4) 중에서 제1 메모리 장치(110-1)와 제2 메모리 장치들(120-1~120-4) 중에서 제2 메모리 장치(120-1)는 제1 메모리 패키지에 포함될 수 있다.
같은 원리로, 제1 메모리 장치(110-2)와 제2 메모리 장치(120-2)는 제2 메모리 패키지에 포함될 수 있고, 제1 메모리 장치(110-3)와 제2 메모리 장치(120-3)는 제3 메모리 패키지에 포함될 수 있고, 제1 메모리 장치(110-4)와 제2 메모리 장치(120-4)는 제4 메모리 패키지에 포함될 수 있다.
메모리 컨트롤러(130)는 제1 칩 선택 신호(CS0)와 제2 칩 선택 신호(CS1)를 출력할 수 있다. 메모리 컨트롤러(130)는 제1 메모리 장치들(110-1~110-4)을 선택하기 위해 제1 칩 선택 신호(CS0)를 활성화할 수 있다. 메모리 컨트롤러(130)는 제2 메모리 장치들(120-1~120-4)을 선택하기 위해 제2 칩 선택 신호(CS1)를 활성화할 수 있다.
실시 예에 따라, 메모리 컨트롤러(130)는 제1 메모리 장치들(110-1~110-4)로 데이터를 라이트할 수 있다. 메모리 컨트롤러(130)는 제1 메모리 장치들(110-1~110-4)을 선택하기 위해 제1 칩 선택 신호(CS0)를 활성화할 수 있다. 이 때, 제2 칩 선택 신호(CS1)는 비활성화될 수 있다. 예컨대, 제1 칩 선택 신호(CS0)는 로우(low) 상태일 때 활성화될 수 있고, 제2 칩 선택 신호(CS1)는 하이(high) 상태일 때 비활성화될 수 있다.
실시 예에 따라, 메모리 컨트롤러(130)는 제2 메모리 장치들(120-1~120-4)로 데이터를 라이트할 수 있다. 메모리 컨트롤러(130)는 제2 메모리 장치들(120-1~120-4)을 선택하기 위해 제2 칩 선택 신호(CS1)를 활성화할 수 있다. 이 때, 제1 칩 선택 신호(CS0)는 비활성화될 수 있다. 예컨대, 제2 칩 선택 신호(CS1)는 로우(low) 상태일 때 활성화될 수 있고, 제1 칩 선택 신호(CS0)는 하이(high) 상태일 때 비활성화될 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치들(110-1~110-4, 120-1~120-4) 중에서 적어도 하나는 백업 영역을 포함할 수 있다. 메모리 시스템은 메모리 장치들(110-1~110-4, 120-1~120-4)에서 복구가 불가능한 데이터 에러가 발생할 확률이 높은 메모리 영역을 판단할 수 있다.
메모리 시스템은 상기 메모리 영역으로 데이터를 라이트할 때, 상기 메모리 영역 및 상기 백업 영역 각각에 상기 데이터를 라이트할 수 있다. 따라서, 메모리 시스템은 상기 메모리 영역에서 UECC가 발생하기 전에 상기 백업 영역에 저장된 데이터를 이용하여 페일오버(failover) 기능을 수행할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다. 도 3을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(110-1)는 메모리 뱅크(60) 및 로직 회로(70)를 포함할 수 있다. 메모리 뱅크(60)는 복수의 메모리 셀들을 갖는 뱅크 어레이(61)와, 로우 디코더(62), 칼럼 디코더(63) 및 센스 앰프(64) 등을 포함할 수 있다. 일 실시 예에서 메모리 장치(110-1)는 메모리 뱅크(60)를 복수 개 포함할 수 있다.
메모리 장치(110-1)에 포함되는 복수의 메모리 뱅크들(60)은, 하나의 로직 회로(70)를 공유할 수 있다. 로직 회로(70)는 뱅크 어레이(61)에서 데이터를 읽어오거나 뱅크 어레이(61)에 데이터를 저장하거나, 뱅크 어레이(61)에 저장된 데이터를 삭제할 수 있다. 또한, 로직 회로(70)는 데이터를 송수신하는 입출력 핀들과 연결되는 리시버 및 트랜스미터와 함께, 로우 디코더(62), 칼럼 디코더(63), 센스 앰프(64) 등을 제어하기 위한 컨트롤 로직 등을 포함할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 뱅크를 간단하게 나타낸 블록도이다. 도 4를 참조하면, 본 발명의 일 실시 예에 따른 메모리 뱅크(60)는 메모리 컨트롤러(20)와 뱅크 어레이(30)를 포함할 수 있다. 일 실시 예에서, 메모리 컨트롤러(20)는 컨트롤 로직(21), 로우 드라이버(22) 및 칼럼 드라이버(23) 등을 포함할 수 있다. 뱅크 어레이(30)는 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들(40)을 포함할 수 있다.
일 실시 예에서, 로우 드라이버(22)는 워드 라인(WL)을 통해 메모리 셀들(40)과 연결될 수 있으며, 칼럼 드라이버(23)는 비트 라인(BL)을 통해 메모리 셀들(40)과 연결될 수 있다. 일 실시 예에서, 로우 드라이버(22)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀을 선택하기 위한 어드레스 디코더를 포함할 수 있으며, 칼럼 드라이버(23)는 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 읽어오기 위한 센스 앰프 및 칼럼 디코더를 포함할 수 있다. 로우 드라이버(22)와 칼럼 드라이버(23)의 동작은, 컨트롤 로직(21)에 의해 제어될 수 있다.
본 발명의 실시 예에 따르면 뱅크 어레이(30)에 포함된 메모리 셀들 중 적어도 일부는 백업 영역일 수 있다. 메모리 시스템은 복구가 불가능한 에러가 발생할 확률이 높다고 판단된 메모리 영역으로 데이터를 라이트할 때, 상기 백업 영역으로 동시에 상기 데이터를 라이트할 수 있다. 따라서, 메모리 시스템은 페일오버(failover) 기능을 수행할 수 있는 효과가 있다.
도 5는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 뱅크 어레이를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 뱅크 어레이(30)는 복수의 메모리 셀들(40)을 포함할 수 있다. 메모리 셀들(40)은 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)이 교차하는 지점에 마련될 수 있다. 즉, 메모리 셀들(40) 각각은 하나의 워드 라인(WL) 및 하나의 비트 라인(BL)에 연결될 수 있다.
메모리 셀들(40) 각각은 스위치 소자(SW)와 정보 저장 커패시터(CC)를 포함할 수 있다. 일 실시 예에서, 스위치 소자(SW)는 트랜지스터를 포함할 수 있으며, 트랜지스터의 게이트 단자는 워드 라인(WL)에 연결되고, 트랜지스터의 드레인/소스 단자들은 각각 비트 라인(BL)과 정보 저장 커패시터(CC)에 연결될 수 있다.
메모리 컨트롤러(20)는, 복수의 워드 라인(WL)과 복수의 비트 라인(BL)을 통해, 복수의 메모리 셀들(40) 각각에 포함되는 정보 저장 커패시터(CC)에 전하를 충전하거나, 또는 정보 저장 커패시터(CC)에 충전된 전하를 방전시킴으로써 데이터를 쓰거나 지울 수 있다. 또한 메모리 컨트롤러는, 정보 저장 커패시터(CC)의 전압 등을 읽어옴으로써, 복수의 메모리 셀들(40) 각각으로부터 데이터를 읽어올 수 있다. 일 실시 예에서, 메모리 컨트롤러는 정보 저장 커패시터(CC)에 충전된 전하가 자연 방전되어 데이터가 유실되지 않도록, 복수의 메모리 셀들(40)에 데이터를 다시 쓰는 리프레쉬(refresh) 동작을 수행할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 플로우 차트이고, 도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 7a 내지 도 7c에서, 메모리 시스템(100A)은 복수의 메모리 장치들 각각에 포함된 뱅크들 중에서 하나의 뱅크(BANK)와 메모리 컨트롤러(MC)를 도시하였다. 하나의 뱅크(BANK)는 복수의 메모리 셀들(MA) 및 복수의 리던던시 메모리 셀들(MA)을 포함할 수 있다. 또한 하나의 뱅크(BANK)는 백업 영역(BR)을 포함할 수 있다.
도 6과 도 7a를 참조하면, 메모리 컨트롤러(MC)는 복수의 메모리 장치들 각각에 포함된 메모리 장치들 중에서 액세스 횟수가 가장 높은 제1 영역(AR)의 주소(hit address)와 액세스 횟수(hit count)를 주기적으로 리드할 수 있다(S110). 일례로, 메모리 컨트롤러(MC)는 주소(hit address)와 액세스 횟수(hit count)를 모드 레지스터 읽기(mode register read(MRR)) 정보로 리드할 수 있다. 모드 레지스터 읽기(mode register read(MRR))란 사용자가 리드 가능한 모드 레지스터를 의미할 수 있다.
메모리 컨트롤러(MC)는 복수의 메모리 장치들의 액세스 횟수를 카운트할 수 있다. 메모리 컨트롤러(MC)는 카운트 결과에 따라 복수의 메모리 장치들 중에서 가장 많이 액세스 되는 영역이 제1 영역(AR)이라고 판단할 수 있다. 메모리 컨트롤러(MC)는 제1 영역(AR)에 대응하는 주소(hit address)와 액세스 횟수(hit count)를 메모리 장치에 저장할 수 있다.
메모리 컨트롤러(MC)는 제1 영역(AR)에 대응하는 액세스 횟수(hit count)와 기준 횟수를 비교할 수 있다(S120). 비교의 결과 제1 영역(AR)에 대응하는 액세스 횟수(hit count)가 기준 횟수보다 크면, 메모리 컨트롤러(MC)는 제1 영역(AR)에 대응하는 주소를 기억할 수 있다.
제1 영역(AR)에 대응하는 액세스 횟수(hit count)가 기준 횟수보다 크면, 제1 영역(AR)은 마모(wearing-out)될 가능성이 높을 수 있다. 따라서, 제1 영역(AR)으로 데이터를 저장할 때 UECC가 발생할 확률이 높을 수 있다.
이 후, 메모리 컨트롤러(MC)는 호스트로부터 데이터를 저장하라는 명령과 함께 상기 데이터가 저장될 어드레스를 수신할 수 있다. 호스트로부터 전송된 어드레스는 복수의 메모리 장치들 중에서 선택 메모리 장치에 포함된 제1 영역(AR)의 선택 워드라인에 연결된 선택 메모리 셀들에 대응할 수 있다.
메모리 컨트롤러(MC)는 선택 메모리 셀들에 저장될 데이터를 선택 워드라인 및 백업 영역(BR)에 각각 저장할 수 있다(S130). 제1 영역(AR)에 대응하는 액세스 횟수(hit count)가 기준 횟수보다 크면, 제1 영역(AR)으로 데이터를 저장할 때 선택 워드라인뿐만 아니라 백업 영역에도 저장할 수 있다. 따라서, 메모리 시스템(100A)은 UECC가 발생하기 전에 UECC가 발생할 가능성이 있는 영역의 데이터를 선택 워드라인과 백업 영역(BR) 각각으로 두 번 라이트할 수 있다. 메모리 시스템(100A)은 UECC가 발생하기 전에 미리 데이터를 백업 영역에 라이트할 수 있으므로, 페일오버 기능을 수행할 수 있다.
제1 영역(AR)에 대응하는 액세스 횟수(hit count)가 기준 횟수보다 작으면, 메모리 컨트롤러(MC)는 복수의 메모리 장치들 각각에 포함된 메모리 장치들 중에서 액세스 횟수가 가장 높은 제1 영역(AR)의 주소(hit address)와 액세스 횟수(hit count)를 계속 모니터링 할 수 있다(S110).
도 6과 도 7b를 참조하면, 메모리 컨트롤러(MC)는 제1 영역(AR)에 포함된 선택 워드라인(SWL)을 복수의 리던던시 메모리 셀들이 연결된 리던던시 워드라인(RWL)으로 대체할 수 있다(S140). 즉, 불량 메모리 셀이 연결된 선택 워드라인(SWL)을 리던던시 워드라인(RWL)으로 대체하는 리페어 동작을 수행할 수 있다. 이를 포스트 패키지 리페어(post package repair(PPR))라 정의할 수 있다. 예컨대, 메모리 컨트롤러(MC)는 PPR을 수행한 이 후에 선택 워드라인(SWL)의 주소를 사용하더라도 DRAM내부의 디코딩 동작에 의하여 리던던시 워드라인에 액세스 할 수 있다.
도 6과 도 7c를 참조하면, 메모리 컨트롤러(MC)는 백업 영역(BR)의 워드라인(BWL)에 저장된 데이터를 리던던시 워드라인(RWL)으로 저장할 수 있다(S150). 따라서, 메모리 시스템(100A)은 제1 영역(AR)에 포함된 선택 워드라인(SWL) 대신에 리던던시 워드라인(RWL)으로부터 데이터를 리드하거나 리던던시 워드라인(RWL)으로 데이터를 라이트할 수 있다.
본 발명의 일 실시 예에 따르면 하나의 뱅크(BANK)는 백업 영역(BR)을 포함할 수 있고, 메모리 컨트롤러(MC)는 뱅크(BANK)에서 액세스 횟수가 높다고 판단된 메모리 영역을 판단할 수 있다. 메모리 컨트롤러는 액세스 횟수가 높다고 판단된 메모리 영역에 저장될 데이터를 상기 메모리 영역 및 백업 영역(BR)에 각각 저장할 수 있다. 즉, UECC가 발생할 가능성이 높은 메모리 영역에 대해서 상기 메모리 영역에 저장될 데이터를 백업 영역에도 동시에 저장할 수 있다. UECC가 발생하기 전에 미리 데이터를 백업하고, PPR을 통해서 불량 메모리 셀이 연결된 워드라인(SWL)을 리던던시 워드라인(RWL)으로 대체하고, 백업된 데이터를 리던던시 워드라인(RWL)에 저장할 수 있다. 메모리 시스템(100A)은 불량 메모리 셀이 연결된 워드라인(SWL) 대신에 리던던시 워드라인(RWL)을 이용하여 서비스를 제공할 수 있다. 따라서, 메모리 시스템(100A)은 페일오버 기능을 수행할 수 있다.
도 8a 내지 도 8c는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 8a 내지 도 8c의 메모리 시스템(100B)은 도 7a 내지 도 7c의 메모리 시스템(100A)과 다르게 제1 영역(AR)과 백업 영역(BR)은 서로 다른 뱅크에 포함될 수 있다. 예컨대, 제1 영역(AR)은 제1 뱅크(BANK1)에 포함될 수 있고, 백업 영역(BR)은 제2 뱅크(BANK2)에 포함될 수 있다. 제1 뱅크(BANK1)는 복수의 메모리 셀들(MA1) 및 복수의 리던던시 메모리 셀들(MA1)을 포함할 수 있다. 제2 뱅크(BANK2)는 복수의 메모리 셀들(MA2) 및 복수의 리던던시 메모리 셀들(MA2)을 포함할 수 있다.
도 6과 도 8a를 참조하면, 메모리 컨트롤러(MC)는 복수의 메모리 장치들 각각에 포함된 메모리 장치들 중에서 액세스 횟수가 가장 높은 제1 영역(AR)의 주소(hit address)와 액세스 횟수(hit count)를 주기적으로 리드할 수 있다(S110). 제1 영역(AR)은 제1 뱅크(BANK1)에 포함될 수 있다.
메모리 컨트롤러(MC)는 제1 영역(AR)에 대응하는 액세스 횟수(hit count)와 기준 횟수를 비교할 수 있다(S120). 비교의 결과 제1 영역(AR)에 대응하는 액세스 횟수(hit count)가 기준 횟수보다 크면, 메모리 컨트롤러(MC)는 제1 영역(AR)에 대응하는 주소(hit address)를 메모리 장치에 저장할 수 있다.
이 후, 메모리 컨트롤러(MC)는 호스트로부터 데이터를 저장하라는 명령과 함께 상기 데이터가 저장될 어드레스를 수신할 수 있다. 호스트로부터 전송된 어드레스는 복수의 메모리 장치들 중에서 선택 메모리 장치에 포함된 제1 영역(AR)의 선택 워드라인에 연결된 선택 메모리 셀들에 대응할 수 있다.
메모리 컨트롤러(MC)는 선택 메모리 셀들에 저장될 데이터를 선택 워드라인 및 백업 영역(BR)에 각각 저장할 수 있다(S130). 백업 영역(BR)은 제2 뱅크(BANK2)에 포함될 수 있다. 따라서, 백업 영역(BR)과 제1 영역(AR) 각각은 서로 다른 뱅크에 포함될 수 있다.
도 6과 도 8b를 참조하면, 메모리 컨트롤러(MC)는 제1 영역(AR)에 포함된 선택 워드라인(SWL)을 복수의 리던던시 메모리 셀들이 연결된 리던던시 워드라인(RWL)으로 대체할 수 있다(S140). 복수의 리던던시 메모리 셀들은 제1 뱅크(BANK1)에 포함될 수 있다. 따라서, 리던던시 워드라인(RWL)과 제1 영역(AR)은 동일한 뱅크에 포함될 수 있다.
도 6과 도 8c를 참조하면, 메모리 컨트롤러(MC)는 제2 뱅크(BANK2)의 백업 영역(BR)에 저장된 데이터를 제1 뱅크(BANK1)의 리던던시 워드라인(RWL)으로 저장할 수 있다(S150). 따라서, 메모리 시스템(100A)은 제1 영역(AR)에 포함된 선택 워드라인(SWL) 대신에 리던던시 워드라인(RWL)으로부터 데이터를 리드하거나 리던던시 워드라인(RWL)으로 데이터를 라이트할 수 있다.
본 발명의 일 실시 예에 따르면 제2 뱅크(BANK2)는 백업 영역(BR)을 포함할 수 있고, 메모리 컨트롤러는 제1 뱅크(BANK1)에서 액세스 횟수가 높다고 판단된 메모리 영역(AR)을 판단할 수 있다. 메모리 컨트롤러(MC)는 액세스 횟수가 높다고 판단된 메모리 영역(AR)에 저장될 데이터를 메모리 영역(AR) 및 백업 영역(BR)에 각각 저장할 수 있다. 즉, UECC가 발생할 가능성이 높은 메모리 영역(AR)에 대해서 메모리 영역(AR)에 저장될 데이터를 백업 영역(BR)에도 동시에 저장할 수 있다. 메모리 시스템(100A)은 UECC가 발생하기 전에 미리 데이터를 백업하고, PPR을 통해서 불량 메모리 셀이 연결된 워드라인(SWL)을 리던던시 워드라인(RWL)으로 대체하고, 백업된 데이터를 리던던시 워드라인(RWL)에 저장할 수 있다. 메모리 시스템(100A)은 불량 메모리 셀이 연결된 워드라인(SWL) 대신에 리던던시 워드라인(RWL)을 이용하여 서비스를 제공할 수 있다. 따라서, 메모리 시스템(100A)은 페일오버 기능을 수행할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 플로우 차트이고, 도 10a 내지 도 10c는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 10a 내지 도 10c에서, 메모리 시스템(100C)은 복수의 메모리 장치들 각각에 포함된 뱅크들 중에서 하나의 뱅크(BANK)와 메모리 컨트롤러(MC)를 도시하였다. 하나의 뱅크(BANK)는 복수의 메모리 셀들(MC) 및 복수의 리던던시 메모리 셀들(MC)을 포함할 수 있다. 또한 하나의 뱅크(BANK)는 백업 영역(BR)을 포함할 수 있다.
도 9와 도 10a를 참조하면, 메모리 컨트롤러(MC)는 복수의 메모리 장치들 각각에 포함된 메모리 장치들 중에서 CECC의 발생 횟수가 가장 높은 메모리 셀들의 주소(ECC row)와 ECC 횟수(ECC count)를 주기적으로 리드할 수 있다(S210). 일례로, 메모리 컨트롤러(MC)는 CECC의 발생 횟수가 가장 높은 메모리 셀들의 주소(ECC row)와 ECC 횟수(ECC count)를 메모리 컨트롤러(MC) 내부에 미리 저장할 수 있다.
메모리 컨트롤러(MC)는 주소(ECC row)를 참조하여 메모리 영역의 복수의 메모리 셀들 중에서 CECC의 발생 횟수가 가장 높은 불량 메모리 셀을 포함하는 워드라인의 위치를 알 수 있다. 일례로, 주소(ECC row)는 뱅크 어드레스, 로우 어드레스, 및 컬럼 어드레스를 포함할 수 있다. 따라서, 메모리 컨트롤러(MC)는 불량 메모리 셀이 연결된 워드라인(SWL)의 주소(ECC row)를 알 수 있다.
메모리 컨트롤러(MC)는 복수의 메모리 장치들의 CECC 발생 횟수를 카운트할 수 있다. 메모리 컨트롤러(MC)는 카운트 결과에 따라 복수의 메모리 장치들 중에서 가장 많이 CECC가 발생한 불량 메모리 셀을 판단할 수 있다. 메모리 컨트롤러(MC)는 불량 메모리 셀이 연결된 워드라인(SWL)에 대응하는 주소(ECC row)와 ECC 횟수(ECC count)를 메모리 컨트롤러(MC) 내부에 저장할 수 있다.
메모리 컨트롤러(MC)는 워드라인(SWL)에 대응하는 ECC 횟수(ECC count)와 기준 횟수를 비교할 수 있다(S220). 비교의 결과 워드라인(SWL)에 대응하는 ECC 횟수(ECC count)가 기준 횟수보다 크면, 메모리 컨트롤러(MC)는 워드라인(SWL)에 대응하는 주소를 기억할 수 있다. 선택 워드라인(SWL)에 대응하는 ECC 횟수(ECC count)가 기준 횟수보다 크면, 선택 워드라인(SWL)으로 데이터를 저장할 때 UECC가 발생할 확률이 높을 수 있다.
이 후, 메모리 컨트롤러(MC)는 호스트로부터 데이터를 저장하라는 명령과 함께 상기 데이터가 저장될 어드레스를 수신할 수 있다. 호스트로부터 전송된 어드레스는 복수의 메모리 장치들 중에서 선택 메모리 장치의 선택 워드라인(SWL)에 연결된 선택 메모리 셀들에 대응할 수 있다.
메모리 컨트롤러(MC)는 선택 메모리 셀들에 저장될 데이터를 선택 워드라인(SWL) 및 백업 영역(BR)에 각각 저장할 수 있다(S230). 즉, 선택 워드라인(SWL)에 대응하는 액세스 횟수(hit count)가 기준 횟수보다 크면, 선택 워드라인(SWL)으로 데이터를 저장할 때 선택 워드라인(SWL)뿐만 아니라 백업 영역(BR)에도 동시에 저장할 수 있다. 따라서, UECC가 발생할 경우를 대비하여 데이터를 백업할 수 있다.
워드라인(SWL)에 대응하는 ECC 횟수(ECC count)가 기준 횟수보다 작으면, 메모리 컨트롤러(MC)는 복수의 메모리 장치들 각각에 포함된 메모리 장치들 중에서 CECC의 발생 횟수가 가장 높은 메모리 셀들의 주소(ECC row)와 ECC 횟수(ECC count)를 계속 모니터링 할 수 있다(S210).
도 9와 도 10b를 참조하면, 메모리 컨트롤러(MC)는 선택 워드라인(SWL)을 복수의 리던던시 메모리 셀들이 연결된 리던던시 워드라인(RWL)으로 대체할 수 있다(S240). 즉, 불량 메모리 셀이 연결된 선택 워드라인(SWL)을 리던던시 워드라인(RWL)으로 대체하는 리페어 동작을 수행할 수 있다.
도 9와 도 10c를 참조하면, 메모리 컨트롤러(MC)는 백업 영역(BR)에 저장된 데이터를 리던던시 워드라인(RWL)으로 저장할 수 있다(S250). 따라서, 메모리 시스템(100B)은 는 제1 영역(AR)에 포함된 선택 워드라인(SWL) 대신에 리던던시 워드라인(RWL)으로부터 데이터를 리드하거나 리던던시 워드라인(RWL)으로 데이터를 라이트할 수 있다.
본 발명의 일 실시 예에 따르면 하나의 뱅크(BANK)는 백업 영역(BR)을 포함할 수 있고, 메모리 컨트롤러(MC)는 뱅크(BANK)에서 CECC가 발생한 횟수가 높다고 판단된 불량 메모리 셀이 연결된 워드라인(SWL)을 판단할 수 있다. 메모리 컨트롤러(MC)는 불량 메모리 셀이 연결된 워드라인(SWL)에 라이트 될 데이터를 워드라인(SWL) 및 백업 영역(BR)에 각각 저장할 수 있다. 즉, UECC가 발생할 가능성이 높은 메모리 셀들에 대해서 상기 메모리 셀들에 저장될 데이터를 백업 영역(BR)에도 동시에 저장할 수 있다. UECC가 발생하기 전에 미리 데이터를 백업할 수 있으므로 메모리 시스템은 페일오버 기능을 수행할 수 있다.
도 11a 내지 도 11c는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 11a 내지 도 11c의 메모리 시스템(100D)은 구조는 도 10a 내지 도 10c의 메모리 시스템(100C)과 다르게 제1 영역(AR)과 백업 영역(BR)은 서로 다른 뱅크에 포함될 수 있다. 예컨대, 불량 메모리 셀에 연결된 워드라인(SWL)은 제1 뱅크(BANK1)에 포함될 수 있고, 백업 영역(BR)은 제2 뱅크(BANK2)에 포함될 수 있다. 제1 뱅크(BANK1)는 복수의 메모리 셀들(MA1) 및 복수의 리던던시 메모리 셀들(MA1)을 포함할 수 있다. 제2 뱅크(BANK2)는 복수의 메모리 셀들(MA2) 및 복수의 리던던시 메모리 셀들(MA2)을 포함할 수 있다.
도 9와 도 11a를 참조하면, 메모리 컨트롤러(MC)는 복수의 메모리 장치들 각각에 포함된 메모리 장치들 중에서 CECC의 발생 횟수가 가장 높은 메모리 셀들이 연결된 워드라인(SWL)의 주소(ECC row)와 ECC 횟수(ECC count)를 주기적으로 리드할 수 있다(S210). CECC의 발생 횟수가 가장 높은 메모리 셀이 연결된 워드라인(SWL)은 제1 뱅크(BANK1)에 포함될 수 있다.
메모리 컨트롤러(MC)는 워드라인(SWL)에 대응하는 ECC 횟수(ECC count)와 기준 횟수를 비교할 수 있다(S220). 비교의 결과 워드라인(SWL)에 대응하는 ECC 횟수(ECC count)가 기준 횟수보다 크면, 메모리 컨트롤러(MC)는 워드라인(SWL)에 대응하는 주소를 기억할 수 있다.
이 후, 메모리 컨트롤러(MC)는 호스트로부터 데이터를 저장하라는 명령과 함께 상기 데이터가 저장될 어드레스를 수신할 수 있다. 호스트로부터 전송된 어드레스는 복수의 메모리 장치들 중에서 선택 메모리 장치의 선택 워드라인(SWL)에 연결된 선택 메모리 셀들에 대응할 수 있다.
메모리 컨트롤러(MC)는 선택 메모리 셀들에 저장될 데이터를 선택 워드라인(SWL) 및 백업 영역(BR)에 각각 저장할 수 있다(S230). 백업 영역(BR)은 선택 워드라인(SWL)이 포함된 제1 뱅크(BANK1)와 다른 제2 뱅크(BANK2)에 포함될 수 있다.
도 9와 도 11b를 참조하면, 메모리 컨트롤러(MC)는 선택 워드라인(SWL)을 복수의 리던던시 메모리 셀들이 연결된 리던던시 워드라인(RWL)으로 대체할 수 있다(S240). 리던던시 워드라인(RWL)은 제1 뱅크(BANK1)에 포함될 수 있다. 따라서, 리던던시 워드라인(RWL)과 백업 영역(BR)은 서로 다른 뱅크에 포함될 수 있다.
도 9와 도 11c를 참조하면, 메모리 컨트롤러(MC)는 제2 뱅크(BANK2)의 백업 영역(BR)에 저장된 데이터를 제1 뱅크(BANK1)의 리던던시 워드라인(RWL)으로 저장할 수 있다(S250). 따라서, 메모리 시스템(100D)은 선택 워드라인(SWL) 대신에 리던던시 워드라인(RWL)으로부터 데이터를 리드하거나 리던던시 워드라인(RWL)으로 데이터를 라이트할 수 있다.
본 발명의 일 실시 예에 따르면 제2 뱅크(BANK2)는 백업 영역(BR)을 포함할 수 있고, 메모리 컨트롤러(MC)는 제1 뱅크(BANK1)에서 CECC가 발생한 횟수가 높다고 판단된 불량 메모리 셀을 판단할 수 있다. 상기 불량 메모리 셀이 포함된 뱅크는 백업 영역이 포함된 뱅크와 서로 다를 수 있다. 메모리 컨트롤러는 CECC가 발생한 횟수가 높다고 판단된 불량 메모리 셀이 연결된 워드라인(SWL)에 저장될 데이터를 워드라인(SWL) 및 백업 영역(BR)에 각각 저장할 수 있다. 즉, UECC가 발생할 가능성이 높은 메모리 영역에 대해서 워드라인(SWL)에 저장될 데이터를 백업 영역(BR)에도 동시에 저장할 수 있다. 메모리 시스템(100D)은 UECC가 발생하기 전에 미리 데이터를 백업하고, PPR을 통해서 불량 메모리 셀이 연결된 워드라인(SWL)을 리던던시 워드라인(RWL)으로 대체하고, 백업된 데이터를 리던던시 워드라인(RWL)에 저장할 수 있다. 메모리 시스템(100D)은 불량 메모리 셀이 연결된 워드라인(SWL) 대신에 리던던시 워드라인(RWL)을 이용하여 서비스를 제공할 수 있다. 따라서, 메모리 시스템(100A)은 페일오버(failover) 기능을 수행할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 플로우 차트이고, 도 13a 내지 도 13c는 본 발명의 일 실시 예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 13a 내지 도 13c에서 메모리 시스템(400A, 400B, 400C)은 멀티 랭크로 구성된 메모리 장치들(410-1~410-4, 420-1~420-4)과 메모리 컨트롤러(430)를 포함할 수 있다.
메모리 장치들(410-1~410-4, 420-1~420-4)은 제1 랭크(RANK0)로 분류되는 제1 메모리 장치들(410-1~410-4)과 제2 랭크(RANK1)로 분류되는 제2 메모리 장치들(420-1~420-4)을 포함할 수 있다. 메모리 장치들(410-1~410-4, 420-1~420-4) 각각은 적어도 하나의 메모리 뱅크를 포함할 수 있다.
실시 예에 따라, 제1 메모리 장치들(410-1~410-4) 중에서 적어도 하나와 제2 메모리 장치들(420-1~420-4) 중에서 적어도 하나는 하나의 메모리 패키지에 포함될 수 있다. 예컨대, 제1 메모리 장치들(410-1~410-4) 중에서 제1 메모리 장치(410-1)와 제2 메모리 장치들(420-1~420-4) 중에서 제2 메모리 장치(420-1)는 제1 메모리 패키지에 포함될 수 있다.
같은 원리로, 제1 메모리 장치(410-2)와 제2 메모리 장치(420-2)는 제2 메모리 패키지에 포함될 수 있고, 제1 메모리 장치(410-3)와 제2 메모리 장치(420-3)는 제3 메모리 패키지에 포함될 수 있고, 제1 메모리 장치(410-4)와 제2 메모리 장치(420-4)는 제4 메모리 패키지에 포함될 수 있다.
메모리 컨트롤러(430)는 제1 칩 선택 신호(CS0)와 제2 칩 선택 신호(CS1)를 출력할 수 있다. 메모리 컨트롤러(430)는 제1 메모리 장치들(410-1~410-4)을 선택하기 위해 제1 칩 선택 신호(CS0)를 활성화할 수 있다. 메모리 컨트롤러(430)는 제2 메모리 장치들(420-1~420-4)을 선택하기 위해 제2 칩 선택 신호(CS1)를 활성화할 수 있다.
본 발명의 실시 예에 따르면, 메모리 시스템(400A, 400B, 400C)은 메모리 모듈(예컨대, DRAM)이 필요로 하는 용량의 두 배 이상의 메모리 장치들(410-1~410-4, 420-1~420-4)을 멀티 랭크로 구성할 수 있다. 예컨대, 메모리 장치들(410-1~410-4, 420-1~420-4)이 필요로 하는 용량이 8Gbit라고 할 때, 종래에는 제1 랭크(RANK0)로 분류되는 제1 메모리 장치들(410-1~410-4)을 4Gbit으로 구성하고, 제2 랭크(RANK1)로 분류되는 제2 메모리 장치들(420-1~420-4)을 4Gbit로 구성하였다.
그러나, 본 발명의 실시 예에 따르면 메모리 장치들(410-1~410-4, 420-1~420-4)이 필요로 하는 용량이 8Gbit라고 할 때, 제1 랭크(RANK0)로 분류되는 제1 메모리 장치들(410-1~410-4)을 8Gbit으로 구성하고, 제2 랭크(RANK1)로 분류되는 제2 메모리 장치들(420-1~420-4)을 8Gbit로 구성할 수 있다.
따라서, 제1 랭크(RANK0)로 분류되는 제1 메모리 장치들(410-1~410-4)과 제2 랭크(RANK1)로 분류되는 제2 메모리 장치들(420-1~420-4) 중에서 제2 랭크(RANK1)로 분류되는 제2 메모리 장치들(420-1~420-4)을 백업 영역으로 사용할 수 있다.
메모리 컨트롤러(130)는 제1 메모리 장치들(410-1~410-4)을 선택하기 위해 제1 칩 선택 신호(CS0)를 활성화할 수 있다. 이와 동시에 메모리 컨트롤러(430)는 제2 메모리 장치들(420-1~420-4)을 선택하기 위해 제2 칩 선택 신호(CS1)를 활성화할 수 있다.
도 12와 도 13a를 참조하면, 메모리 컨트롤러(430)는 메모리 장치들(410-1~410-4, 420-1~420-4)로 데이터를 라이트할 수 있다(S310). 메모리 컨트롤러(430)는 제1 메모리 장치들(410-1~410-4)을 선택하기 위해 제1 칩 선택 신호(CS0)를 활성화할 수 있다. 이와 동시에 메모리 컨트롤러(430)는 제2 메모리 장치들(420-1~420-4)을 선택하기 위해 제2 칩 선택 신호(CS1)를 활성화할 수 있다. 따라서, 제1 랭크(RANK0)로 분류되는 제1 메모리 장치들(410-1~410-4)에 대한 라이트 동작과 제2 랭크(RANK1)로 분류되는 제2 메모리 장치들(420-1~420-4)에 대한 라이트 동작이 동시에 수행될 수 있다.
일례로, 호스트로부터 제1 데이터 내지 제4 데이터를 라이트 하라는 명령을 수신하면, 메모리 컨트롤러(MC)는 제1 메모리 장치(410-1)와 제2 메모리 장치(420-1) 각각으로 제1 데이터를 라이트할 수 있다. 이와 같은 원리로 제1 메모리 장치(410-2)와 제2 메모리 장치(420-2) 각각으로 제2 데이터를 라이트할 수 있고, 제1 메모리 장치(410-3)와 제2 메모리 장치(420-3) 각각으로 제3 데이터를 라이트할 수 있고, 제1 메모리 장치(410-4)와 제2 메모리 장치(420-4) 각각으로 제4 데이터를 라이트할 수 있다.
도 12와 도 13b를 참조하면, 메모리 컨트롤러(430)는 제1 랭크(RANK0)로 분류되는 제1 메모리 장치들(410-1~410-4)로부터 데이터를 리드할 수 있다(S320). 메모리 컨트롤러(430)는 제1 메모리 장치들(410-1~410-4)을 선택하기 위해 제1 칩 선택 신호(CS0)를 활성화할 수 있다. 이와 동시에 메모리 컨트롤러(430)는 제2 메모리 장치들(420-1~420-4)을 선택하지 않기 위해 제2 칩 선택 신호(CS1)를 비활성화할 수 있다.
따라서, 제1 랭크(RANK0)로 분류되는 제1 메모리 장치들(410-1~410-4)에 대한 리드 동작이 수행되는 반면, 제2 랭크(RANK1)로 분류되는 제2 메모리 장치들(420-1~420-4)에 대한 리드 동작은 수행되지 않을 수 있다.
도 12와 도 13c를 참조하면, 메모리 컨트롤러(430)는 제1 메모리 장치들(410-1~410-4)에 UECC가 발생했는지 여부를 감지할 수 있다(S330). 일례로, 메모리 컨트롤러(130)가 제1 메모리 장치들(410-1~410-4)에 UECC가 발생했는지 여부를 확인하는 방법은 단일 비트 에러 교정 및 2-비트 에러 검출(single bit error correcting double bit error detection(SEDEC)) 방식을 이용할 수 있다.
SEDEC은 단일 비트 에러가 발견된 경우 메모리 컨트롤러(430)는 상기 에러를 직접 교정할 수 있다. 그러나, 2-비트 에러가 발견된 경우 메모리 컨트롤러(430)는 이를 사용자에게 알리고 메모리 시스템(100D)의 운영을 정지시킬 수 있다. 또한, 3-비트 이상의 에러가 발견된 경우에도 메모리 컨트롤러(430)의 펌웨어가 이상 징후를 확인할 수 있다.
제1 메모리 장치들(410-1~410-4)에 UECC가 발생한 경우, 메모리 컨트롤러(430)는 제2 메모리 장치들(420-1~420-4)을 이용해서 데이터를 리드하고 라이트할 수 있다(S340).
제1 메모리 장치들(410-1~410-4)에 UECC가 발생하지 않으면, 메모리 컨트롤러(430)는 제1 랭크(RANK0)로 분류되는 제1 메모리 장치들(410-1~410-4)과 제2 랭크(RANK1)로 분류되는 제2 메모리 장치들(420-1~420-4)에 동시에 데이터를 라이트할 수 있다(S310). 그리고, 메모리 컨트롤러(430)는 제1 랭크(RANK0)로 분류되는 제1 메모리 장치들(410-1~410-4)로부터 데이터를 리드할 수 있다.
본 발명의 일 실시 예에 따르면 메모리 시스템(100D)은 멀티 랭크로 구성된 메모리 장치들(110-1~110-4, 120-1~120-4)을 포함할 수 있다. 메모리 장치들(110-1~110-4, 120-1~120-4) 중에서 제2 메모리 장치들(420-1~420-4)은 백업 영역으로 사용될 수 있다.
메모리 컨트롤러(430)는 제1 메모리 장치들(410-1~410-4)에 라이트될 데이터를 제2 메모리 장치들(420-1~420-4)에도 동시에 라이트 할 수 있다. 따라서, 제1 메모리 장치들(410-1~410-4)의 메모리 영역에 UECC가 발생하여도, 메모리 시스템은 제2 메모리 장치들(420-1~420-4)에 저장된 데이터를 이용하여 페일오버 기능을 수행할 수 있다.
또한, 제2 메모리 장치들(420-1~420-4)을 백업 영역으로 사용할 경우, 제1 메모리 장치들(410-1~410-4)만 사용할 때에 비해 MTBF가 2배 증가할 수 있다. 따라서, 메모리 시스템의 신뢰성을 2배 확보할 수 있다. 예컨대, 제1 메모리 장치들(410-1~410-4)만 사용할 때 MTBF가 200만 시간이라고 하면, 제1 메모리 장치들(410-1~410-4)과 함께 제2 메모리 장치들(420-1~420-4)을 백업 영역으로 사용할 때 MTBF는 400만 시간일 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 14에 도시한 실시 예에 따른 전자 기기(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040), 프로세서(1050), 및 포트(1060) 등을 포함할 수 있다. 이외에 컴퓨터 장치(1000)는 전원 장치, 입출력 장치 등을 더 포함할 수 있다. 도 14에 도시된 구성 요소 가운데, 포트(1060)는 전자 기기(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 기기(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1070)를 통해 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040)는 물론, 포트(1060)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 전자 기기(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 도 14에 도시한 일 실시 예에서, 메모리(1030)는 앞서 도 1 내지 도 13을 참조하여 설명한 다양한 실시 예들에 따른 메모리 장치 또는 메모리 패키지로 구현될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100; 메모리 시스템
110; 제1 메모리 모듈
200; 메모리 컨트롤러
300; 제2 메모리 모듈
110-1~110-4; 제1 메모리 장치들
120-1~120-4; 제2 메모리 장치들

Claims (10)

  1. 복수의 메모리 장치들을 포함하고, 상기 복수의 메모리 장치들 각각이 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들을 포함하고, 상기 복수의 메모리 장치들 중 적어도 하나가 백업 영역을 포함하는 메모리 모듈; 및
    상기 복수의 메모리 장치들 중에서 선택 메모리 장치의 선택 워드라인에 연결된 선택 메모리 셀들에 수정 가능 에러 정정 코드(correctable error correction code(CECC))가 발생했다고 판단되면, 상기 선택 메모리 셀들에 저장될 데이터를 상기 선택 메모리 셀들 및 상기 백업 영역에 저장하고, 상기 선택 워드라인을 상기 복수의 리던던시 메모리 셀들이 연결된 리던던시 워드라인으로 대체하는 메모리 컨트롤러;를 포함하는 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 백업 영역에 저장된 상기 데이터를 상기 리던던시 워드라인에 저장하는 메모리 시스템.
  3. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 CECC의 발생 횟수가 가장 높은 영역의 주소와 상기 CECC의 발생 횟수를 저장하고, 상기 CECC의 발생 횟수를 기준 횟수와 비교하고, 상기 CECC의 발생 횟수가 상기 기준 횟수보다 클 때, 상기 선택 메모리 셀들에 저장될 데이터를 상기 선택 메모리 셀들 및 상기 백업 영역에 저장하는 메모리 시스템.
  4. 복수의 메모리 장치들을 포함하고, 상기 복수의 메모리 장치들 각각이 복수의 메모리 셀들 및 복수의 리던던시 메모리 셀들을 포함하고, 상기 복수의 메모리 장치들 중 적어도 하나가 백업 영역을 포함하는 메모리 모듈; 및
    상기 복수의 메모리 장치들 중에서 선택 메모리 장치의 제1 영역이 액세스 횟수가 높다고 판단되면, 상기 제1 영역의 선택 워드라인에 연결된 선택 메모리 셀들에 저장될 데이터를 상기 선택 워드라인 및 상기 백업 영역에 각각 저장하고, 상기 선택 워드라인을 상기 복수의 리던던시 메모리 셀들이 연결된 리던던시 워드라인으로 대체하는 메모리 컨트롤러;를 포함하는 메모리 시스템.
  5. 제4항에 있어서, 상기 메모리 컨트롤러는,
    상기 백업 영역에 저장된 데이터를 상기 리던던시 워드라인에 저장하는 메모리 시스템.
  6. 제4항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 메모리 장치들 각각에 포함된 메모리 영역 중에서 액세스 횟수가 가장 높은 영역의 주소와 액세스 횟수를 상기 메모리 장치로부터 리드하고, 상기 액세스 횟수를 기준 횟수와 비교하고, 상기 액세스 횟수가 상기 기준 횟수보다 클 때, 상기 선택 메모리 셀들에 저장될 데이터를 상기 선택 워드라인 및 상기 백업 영역에 각각 저장하는 메모리 시스템.
  7. 제1 랭크로 분류되는 제1 메모리 장치들과 제2 랭크로 분류되는 제2 메모리 장치들을 포함하는 메모리 모듈; 및
    상기 제1 랭크를 선택하는 제1 칩 선택 신호와 상기 제2 랭크를 선택하는 제2 칩 선택 신호를 활성화하는 메모리 컨트롤러;를 포함하고,
    상기 메모리 모듈로 데이터를 라이트할 때, 상기 제1 칩 선택 신호와 상기 제2 칩 선택 신호는 동시에 활성화되고, 상기 제1 랭크와 상기 제2 랭크는 동시에 선택되고 동시에 제어되는 메모리 시스템.
  8. 제7항에 있어서,
    상기 메모리 모듈로 데이터를 라이트할 때, 상기 제1 메모리 장치들에 대한 라이트 동작과 상기 제2 메모리 장치들에 대한 라이트 동작이 상기 제1 칩 선택 신호와 상기 제2 칩 선택 신호에 의해서 동시에 수행되는 메모리 시스템.
  9. 제8항에 있어서,
    상기 메모리 모듈로부터 데이터를 리드할 때, 상기 제1 칩 선택 신호는 활성화되고 상기 제2 칩 선택 선택 신호는 비활성화 되며, 상기 제1 메모리 장치들에 대한 리드 동작이 수행되는 메모리 시스템.
  10. 제9항에 있어서,
    상기 제1 메모리 장치들에서 수정 불가능 에러 정정 코드(uncorrectable error correction code(UECC))가 발생된 경우, 상기 제1 칩 선택 신호는 비활성화되고 상기 제2 칩 선택 신호는 활성화되고, 상기 제2 메모리 장치들에 대한 리드/라이트 동작이 수행되는 메모리 시스템.
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