JP4114652B2

JP4114652B2 - 強誘電体メモリ

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Publication number: JP4114652B2
Application number: JP2004240444A
Authority: JP
Inventors: 晋一深田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-08-20
Filing date: 2004-08-20
Publication date: 2008-07-09
Anticipated expiration: 2024-08-20
Also published as: JP2006060022A; US20060039177A1; CN1747061A

Description

本発明は、強誘電体メモリに関し、特に、微細化に有利な構造を持った１Ｔ１Ｃ／２Ｔ２Ｃスタック型ＦｅＲＡＭに関する。

従来から、強誘電体の分極ヒステリシス特性を利用した不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃｍｅｍｏｒｙ）が広く知られている。この強誘電体メモリは、低消費電力で、しかも高速動作が可能なので、その需要はますます高まりつつある。
また、強誘電体メモリにおいても、他のＤＲＡＭ（ｄａｙｎａｍｉｃｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ）等の半導体装置と同様にその微細化、高集積化が進みつつある。例えば、特許文献１や非特許文献１には、プレーナ型のＦｅＲＡＭが記載されているが、微細化、高集積化の観点では、プレーナ型よりもスタック型の方が優れている。このような事情から、近年では、スタック型のＦｅＲＡＭも急速に普及しつつある。

図５は、従来例に係るスタック型のＦｅＲＡＭ４００の構成例を示す平面図である。図５に示すように、このＦｅＲＡＭ４００は、キャパシタセル４１０の上部電極４０３に接続するプレート線（Ｍ１）４２０と、キャパシタセル４１０の下部電極に接続するビット線（Ｍ２）４３０と、ワード裏打ち線（Ｍ３）４４０と、基板とビット線（Ｍ２）４４０とを接続する配線パッド（Ｍ１）４５０等を有する。

このＦｅＲＡＭ４００では、ワード線４６０はセル選択トランジスタのゲート電極と兼用であり、例えばリン等の不純物がドープされたポリシリコン等からなる。このようなワード線４６０を低抵抗化するために、ワード裏打ち線（Ｍ３）４４０が設けられている。なお、カッコ内のＭはメタルを意味し、Ｍ１は基板側から数えて１層目（即ち、最下層の）配線層、Ｍ２は２層目の配線層、Ｍ３は３層目の配線層をそれぞれ意味する。なお、各メタル配線層間Ｍ１〜Ｍ２及び、Ｍ２〜Ｍ３にはそれぞれ層間絶縁膜が設けられている。
特開平６‐２０９１１３Ａｄｖａｎｃｅｄ０．５ｕｍＦＲＡＭＤｅｖｉｃｅＴｅｃｈｎｏｌｏｇｙｗｉｔｈＦｕｌｌＣｏｍｐａｔｉｂｉｌｉｔｙｏｄＨａｌｆ‐ＭｉｃｒｏｎＣＭＯＳＬｏｇｌｃＤｅｖｉｃｅ，ＴａｔｓｕｙａＹａｍａｚａｋｉｅｔａｌ．，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，ｐ．６１３（１９９７）

ところで、図５に示した従来例に係るＦｅＲＡＭ４００によれば、ゲート電極と兼用されるワード線はそのまま配線として使用するにはその抵抗値が高過ぎるため、ワード裏打ち線４４０が必要であった。また、ＦｅＲＡＭ４００では、このワード裏打ち線４４０以外に、ワード線４６０と直交するビット線４３０、プレート線４２０が必要である。即ち、同じく情報保持用のメモリーデバイスであるＤＲＡＭと比べて、必要な配線が一本多い。そのため、微細化の進んだＦｅＲＡＭでは、配線層を少なくともＭ１〜Ｍ３まで３層以上設けざるを得ない、という問題があった。

一方、このような従来例に係るＦｅＲＡＭ４００や、上記２公知例に対し、スタック型ＦｅＲＡＭで１本のプレート線の両側にワード線を配置した構造がＳａｍｓｕｎｇ社より発表されている。発表された構造では、１本のプレート線の両側にキャバシタセルが並んで配置されるため、平面視で見て配線層の省スペース化が可能である。
しかしながら、この構造では、プレート線両側のワード線を同時に選択すると、一本のビット線に対し二つのキャバシタセルを選択してしまうこととなる。そのため、プレート線両側のワード線を異なる行のワード線として使用するか、或いは、プレート線両側のワード線を順番に片方ずつ選択して信号を読み出しする必要があり、通常のＦｅＲＡＭと比べて、読み出しや書き込み等の処理動作に大きな制約があった。

そこで、この発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、微細化に有利な構造を持ち、かつ、通常の強誘電体メモリと同じように読み出し、書き込み等の処理動作を実行できるようにした強誘電体メモリの提供を目的とする。

〔発明１〕上記目的を達成するために、発明１の強誘電体メモリは、一の方向に並べられた複数本のワード線と、前記一の方向と交差する他の方向に並べられた複数本のビット線と、前記一の方向に並べられた複数のキャパシタセル群と、を備え、隣り合う一対の前記ワード線によって一組のワード線対が構成され、前記一組のワード線対を構成する各ワード線のうちの一方は、前記複数のキャパシタセル群のうちの一のキャパシタセル群を選択可能とするように配置され、前記一組のワード線対を構成する各ワード線のうちの他方は、前記複数のキャパシタセル群のうちの他のキャパシタセル群を選択可能とするように配置され、前記一のキャパシタセル群は、前記他のキャパシタセル群に対して前記他の方向にずれて配置され、前記複数本のビット線は、前記一のキャパシタセル群又は前記他のキャパシタセル群の中から個々にキャパシタセルを選択可能とするように配置され、
前記一組のワード線対を同じタイミングで選択制御し、さらに、
前記一の方向に並べられた複数本の共通プレート線を備え、前記一組のワード線対により選択可能な前記複数個のキャパシタセルのそれぞれの上部電極に１本の共通プレート線が接続され、前記一組のワード線対により選択可能な前記複数個のキャパシタセルのそれぞれの下部電極にセル選択用トランジスタを介して前記ビット線が接続され、さらに、
前記複数本のワード線を個々に裏打ちする複数本の裏打ち配線を備え、前記複数本の裏打ち配線は前記複数本の共通プレート線と同一配線層に配置されていることを特徴とするものである。

ここで、「一の方向」とは例えば列方向（縦方向）であり、「他の方向」とは例えば行方向（横方向）のことである。また、「一の方向」を列方向（縦方向）、「他の方向」を行方向（横方向）とした場合には、一の方向と他の方向は直交する（即ち、９０°で交差する）こととなるが、これは一例である。本発明の「一の方向」と「他の方向」は９０°で交差することに限定されるものではなく、斜めに交差する場合も含む。

また、「キャパシタセル」とは、強誘電体膜と、この強誘電体膜を例えば上下方向から挟み込む上部電極及び下部電極とを有する強誘電体キャパシタ、を備えたものである。強誘電体膜としては、例えば、ＰＺＴ（ＰｂＺｒ_１−ＸＴｉ_ＸＯ_３）や、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等のペブロスカイト構造を有する結晶膜が挙げられる。
さらに、本発明の「一の方向」とは例えば平面視で縦方向であり、「他の方向」とは例えば平面視で横方向のことである。本発明では、複数本のワード線を例えば平面視で縦方向に１行、２行、３行、・・というように配置し、複数本のビット線を平面視で横方向に１列、２列、３列・・というように配置している。

さらに、「一対のワード線」は、例えば１本の配線からなり、この１本の配線を平面視でＵ字状に折り返したような構造（即ち、折り返し構造）を有するものである。

このような構成であれば、図５に示した従来の強誘電体メモリと比べて、一の方向でキャパシタセル間のスペースを稼ぐことができ、一の方向で隣り合うキャパシタセルの間隔を狭めることが可能である。
また、一組のワード線対を同じタイミングで選択制御することで、１本のビット線に対して１個のキャパシタセルが選択される。そのため、通常の強誘電体メモリと何ら変わらないワード線の選択制御によって、任意のキャパシタセルへの読み出し、書き込み処理が可能である。

さらに、ワード線対毎にプレート線を共通化しているので、プレート線のレイアウトを簡素化したスタック構造の強誘電体メモリを提供することが可能である。

また、隣り合う共通プレート線間に生じた空きスペースに裏打ち配線を配置することが可能であり、配線層を増やすことなくワード線を低抵抗化することが可能である。
〔発明２〕発明２の強誘電体メモリは、発明１の強誘電体メモリにおいて、複数組の前記ワード線対と、隣り合う一方の組の前記ワード線対と他方の組の前記ワード線対との間で前記他の方向に並べられた複数個の配線パッドと、を備え、隣り合う一方の組の前記ワード線対により選択可能な前記複数個のキャパシタセルと、他方の組の前記ワード線対により選択可能な前記複数個のキャパシタセルは、その配置位置が前記複数個の配線パッドの並びを基準に平面視で線対称となっていることを特徴とするものである。
このような構成であれば、隣り合う一方の組のワード線対をゲート電極とする一方のセル選択用トランジスタと、他方の組のワード線対をゲート電極とする他方のセル選択用トランジスタとの間で、それらのソース又はドレインを共有することができる。従って、キャパシタセルの間隔をさらに縮小することができる。
〔発明３〕発明３の強誘電体メモリは、発明１又は発明２の強誘電体メモリにおいて、前記複数本のビット線は、前記複数本の裏打ち配線及び前記複数本の共通プレート線よりも上の配線層に配置されていることを特徴とするものである。
このような構成であれば、ビット線の領域を広く確保することが可能である。

〔発明４〕発明４の強誘電体メモリは、発明２又は発明３の強誘電体メモリにおいて、前記複数個の配線パッドとして、前記一の方向よりも前記他の方向に外形寸法が大きい複数個の配線パッドを備え、前記複数個の配線パッドは前記複数本の裏打ち配線及び前記複数本の共通プレート線と同一配線層に配置され、前記隣り合う一方の組のワード線対を構成する各ワード線のうちの一方をゲート電極とする一方のセル選択用トランジスタと、前記他方の組のワード線対を構成する各ワード線のうちの他方をゲート電極とする他方のセル選択用トランジスタとの間で共有されるドレインが前記配線パッドを介して前記ビット線に接続されていることを特徴とするものである。
このような構成であれば、配線パッドをスペース効率良く配置することが可能である。

〔発明５〕発明５の強誘電体メモリは、発明１から発明４の何れか一の強誘電体メモリにおいて、前記共通プレート線よりも下の配線層に、前記共通プレート線と前記上部電極とを導通させる局所配線を複数本備え、前記局所配線は前記キャバシタセルの前記上部電極と前記共通プレート線との間に配置されていることを特徴とするものである。
このような構成であれば、共通プレート線の設計の自由度を高めることができる。

〔発明６〕発明６の強誘電体メモリは、発明５の強誘電体メモリにおいて、前記局所配線の少なくとも一部は、水素拡散バリア機能を有する導電材料からなることを特徴とするものである。ここで、「前記水素バリア機能を有する導電材料」とは、例えばイリジウム酸化物である。

発明６の強誘電体メモリによれば、局所配線よりも下層への水素の拡散を防止することができ、強誘電体メモリの形成過程で強誘電体膜が還元されないようにすることができる。

以下、図面を参照しながら、本発明に係る強誘電体メモリについて説明する。なお、平面図のうちには、上に重なった配線や絶縁膜等により本来見えないはずの線を説明の便宜上から図示した箇所がある。
（１）第１実施形態
図１は本発明の第１実施形態に係るＦｅＲＡＭ１００の構成例を示す平面図である。図１に示すように、このＦｅＲＡＭ１００は、スタック型の強誘電体メモリであり、複数個のキャパシタセル１１０と、複数本のワード線１６１及び１６２と、これらのワード線１６１又は１６２をゲート電極とする複数個のセル選択ＭＯＳトランジスタ（以下、単にトランジスタという。）１７０と、複数本のワード裏打ち配線（Ｍ１）１４０と、複数本のプレート線（Ｍ１）１２０と、複数個の配線パッド（Ｍ１）１５０と、複数本のビット線（Ｍ２）１３０等を有する。

図２は、説明の便宜上から、ＦｅＲＡＭ１００からビット線を取り除いた図である。図２に示すように、複数本のワード線１６１及び１６２は列方向に交互に並べられている。そして、列方向に隣り合う一対のワード線１６１及び１６２は、例えば図２の２点鎖線で示すように、１本の配線を平面視でＵ字状に折り返した構造（折り返し構造）となっている。

ＦｅＲＡＭ１００では、このようなワード線の対（以下、「ワード線対」という。）１６１及び１６２が列方向に複数組設けられている。上記の折り返し構造によって、一対のワード線対１６１及び１６２に同じタイミングで電圧を印加することができ、当該対のワード線１６１又は１６２をゲート電極とする複数個のトランジスタ１７０を同時にオン、オフすることが可能である。図２に示すように、このようなワード線１６１，１６２上にワード裏打ち配線１４０がそれぞれ設けられている。

キャパシタセル１１０はＦｅＲＡＭ１００の基本構成要素であり、例えば、トランジスタ１７０のソース上に形成されたタングステン等からなるプラグ電極１０５と、このプラグ電極１０５上に形成された下部電極（図示せず）と、この下部電極上に形成された強誘電体膜（図示せず）と、この強誘電体膜上に形成された上部電極１０３とからなる。強誘電体膜は、例えばＰＺＴや、ＳＢＴ等である。

図２に示すように、複数本のプレート線１２０は、列方向に並べられており、一組のワード線対１６１及び１６２に対して配置された複数個のキャパシタセル１１０のそれぞれの上部電極１０３に１本のプレート線１２０が接続されている。このＦｅＲＡＭ１００では、１本のプレート線１２０と、この１本のプレート線１２０の両側に配置された一対のワード線１６１及び１６２とによって、メモリ素子の１行が構成されている。

また、図２に示すように、このＦｅＲＡＭ１００では、同一行内でキャパシタセル１１０は各ワード線１６１及び１６２に対してジグザグ状に配置され、かつ、互い違いに接続されている。即ち、一組のワード線対の中で、一方のワード線１６１に接続された複数個のキャパシタセル１１０と、他方のワード線１６２に接続された複数個のキャパシタセル１１０は、その配置位置が行方向に例えば半ピッチずつ、ずれている。

さらに、図２に示すように、ｎ行目の複数個のキャパシタセル１１０と、（ｎ＋１）行目の複数個のキャパシタセル１１０とでは、その配置位置が配線パッド１５０の行を挟んで線対称となっている。このような線対称構造によって、例えば、ｎ行目のワード線１６２をゲート電極とする一方のトランジスタ１７０と、（ｎ＋１）行目のワード線１６１をゲート電極とする他方のトランジスタ１７０との間で、例えばドレイン１７２を共有している。そして、この共有されたドレイン１７２上にキャパシタセル１１０の下部電極に接続するプラグ電極１５２が設けられている。

図２に示すように、このようなワード裏打ち配線（Ｍ１）１４０と、プレート線（Ｍ１）１２０と、配線パッド（Ｍ１）１５０とが同一の配線層（即ち、同一の階層）に形成されている。
図１に戻って、複数本のビット線（Ｍ２）１３０は、層間絶縁膜（図示せず）を介して、これらプレート線（Ｍ１）１２０や配線パッド（Ｍ１）１５０等の上方に形成されており、ワード線１６１又は１６２にそれぞれ接続された複数個のキャパシタセル１１０を各行毎に１個ずつ選択することが可能となっている。各ビット線１３０は、配線パッド１５０を介して、各行に含まれる１個のキャパシタセル１１０の下部電極にそれぞれ接続している。

このように、本発明の第１実施形態に係るＦｅＲＡＭ１００によれば、平面視で、１本のプレート線１２０の両側にワード線１６１及び１６２を配置しているが、キャバシタセル１１０をプレート線１２０の両側に交互に配置しているため、１本のプレート線１２０両側のワード線対１６１及び１６２を同時に選択しても１つのビット線１３０に対して１つのキャバシタセル１１０しか選択されない。そのため、通常のＦｅＲＡＭ１００と何ら変わるところなく動作させることが可能である。

また、このＦｅＲＡＭ１００では、プレート線１２０の両側に交互にキャバシタセル１１０を配置するため、列方向に隣り合うキャバシタセル１１０同士の位置関係が斜めになり、キャパシタセル１１０間のスペースを稼ぐことが出来る。その結果、隣り合うキャバシタセル間のスペースで決まっている列方向のピッチを従来構造のＦｅＲＡＭ１００より狭めることが可能である。

さらに、このＦｅＲＡＭ１００では、プレート線１２０の両側にキャパシタセル１１０を配置する構成とすることでプレート線１２０を折り返したのと同様の機能を実現し、プレート線数を従来の１／２に減らすことが出来る。これにより、プレート線１２０と同じ配線層に、スペースの余裕を生むことができ、プレート線１２０と平行に設置されるワード裏打ち配線１４０をこの配線層に配置することが可能となるのである。

平面視で正方形もしくは円形のキャバシタセル１１０を使用する場合、本発明においては、通常の１／２ピッチでビット線を配置するので、ビット線１３０の方が、ワード裏打ち配線１４０及びプレート線１３０等を含む配線層（以下、「ワード裏打ち配線／プレート線層」という。）よりも、その配線間のスペースが密になる。そのため、ワード裏打ち配線／プレート線層に配線パッド１５０の領域を確保することを考慮しても、ビット線１３０をワード裏打ち配線／プレート線層の上方に配置した方がスペース的に有利となる。

その際、ワード裏打ち配線／プレート線層では、行方向に伸びるオープンスペースが出来るので、この領域に設ける配線パッド１５０の形状を行方向に長くすることが出来る。フォトリソグラフィ工程及びエッチング工程の都合上、配線パッドは出来るたけ大きい方が望ましいため、行方向に長い配線パッドは加工マージン増加に有効である。
この第１実施形態では、列方向が本発明の「一の方向」に対応し、行方向が本発明の「他の方向」に対応している。また、プレート線１２０が本発明の「共通プレート線」に対応している。さらに、例えばｎ行目のワード線対１６１及び１６２が本発明の「隣り合う一方の組の前記ワード線対」に対応し、例えば（ｎ＋１）行目のワード線対１６１及び１６２が本発明の「他方の組のワード線対」に対応している。そして、ＦｅＲＡＭ１００が本発明の強誘電体メモリに対応している。
（２）第２実施形態
図３は本発明の第２実施形態に係るＦｅＲＡＭ２００の構成例を示す平面図である。図３において、図２（第１実施形態）と同一部分には同一符号を付し、その詳細な説明は諸略する。

図３に示すように、このＦｅＲＡＭ２００では、ワード裏打ち配線／プレート線層よりも下に複数本の局所配線２１０を有する。これらの局所配線２１０は、１個のキャパシタセル１１０の上部電極１０３上にそれぞれ配置されている。また、これらの局所配線２１０上にプレート線１２０が配置されており、局所配線２１０とプレート線１２０とはプラグ電極２１２を介して接続されている。つまり、局所配線２１０によって、プレート線１２０と上部電極１０３との間は導通している。

このような構成であれば、プレート線１２０の平面形状をある程度自由に設計することができ、その結果、図３に示すように、ワード裏打ち配線１４０をキャパシタセル１１０の位置に影響されずに配置することが可能である。
なお、図３では図示していないが、このＦｅＲＡＭ２００においても、ビット線は層間絶縁膜を介して、ワード裏打ち配線／プレート線層の上方に形成されている。そして、これらのビット線は、ワード線対１６１及び１６２に対してそれぞれ配置された複数個のキャパシタセル１１０を各行毎に個々に選択することが可能となっている。即ち、図１に示したように、各行で、１本のビット線は１個のキャパシタセル１１０の下部電極に接続している。また、各ビット線は、プラグ電極１５２を介して配線パッド１５０に接続している。この第２実施形態では、局所配線２１０が本発明の局所配線に対応している。
（３）第３実施形態
図４は本発明の第３実施形態に係るＦｅＲＡＭ３００の構成例を示す平面図である。図４において、図２（第１実施形態）及び図３（第２実施形態）と同一部分には同一符号を付し、その詳細な説明は諸略する。

図４に示すように、このＦｅＲＡＭ３００では、ワード裏打ち配線／プレート線層よりも下に局所配線３１０を有する。この局所配線３１０は、図３（第２実施形態）とは異なり、各行毎に１本ずつ設けられている。そして、各行毎に、１本の局所配線３１０によって全てのキャパシタセル１１０の上方が覆われている。また、この局所配線３１０は、例えばイリジウム酸化物等の水素拡散バリア機能を有する導電膜からなるものである。

これらの局所配線３１０上にプレート線１２０が配置されており、局所配線３１０とプレート線１２０とはプラグ電極３１２を介して接続されている。
さらに、図４では示していないが、このＦｅＲＡＭ３００においても、第１、第２実施形態で説明したＦｅＲＡＭ３００と同様に、層間絶縁膜を介してワード裏打ち配線／プレート線層の上方に、複数本のビット線が行方向に並べられている。このような構成であれば、局所配線３１２よりも下層への水素の拡散を防止することができるので、ＦｅＲＡＭ３００の形成過程で強誘電体膜が還元されないようにすることができる。この第３実施形態では、局所配線３１０が本発明の局所配線に対応している。
（４）応用、その他
本発明はＦｅＲＡＭの配線層を減らすという効果を持つものである。ただしエンベッデッドＦｅＲＡＭにおいてはロジックＬＳＩ部分で多層配線が求められるため、一般論で言えばＦｅＲＡＭのみ配線層を削減しても効果は小さい。しかしロジック部の規模が小さくロジックで必要な配線層数が２〜３層程度の場合には、ＦｅＲＡＭもそれに見合った配線層数とすることが必要となるため、本発明が有効である。

また、小容量のＦｅＲＡＭを大規模なロジックＬＳＩ内に埋め込む場合も、ＦｅＲＡＭ上にさらにロジック部の配線層が乗って来ることを考慮すると、当然ながらＦｅＲＡＭで使用する配線層数は少ない方が有利である。
以上より、単体のＦｅＲＡＭチップのみならず、ＦｅＲＡＭ内蔵ロジックＬＳＩ、ＦｅＲＡＭ内蔵マイコンといったエンベッデッド用途でも本発明の効果は大きい。

第１実施形態に係るＦｅＲＡＭの構成例を示す平面図。ＦｅＲＡＭのワード裏打ち配線／プレート線層の構成例を示す平面図。第２実施形態に係るＦｅＲＡＭの構成例を示す平面図。第３実施形態に係るＦｅＲＡＭの構成例を示す平面図。従来例に係るＦｅＲＡＭの構成例を示す平面図。

符号の説明

１００ＦｅＲＡＭ、１０３上部電極、１０５、１５２プラグ電極、１１０キャパシタセル、１２０プレート線（Ｍ１）、１３０ビット線（Ｍ２）、１４０ワード裏打ち配線（Ｍ１）、１５０配線パッド（Ｍ１）、１６１，１６２ワード線、１７０トランジスタ、１７２ドレイン

Claims

一の方向に並べられた複数本のワード線と、
前記一の方向と交差する他の方向に並べられた複数本のビット線と、
前記一の方向に並べられた複数のキャパシタセル群と、を備え、
隣り合う一対の前記ワード線によって一組のワード線対が構成され、
前記一組のワード線対を構成する各ワード線のうちの一方は、前記複数のキャパシタセル群のうちの一のキャパシタセル群を選択可能とするように配置され、
前記一組のワード線対を構成する各ワード線のうちの他方は、前記複数のキャパシタセル群のうちの他のキャパシタセル群を選択可能とするように配置され、
前記一のキャパシタセル群は、前記他のキャパシタセル群に対して前記他の方向にずれて配置され、
前記複数本のビット線は、前記一のキャパシタセル群又は前記他のキャパシタセル群の中から個々にキャパシタセルを選択可能とするように配置され、
前記一組のワード線対を同じタイミングで選択制御し、さらに、
前記一の方向に並べられた複数本の共通プレート線を備え、
前記一組のワード線対により選択可能な前記複数個のキャパシタセルのそれぞれの上部電極に１本の共通プレート線が接続され、
前記一組のワード線対により選択可能な前記複数個のキャパシタセルのそれぞれの下部電極にセル選択用トランジスタを介して前記ビット線が接続され、さらに、
前記複数本のワード線を個々に裏打ちする複数本の裏打ち配線を備え、
前記複数本の裏打ち配線は前記複数本の共通プレート線と同一配線層に配置されていることを特徴とする強誘電体メモリ。
複数組の前記ワード線対と、
隣り合う一方の組の前記ワード線対と他方の組の前記ワード線対との間で前記他の方向に並べられた複数個の配線パッドと、を備え、
隣り合う一方の組の前記ワード線対により選択可能な前記複数個のキャパシタセルと、他方の組の前記ワード線対により選択可能な前記複数個のキャパシタセルは、その配置位置が前記複数個の配線パッドの並びを基準に平面視で線対称となっていることを特徴とする請求項１に記載の強誘電体メモリ。
前記複数本のビット線は、
前記複数本の裏打ち配線及び前記複数本の共通プレート線よりも上の配線層に配置されていることを特徴とする請求項１又は請求項２に記載の強誘電体メモリ。
前記複数個の配線パッドとして、前記一の方向よりも前記他の方向に外形寸法が大きい複数個の配線パッドを備え、
前記複数個の配線パッドは前記複数本の裏打ち配線及び前記複数本の共通プレート線と同一配線層に配置され、
前記隣り合う一方の組のワード線対を構成する各ワード線のうちの一方をゲート電極とする一方のセル選択用トランジスタと、前記他方の組のワード線対を構成する各ワード線のうちの他方をゲート電極とする他方のセル選択用トランジスタとの間で共有されるドレインが前記配線パッドを介して前記ビット線に接続されていることを特徴とする請求項２又は請求項３に記載の強誘電体メモリ。
前記共通プレート線よりも下の配線層に、前記共通プレート線と前記上部電極とを導通させる局所配線を複数本備え、
前記局所配線は前記キャバシタセルの前記上部電極と前記共通プレート線との間に配置されていることを特徴とする請求項１から請求項４の何れか一項に記載の強誘電体メモリ。
前記局所配線の少なくとも一部は、水素拡散バリア機能を有する導電材料からなることを特徴とする請求項５に記載の強誘電体メモリ。