KR20170027334A - 비대칭 워드라인 패드를 갖는 반도체 메모리 소자 - Google Patents

비대칭 워드라인 패드를 갖는 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 반도체 기판과, 상기 반도체 기판 상에 마련되며 복수개의 제1 워드라인 패드가 포함된 복수개의 제1 워드라인이 계단 형태로 적층된 제1 스택과, 그리고 상기 제1 스택 상에 적층되며, 복수개의 제2 워드라인 패드가 포함된 복수개의 제2 워드라인이 계단 형태로 적층된 제2 스택을 포함할 수 있다. 상기 제2 스택은 상기 제1 스택 상에 시프트 적층되어 상기 복수개의 제1 워드라인 패드의 측면들이 노출될 수 있다.

Description

비대칭 워드라인 패드를 갖는 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICES HAVING ASYMMETRIC WORDLINE PADS}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 따라서, 반도체 메모리 소자의 고집적도를 구현하기 위해 수직 트랜지스터가 제안된 바 있었다.
본 발명은 종래 기술에서 요구되는 필요성에 부응하기 위하여 안출된 것으로, 본발명의 목적은 칩 면적 증가없이 집적도가 향상된 반도체 메모리 소자를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자는 워드라인 패드를 비대칭적으로 형성한 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자는, 반도체 기판과; 상기 반도체 기판 상에 마련되며, 복수개의 제1 워드라인 패드가 포함된 복수개의 제1 워드라인이 계단 형태로 적층된 제1 스택과; 그리고 상기 제1 스택 상에 적층되며, 복수개의 제2 워드라인 패드가 포함된 복수개의 제2 워드라인이 계단 형태로 적층된 제2 스택을 포함하며, 상기 제2 스택은 상기 제1 스택 상에 시프트 적층되어 상기 복수개의 제1 워드라인 패드의 측면들이 노출될 수 있다.
본 실시예에 있어서, 상기 노출된 제1 워드라인 패드들에 접속되어 상기 복수개의 제1 워드라인을 구동회로에 연결하는 복수개의 제1 패드 콘택과; 그리고 상기 제2 워드라인 패드들에 접속되어 상기 복수개의 제2 워드라인을 상기 구동회로에 연결하는 복수개의 제2 패드 콘택을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 스택의 적어도 좌우 양측면에 상기 복수개의 제1 워드라인 패드가 계단 형태를 이루고, 상기 제2 스택의 적어도 좌우 양측면에 상기 복수개의 제2 워드라인 패드가 계단 형태를 이룰 수 있다.
본 실시예에 있어서, 상기 복수개의 제1 패드 콘택은 상기 제1 스택의 좌측면에의 상기 복수개의 제1 워드라인 패드에 접속되고, 상기 복수개의 제2 패드 콘택은 상기 제2 스택의 좌측면에의 상기 복수개의 제2 워드라인 패드에 접속될 수 있다.
본 실시예에 있어서, 상기 복수개의 제1 패드 콘택과 상기 복수개의 제2 패드 콘택은 교대로 배치되어 서로 오버랩되지 않을 수 있다.
본 실시예에 있어서, 상기 복수개의 제1 패드 콘택은 상기 제1 스택의 좌측면에의 상기 복수개의 제1 워드라인 패드에 접속되고, 상기 복수개의 제2 패드 콘택은 상기 제2 스택의 우측면에의 상기 복수개의 제2 워드라인 패드에 접속될 수 있다.
본 실시예에 있어서, 상기 제1 스택과 상기 제2 스택 사이에 복수개의 제3 워드라인 패드가 포함된 복수개의 제3 워드라인이 계단 형태로 적층된 제3 스택을 적어도 하나 더 포함할 수 있다.
본 실시예에 있어서, 상기 제3 스택은 상기 제1 스택 상에 시프트 적층되어 상기 복수개의 제1 워드라인 패드의 측면들이 노출되고, 상기 제2 스택은 상기 제3 스택 상에 시프트 적층되어 상기 복수개의 제3 워드라인 패드의 측면들이 노출될 수 있다.
본 실시예에 있어서, 상기 노출된 복수개의 제3 워드라인 패드에 접속되어 상기 복수개의 제3 워드라인을 상기 구동회로에 연결하는 복수개의 제3 패드 콘택을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제3 스택의 적어도 좌우 양측면에 상기 복수개의 제3 워드라인 패드가 계단 형태를 이룰 수 있다.
본 실시예에 있어서, 상기 제1 스택과 상기 제2 스택은 서로 같은 크기를 가지거나, 혹은 상기 제1 스택은 상기 제2 스택에 비해 큰 크기를 가질 수 있다.
본 실시예에 있어서, 상기 제1 및 제2 스택들을 수직 관통하는 복수개의 수직 채널들과; 그리고 상기 복수개의 수직 채널과 전기적으로 연결된 복수개의 비트라인을 더 포함하며, 상기 복수개의 수직 채널은 일렬 헝태로 배열되거나 혹은 지그재그 형태로 배열될 수 있다.
본 실시예에 있어서, 상기 제1 스택은 상기 복수개의 제1 워드라인의 아래에 배치된 적어도 하나의 하부 선택라인을 더 포함하고; 그리고 상기 제2 스택은 상기 복수개의 제2 워드라인의 위에 배치된 적어도 하나의 상부 선택라인을 더 포함하며, 상기 하부 선택라인은 상기 복수개의 제1 워드라인 패드와 함께 계단 형태를 이루는 하부 선택라인 패드를 포함하고, 상기 상부 선택라인은 상기 복수개의 제2 워드라인 패드와 함께 계단 형태를 이루는 상부 선택라인 패드를 포함할 수 있다.
본 실시예에 있어서, 상기 제1 스택은 상기 복수개의 제1 워드라인과 상기 적어도 하나의 하부 선택라인 사이에 제1 더미 워드라인을 더 포함하고; 그리고 상기 제2 스택은 상기 복수개의 제2 워드라인과 상기 적어도 하나의 상부 선택라인 사이에 제2 더미 워드라인을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 스택과는 수평 방향으로 제1 거리로 이격 배치되고 상기 제1 스택과 동일한 구조를 갖는 제4 스택과; 그리고 상기 제2 스택과는 상기 수평 방향으로 상기 제1 거리로 이격 배치되고 상기 제2 스택과 동일한 구조를 갖는 제5 스택을 더 포함하고, 상기 제5 스택은 상기 제4 스택 상에 시프트 적층되어 상기 제4 스택의 측면 일부가 노출될 수 있다.
본 실시예에 있어서, 상기 제5 스택은 상기 제1 스택과 상하 오버랩되지 않을 수 있다.
본 실시예에 있어서, 상기 제1 워드라인 패드들에 접속되어 상기 복수개의 제1 워드라인을 구동회로에 연결하는 복수개의 제1 패드 콘택과; 그리고 상기 제2 워드라인 패드들에 접속되어 상기 복수개의 제2 워드라인을 상기 구동회로에 연결하는 복수개의 제2 패드 콘택을 더 포함하고, 상기 복수개의 제1 패드 콘택은 상기 제2 스택과 상기 제5 스택 사이로 배치될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 메모리 소자는, 복수개의 제1 워드라인 패드가 계단 형태로 적층된 제1 스택과; 그리고 상기 제1 스택 상에 적층되며, 복수개의 제2 워드라인 패드가 계단 형태로 적층된 제2 스택을 포함하고, 상기 복수개의 제2 워드라인 패드는 상기 복수개의 제1 워드라인 패드를 일부 가려 상기 복수개의 제1 워드라인 패드의 측면들이 노출될 수 있다.
본 변형 실시예에 있어서, 상기 복수개의 제1 워드라인 패드에 접속되는 복수개의 제1 패드 콘택과; 그리고 상기 복수개의 제2 워드라인 패드에 접속되는 복수개의 제2 패드 콘택을 더 포함하고, 상기 복수개의 제1 패드 콘택은 상기 복수개의 제2 패드 콘택과 오버랩되지 않을 수 있다.
본 변형 실시예에 있어서, 상기 제1 스택과 상기 제2 스택 사이에 복수개의 제3 워드라인 패드가 계단 형태로 적층된 적어도 하나의 제3 스택을 더 포함하고, 상기 복수개의 제3 워드라인 패드는 상기 복수개의 제1 워드라인 패드를 일부 가려 상기 복수개의 제1 워드라인 패드의 측면들이 노출되고, 상기 복수개의 제2 워드라인 패드는 상기 복수개의 제3 워드라인 패드를 일부 가려 상기 복수개의 제3 워드라인 패드의 측면들이 노출될 수 있다.
본 발명에 의하면, 워드라인 스택을 2개 이상 적층하되 상부 스택을 하부 스택 상에 시프트 적층할 수 있다. 이에 따라 패드 콘택이 접속되는 하부 스택의 워드라인 패드의 일부가 노출되면서 칩 면적의 증가없이 혹은 거의 없이 집적도를 향상시킬 수 있다.
도 1a 및 1b는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 도시한 사시도.
도 1c 및 1d는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 일부를 확대 도시한 사시도.
도 1e는 본 발명의 일 실시예에 따른 스택 적층 구조를 도시한 사시도.
도 1f는 본 발명의 실시예와 상이한 스택 적층 구조를 도시한 사시도.
도 1g는 일반적인 1 스택 구조를 도시한 사시도.
도 1h는 본 발명의 일 실시예에 따른 집적도 향상을 도시한 사시도.
도 1i는 일반적은 1 스택 구조를 도시한 사시도.
도 1j는 본 발명의 다른 실시예에 따른 집적도 향상을 도시한 사시도.
도 1k 및 1l은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 일부를 확대 도시한 사시도.
도 2a 및 2b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도.
도 3a 및 3b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도.
도 3c는 본 발명의 또 다른 실시예에 따른 스택 적층 적층 구조를 도시한 사시도.
도 4a 및 4b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도.
도 5a 및 5b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도.
도 5c 및 5d는 본 발명의 또 다른 실시예에 따른 집적도 향상을 도시한 사시도.
도 6a는 도 1a에 도시된 반도체 메모리 소자 2개를 옆으로 나란히 배열한 사시도.
도 6b는 도 5a에 도시된 반도체 메모리 소자 2개를 옆으로 나란히 배열한 사시도.
도 7a 및 7b는 본 발명의 일 실시예에 따른 채널 홀의 배치 양태를 도시한 사시도.
도 8a는 대각선 형태로 배열된 단위 채널 홀에 따른 레이어 당 채널 홀의 갯수를 도시한 그래프.
도 8b는 본 발명의 일 실시예에 있어서 스택 수에 따른 채널 홀의 갯수를 나타낸 그래프.
도 8c는 본 발명의 일 실시예에 있어서, 스택 수에 따른 채널 홀의 증가율을 나타낸 그래프.
도 8d는 본 발명의 일 실시예에 있어서 스택 수에 따른 워드라인 갯수 및 밀도를 나타낸 그래프.
도 9a 및 9b는 본 발명의 실시예에 따른 반도체 메모리 소자를 응용한 장치를 도시한 구성도.
이하, 본 발명에 따른 반도체 메모리 소자를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
도 1a 및 1b는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 도시한 사시도이다.
도 1a 및 1b를 참조하면, 본 실시예의 반도체 메모리 소자(1)는 반도체 기판(11)과, 반도체 기판(11) 상에 형성된 복수개의 제1 워드라인(103)이 적층된 제1 스택(100)과, 제1 스택(100) 상에 적층된 복수개의 제2 워드라인(203)이 적층된 제2 스택(200)과, 제1 스택(100)과 제2 스택(200)을 수직 관통하는 복수개의 수직 채널(300)과, 수직 채널들(300)과 전기적으로 연결된 복수개의 비트라인(400)을 포함할 수 있다. 제1 스택(100)은 제1 워드라인들(103) 아래에 형성된 하부 선택라인(101)을 더 포함할 수 있고, 제2 스택(200)은 제2 워드라인들(203) 위에 형성된 복수개의 상부 선택라인(205)을 더 포함할 수 있다. 제1 워드라인들(103)과 제2 워드라인들(203)은 플레이트 형태이거나 라인 형태를 가질 수 있다. 본 실시예에 의하면, 제1 워드라인들(103)과 제2 워드라인들(203) 각각은 로컬 워드라인 컷(13)을 구비한 빗(comb) 형태의 플레이트 형상일 수 있다. 하부 선택라인(101)과 상부 선택라인들(205) 중 어느 하나는 라인 형태이고 다른 하나는 로컬 워드라인 컷(13)을 구비한 빗 형태의 플레이트 형상일 수 있다. 본 실시예에 의하면, 하부 선택라인(101)은 로컬 워드라인 컷(13)을 구비한 빗 형태의 플레이트 형상이고, 상부 선택라인들(205)은 라인 형태일 수 있다.
도 1c 및 1d는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 일부를 확대 도시한 사시도이다.
도 1c를 참조하면, 제1 스택(100)에 있어서 하부 선택라인(101) 및 그 위에 형성된 제1 워드라인들(103)은 수직 채널들(300)과의 교차점들에 각각 수직 트랜지스터들(15)이 정의될 수 있다. 일례로, 복수개의 절연막(21)과 복수개의 게이트(23)가 계단 형태로 적층되어 하부 선택라인(101)과 제1 워드라인들(103)을 이룰 수 있다. 복수개의 게이트(23)는 계단 형태로 패터닝되므로써 그 일부가 노출되어 하부 선택라인 콘택 패드(111) 및 복수개의 제1 워드라인 콘택 패드(113)가 정의될 수 있다. 본 명세서에선 편의상 하부 선택라인 콘택 패드(111) 및 제1 워드라인 콘택 패드들(113)을 제1 워드라인 패드(WP1)라고 통칭하기로 한다.
제1 워드라인들(103)을 수직 관통하는 복수개의 채널 홀(12)에 전도체, 가령 폴리 실리콘이 채워져 복수개의 수직 채널(300)이 형성될 수 있다. 수직 채널(300)은 원기둥, 혹은 다각형 기둥으로 형성될 수 있다. 절연막(21)과 게이트(23) 사이에는 정보저장막(25)이 형성되어 수직 채널(300)의 외측벽(302)을 둘러쌀 수 있다. 이에 따라, 게이트들(23)과 수직 채널들(300) 사이에 정보저장막들(25)이 형성된 복수개의 수직 트랜지스터(15)가 정의될 수 있다. 복수개의 수직 트랜지스터(15) 중에서 제1 워드라인들(103)에 연결된 수직 트랜지스터들은 메모리 트랜지스터들로 활용될 수 있다. 수직 트랜지스터(15)는 수직 채널(300)의 연장 방향, 즉 수직 방향으로 복수개 정의될 수 있다.
도 1d를 참조하면, 제2 스택(200)은 복수개의 상부 선택라인(205) 및 이들 아래에 적층된 복수개의 제2 워드라인(203)을 포함할 수 있다. 일례로, 절연막들(21)과 게이트들(23)이 계단 형태로 순차 적층되어 복수개의 제2 워드라인 콘택 패드(213)를 갖는 복수개의 제2 워드라인(203)과, 이들 위에 상부 선택라인 콘택 패드들(215)을 갖는 상부 선택라인들(205)이 형성될 수 있다. 본 명세서에선 편의상 제2 워드라인 콘택 패드들(213) 및 상부 선택라인 콘택 패드들(215)을 제2 워드라인 패드(WP2)라고 통칭하기로 한다.
수직 채널(300)과 게이트(23) 사이에 정보저장막(25)이 형성되어 수직 채널(300)의 연장 방향을 따라 복수개의 수직 트랜지스터(15)가 정의될 수 있다. 복수개의 수직 트랜지스터(15) 중에서 제2 워드라인들(203)에 연결된 수직 트랜지스터들은 메모리 트랜지스터로 활용될 수 있다. 도 1a를 같이 참조하면, 반도체 기판(11)과 비트라인(400) 사이에서 제1 스택(100) 및 제2 스택(200)을 관통하여 직렬 연결된 수직 트랜지스터들(15)은 하나의 스트링을 구성할 수 있다. 본 실시예에 의하면, 반도체 메모리 소자(1)는 복수개의 스트링이 포함된 수직 낸드 플래시일 수 있다.
도 1a 및 1b를 다시 참조하면, 제1 스택(100)은 좌우 양측 각각에 제1 워드라인 패드(WP1)를 갖는 계단형 구조일 수 있다. 마찬가지로, 제2 스택(200)은 좌우 양측 각각에 제2 워드라인 패드(WP2)를 갖는 계단형 구조일 수 있다. 다른 예로, 제1 스택(100)은 좌우 양측 각각은 물론 전후 양측 각각에 제1 워드라인 패드(WP1)가 형성된 피라미드 구조일 수 있다. 제2 스택(200) 역시 제1 스택(100)과 마찬가지로 피라미드 구조일 수 있다. 본 명세서에선 간결성을 위해 제1 스택(100) 및 제2 스택(200)이 좌우 양측이 계단형 구조를 가지는 형태로 도시하였으나, 본 발명은 제1 스택(100) 및 제2 스택(200)이 피라미드 구조인 경우에도 마찬가지로 적용될 수 있음에 유의하여야 할 것이다.
제1 스택(100)은 하부 선택라인(101)을 하부 선택라인 구동회로에 전기적으로 연결하는 하부 선택라인 콘택(121), 제1 워드라인들(103)을 워드라인 구동회로에 전기적으로 연결하는 복수개의 제1 워드라인 콘택(123)과 전기적으로 연결될 수 있다. 일례로, 하부 선택라인 콘택(121)은 하부 선택라인 콘택 패드(111)에 접속되고, 제1 워드라인 콘택들(123)은 제1 워드라인 콘택 패드들(113)에 접속될 수 있다. 마찬가지로, 제2 스택(200)은 제2 워드라인들(203)을 상기 워드라인 구동회로에 전기적으로 연결하는 복수개의 제2 워드라인 콘택(223), 상부 선택라인들(205)을 상부 선택라인 구동회로에 전기적으로 연결하는 상부 선택라인 콘택들(225)과 전기적으로 연결될 수 있다. 일례로, 제2 워드라인 콘택들(223)은 제2 워드라인 콘택 패드들(213)에 접속되고, 상부 선택라인 콘택들(225)은 상부 선택라인 콘택 패드들(215)에 접속될 수 있다.
본 명세서에선 기재의 간결성을 위해 제1 스택(100)에 접속되는 하부 선택라인 콘택(121) 및 제1 워드라인 콘택들(123)을 제1 패드 콘택(PC1)이라고 통칭하기로 하고, 제2 스택(200)에 접속되는 제2 워드라인 콘택들(223) 및 상부 선택라인 콘택들(225)을 제2 패드 콘택(PC2)이라고 통칭하기로 한다.
상술한 바와 같이 제2 스택(200)은 제1 스택(100) 상에 적층될 수 있다. 이에 따라 집적도가 향상될 수 있다. 스택 적층 구조에 있어서 제2 스택(200)은 제1 패드 콘택(PC1)이 배치되는 공간을 확보해 주어야 할 것이다. 본 실시예에 의하면, 제2 스택(200)은 제1 패드 콘택(PC1)이 차지하는 크기만큼 제1 스택(100) 상에 시프트되어 적층될 수 있다. 이하에선 본 실시예에 따른 제1 스택(100)의 적층 형태를 본 실시예와 다른 적층 형태와 비교하여 설명한다.
도 1e는 본 발명의 실시예에 따른 스택 적층 구조를 도시한 사시도이고, 도 1f는 본 발명의 실시예와 상이한 스택 적층 구조를 도시한 사시도이다.
도 1e를 참조하면, 제1 스택(100)의 크기(d1)와 제2 스택(200)의 크기(d2)가 동일한 경우(d1=d2), 제2 스택(200)은 제1 스택(100) 상에서 전후 방향 중 어느 하나 방향, 즉 계단의 경사 방향과 대체로 직교하는 방향으로 시프트되어 적층될 수 있다. 이에 따르면, 제1 스택(100)은 제2 스택(200)에 의해 일부 가려져, 제1 스택(100)의 계단 구조 일부가 노출될 수 있다. 따라서, 제1 패드 콘택(PC1)의 일부는 노출되고 나머지는 제2 스택(200)에 의해 가려질 수 있다.
제1 스택(100) 및 제2 스택(200) 각각이 차지하는 칩 면적이 A인 경우 제1 스택(100) 상에 제2 스택(200)이 적층된 경우의 칩 면적은 A+B일 수 있다. 따라서, 제1 스택(100) 상의 제2 스택(200)의 적층에 의해 증가된 칩 면적은 B일 수 있다. 제2 스택(200)의 시프트 크기(S1)는 제1 패드 콘택(PC1)이 차지하는 면적에 의존할 것이다. 따라서, 제1 패드 콘택(PC1)이 차지하는 면적이 작을수록 시프트 크기(S1)는 줄어들 것이고, 이에 따라 증가된 칩 면적 B는 줄어들 것이다. 본 실시예에 있어서 제2 워드라인 콘택(PC2)은 제1 콘택 패드 콘택(PC1)에 비해 시프트되고 서로 엇갈리는 형태로 배치될 수 있다.
도 1f를 참조하면, 제1 스택(100)의 크기(d1)와 제2 스택(200)의 크기(d2)가 동일한 경우(d1=d2), 제2 스택(200)은 제1 스택(100) 상에서 계단의 경사 방향으로 시프트되어 적층될 수 있다. 상기 예는 제1 패드 콘택(PC1)의 형성 영역을 확보하기 위해 제1 스택(100)의 계단 구조가 모두 드러나도록 제2 스택(200)을 적층한 경우이다. 따라서, 제1 패드 콘택(PC1)이 모두 노출될 수 있다. 이 경우, 제1 스택(100) 및 제2 스택(200) 각각이 차지하는 칩 면적이 A인 경우 제1 스택(100) 상에 제2 스택(200)이 적층된 경우의 칩 면적은 A+C일 수 있다. 따라서, 제1 스택(100) 상의 제2 스택(200)의 적층에 의해 증가된 칩 면적은 C일 수 있다. 제2 스택(200)의 시프트 크기(S2)는 제1 패드 콘택(PC1)이 모두 드러나야 하므로 본 실시예의 시프트 크기(S1)에 비해 현저히 크고, 이에 따라 칩 면적 증가분(C) 역시 본 실시예의 칩 면적 증가분(B)에 비해 매우 크다는 것을 알 수 있을 것이다. 상기 예에 있어서 제2 워드라인 콘택(PC2)은 제1 콘택 패드 콘택(PC1)과 일렬 배열되도록 배치될 수 있을 것이다.
도 1e를 도 1f와 비교하면, 제1 스택(100) 상에 제2 스택(200)을 적층하여 집적도를 향상시킬 수 있다. 이때, 본 실시예와 같이 제1 스택(100)의 계단 구조의 측면 일부가 드러나도록 제2 스택(200)을 시프트시키면 제1 스택(100)의 계단 구조가 모두 드러나도록 제2 스택(200)을 시프트시키는 경우에 비해 칩 면적의 증가를 최소화할 수 있다. 따라서, 본 실시예의 스택 구조에 의하면 칩 크기를 크게 확대시키지 않으면서 칩 집적도를 향상시킬 수 있다. 도 1e에서와 같이 제1 스택(100) 상에 제2 스택(200)을 적층하면 산술적으로 2배의 집적도 증대를 가져오게 된다. 그러나, 이하에서 후술한 바와 같이 본 실시예에 의하면 칩 면적의 확대를 최소화면서 2배 이상의 집적도 증대를 얻을 수 있다.
도 1g는 일반적인 1 스택 구조를 도시한 사시도이고, 도 1h는 본 발명의 일 실시예에 따른 집적도 향상을 도시한 사시도이다.
도 1g를 참조하면, 스택(50a)이 총합 17개의 단(layer)으로 이루어져 있다고 가정한다. 부언하면, 하부 선택라인(51)과 상부 선택라인(55) 사이에 워드라인들(53)이 포함되고, m이 15인 경우이다. 이에 따르면, 실제 메모리 셀로 활용되는 유효 워드라인은 15단이다.
도 1h를 참조하면, 제1 스택(100)과 제2 스택(200) 각각이 스택(50a)과 동일하게 총합 17개의 단으로 이루어져 있다고 가정한다. 이를테면, 제1 스택(100)에 있어서는 하부 선택라인(101) 위에 n단의 제1 워드라인들(103)이 적층되고, 제2 스택(200)에 있어서는 상부 선택라인(205) 아래에 n단의 제2 워드라인들(203)이 적층되며, n이 16인 경우이다. 제1 스택(100) 상에 제2 스택(200)이 적층되면 집적도 계산시 총합 34개의 단 중에서 유효 워드라인으로 활용되지 못하는 선택라인들(101,205)에 상당하는 2단이 제외될 수 있다.
도 1g와 1h를 비교하면, 스택들(50a,100,200)이 동일하게 17단으로 구성된 경우 스택(50a)에서는 15단의 유효 워드라인을 갖지만, 제1 스택(100) 상에 제2 스택(200)이 적층된 구조에서는 유효 워드라인은 32단으로서 2개의 단이 더 추가될 수 있다. 그러므로, 본 실시예에서와 같이 스택을 적층하게 되면 집적도는 2배 이상, 가령 2.13배로 확장될 수 있다.
도 1i는 일반적은 1 스택 구조를 도시한 사시도이고, 도 1j는 본 발명의 다른 실시예에 따른 집적도 향상을 도시한 사시도이다.
도 1i를 참조하면, 스택(50b)이 상기 예와 동일하게 총합 17단으로 구성되어 있되 복수단의 선택라인과 더미 워드라인을 포함한다고 가정한다. 일례로, 스택(50b)은 2단의 하부 선택라인(51_1,51_2)과 2단의 상부 선택라인(55_1,55_2) 사이에 p단의 워드라인(53)을 포함하고, 워드라인(53)의 상하 양단에 1단의 상부 더미 워드라인(52_2)과 1단의 하부 더미 워드라인(52_1)을 포함한다고 가정한다. 이때, p는 11로서 11단의 유효 워드라인을 갖는 경우이다.
도 1j를 참조하면, 제1 스택(100)과 제2 스택(200) 각각이 스택(50b)과 동일하게 총합 17개의 단으로 이루어져 있다고 가정한다. 일례로, 제1 스택(100)에서는 2단의 하부 선택라인(101_1,101_2) 위에 q단의 제1 워드라인들(103)이 적층되고, 제1 워드라인들(103)의 하부에 1단의 하부 더미 워드라인(102)이 배치된 것일 수 있다. 제2 스택(200)은 2단의 상부 선택라인(205_1,205_2) 아래에 q단의 제2 워드라인들(203)이 적층되고, 제2 워드라인들(203) 상부에 1단의 상부 더미 워드라인(202)이 배치된 것일 수 있다. 이 때, q는 14로서 유효 워드라인은 총합 28단이다. 제1 스택(100) 상에 제2 스택(200)이 적층되면 집적도 계산시 총합 34개의 단 중에서 유효 워드라인으로 활용되지 못하는 하부 선택라인들(101_1,101_2), 상부 선택라인들(205_1,205_2) 및 더미 워드라인들(102,202)에 상당하는 총합 6단이 제외될 수 있다.
도 1i와 1j를 비교하면, 스택들(50b,100,200)이 동일하게 17단으로 구성된 경우 스택(50b)에서는 11단의 유효 워드라인을 갖지만, 제1 스택(100) 상에 제2 스택(200)이 적층된 구조에서는 유효 워드라인은 28단으로서 6개의 단이 더 추가될 수 있다. 그러므로, 본 실시예에서와 같이 스택을 적층하게 되면 집적도는 2배 이상, 가령 2.55배로 확장될 수 있다.
도 1a 및 1b를 또 다시 참조하면, 반도체 메모리 소자(1)는 제1 패드 콘택(PC1)을 하부 선택라인 구동회로 및 워드라인 구동회로에 연결하는 제1 금속배선들(141,143)과, 제2 패드 콘택(PC2)을 상기 워드라인 구동회로 및 상부 선택라인 구동회로에 연결하는 제2 금속배선들(243,245)을 포함할 수 있다. 일례로, 제1 금속배선들(141,143)은 하부 선택라인 콘택(121)을 하부 선택라인 구동회로에 연결하는 제1 선택라인 금속배선(141)과, 제1 워드라인 콘택들(123)을 워드라인 구동회로에 연결하는 제1 워드라인 금속배선들(143)로 구분될 수 있다. 유사하게, 제2 금속배선들(243,245)은 제2 워드라인 콘택들(223)을 상기 워드라인 구동회로에 연결하는 제2 워드라인 금속배선들(243)과, 상부 선택라인 콘택들(225)을 상부 선택라인 구동회로에 연결하는 제2 선택라인 금속배선들(245)로 구분될 수 있다.
본 실시예에 의하면, 제1 워드라인 금속배선들(143)과 제2 워드라인 금속배선들(243)은 제2 스택(200)의 일측 계단 구조 상에서 교대로 배치될 수 있다. 일례로, 제2 워드라인 금속배선들(243)은 홀수번째(혹은 짝수번째) 위치에 제1 워드라인 금속배선들(143)은 짝수번째(혹은 홀수번째) 위치에 배치될 수 있다. 제1 선택라인 금속배선(141)은 마지막째(혹은 첫번째) 배치된 제2 워드라인 금속배선(243)의 옆에 배치될 수 있다. 제2 선택라인 금속배선들(245)은 제2 스택(200)의 타측 계단 구조 상에 배치될 수 있다.
선택적으로, 제1 패드 콘택(PC1)과 제1 금속배선들(143,243) 사이에 제1 중간 금속배선들(131,133)이 더 제공되고, 제2 패드 콘택(PC2)과 제2 금속배선들(243,245) 사이에 제2 중간 금속배선들(233,235)이 더 제공될 수 있다. 일례로, 제1 중간 금속배선들(131,133)은 하부 선택라인 콘택(121)과 접속되는 제1 중간 선택라인 금속배선(131)과, 제1 워드라인 콘택들(123)과 접속되는 제1 중간 워드라인 금속배선들(133)을 포함할 수 있다. 제2 금속배선들(233,235)은 제2 워드라인 콘택들(223)과 접속되는 제2 중간 워드라인 금속배선들(233)과, 상부 선택라인 콘택들(225)과 접속되는 제2 중간 선택라인 금속배선들(235)을 포함할 수 있다.
본 실시예에 의하면, 제1 중간 워드라인 금속배선들(133)과 제2 중간 워드라인 금속배선들(233)은 제2 스택(200)의 일측 계단 구조 상에서 교대로 배치될 수 있다. 일례로, 제2 중간 워드라인 금속배선들(233)은 홀수번째(혹은 짝수번째) 위치에 제1 중간 워드라인 금속배선들(133)은 짝수번째(혹은 홀수번째) 위치에 배치될 수 있다. 제1 중간 선택라인 금속배선(131)은 마지막째(혹은 첫번째) 배치된 제2 중간 워드라인 금속배선(233)의 옆에 배치될 수 있다. 제2 중간 선택라인 금속배선들(235)은 제2 스택(200)의 타측 계단 구조 상에 배치될 수 있다.
본 명세서에선 기재의 간결성을 위해 제1 중간 금속배선들(131,133)과 제2 중간 금속배선들(233,235)을 제1 금속(M1)이라 통칭하고, 제1 금속배선들(141,143)과 제2 금속배선들(243,245)을 제2 금속(M2)이라 통칭하기로 한다.
다른 예로서, 반도체 메모리 소자(1)는 로컬 워드라인 컷(13)을 포함하지 않을 수 있다. 본 다른 예에 따르면, 제1 워드라인(103) 및 제2 워드라인(203)은 플레이트 형태일 수 있고, 하부 선택라인(101) 및 상부 선택라인(205) 중 어느 하나는 플레이트 형태이고 다른 하나는 라인 형태일 수 있다. 가령, 하부 선택라인(101)은 플레이트 형태이고 상부 선택라인(205)은 라인 형태, 혹은 그 역일 수 있다.
도 1k 및 1l은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 일부를 확대 도시한 사시도이다.
도 1k를 참조하면, 절연막들(21)과 게이트들(23)이 차례로 적층되어 플레이트 형태의 하부 선택라인(101)과 제1 워드라인들(103)을 포함하며 계단 형태의 제1 워드라인 패드(WP1)를 갖는 제1 스택(100)이 형성될 수 있다. 정보저장막(25)은 수직 채널(300)의 길이 방향을 따라서 외측면(302)을 둘러싸는 형태로 형성될 수 있다.
도 1l을 참조하면 , 절연막들(21)과 게이트들(23)이 차례로 적층되어 플레이트 형태의 제2 워드라인들(203)과 라인 형태의 상부 선택라인들(205)을 포함하며 계단 형태의 제2 워드라인 패드(WP2)를 갖는 제2 스택(200)이 형성될 수 있다.
도 2a 및 2b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도이다.
도 2a 및 2b를 참조하면, 본 실시예의 반도체 메모리 소자(2)는 비트라인(400)을 중심으로 좌우 분리된 제1 패드 콘택(PC1)과 제2 패드 콘택(PC2)을 포함할 수 있다. 일례로, 제1 패드 콘택(PC1)은 제1 스택(100)의 좌측 계단을 이루는 제1 워드라인 패드(WP1)에 접속되고, 제2 패드 콘택(PC2)은 제2 스택(200)의 우측 계단을 이루는 제2 워드라인 패드(WP2)에 접속될 수 있다. 상기와 같이 본 실시예는 워드라인 패드들(WP1,WP2)의 좌우 양측을 콘택 패드들(CP1,CP2)이 접속되는 부분으로 활용하는 것일 수 있다.
제1 금속(M1a,M1b) 및/또는 제2 금속(M2a,M2b) 역시 비트라인(400)을 중심으로 좌우 분리될 수 있다. 제1 금속(M1a,M1b) 중 좌측 제1 금속(M1a)은 제1 패드 콘택(PC1)과 전기적으로 연결되는 제1 중간 하부 선택라인 금속배선(131)과 제1 중간 워드라인 금속배선들(133)을 포함하고, 우측 제1 금속(M1b)은 제2 패드 콘택(PC2)과 전기적으로 연결되는 제2 중간 워드라인 금속배선들(233)과 제2 중간 선택라인 금속배선들(235)을 포함할 수 있다.
유사하게, 제2 금속(M2a,M2b) 중 좌측 제2 금속(M2a)은 좌측 제1 금속(M1a)과 전기적으로 연결되는 제1 선택라인 금속배선(141)과 제1 워드라인 금속배선들(143)을 포함하고, 우측 제2 금속(M2b)은 우측 제1 금속(M1b)과 전기적으로 연결되는 제2 워드라인 금속배선들(243)과 제2 선택라인 금속배선들(245)을 포함할 수 있다. 제2 워드라인 금속배선들(243)과 제2 선택라인 금속배선들(245)은 교대로 배치될 수 있다. 혹은 제2 선택라인 금속배선들(245)은 제2 워드라인 금속배선들(243)에 비해 높은 레벨에 배치될 수 있다. 이외는 도 1a에 도시된 반도체 메모리 소자(1)에 대한 설명이 동일 유사하게 적용될 수 있다.
도 3a 및 3b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도이고, 도 3c는 본 발명의 또 다른 실시예에 따른 스택 적층 적층 구조를 도시한 사시도이다.
도 3a 및 3b를 참조하면, 본 실시예의 반도체 메모리 소자(3)는 상대적으로 큰 크기의 제1 스택(100)과, 제1 스택(100) 상에 시프트 적층된 상대적으로 작은 크기의 제2 스택(200)을 포함할 수 있다. 본 실시예에 의하면 제1 스택(100)의 좌측단은 제2 스택(200)의 좌측단과 정렬되고, 제1 스택(100)의 우측단은 제2 스택(200)의 우측단과는 정렬되지 않을 수 있다. 본 실시예에 따른 제1 스택(100)과 제2 스택(200)의 적층 양태는 도 3c를 참조하여 설명하기로 한다.
도 3c를 참조하면, 제2 스택(200)의 크기(d4)가 제1 스택(100)의 크기(d3)에 비해 작은 경우(d3>d4), 제2 스택(200)이 시프트되어 제1 워드라인 패드(WP1)의 일부가 노출되더라도 도 1e에서와 다르게 칩 면적(E)은 변하지 않을 수 있다. 도 1e를 도 3c와 같이 참조하면, d3=d1인 경우 도 1e의 경우에서는 칩 면적이 A에서 A+B로 확대될 수 있지만 본 실시예에 의하면 칩 면적(E)은 변하지 아니하면서 집적도를 향상시킬 수 있다. 아울러, 본 실시예에 의하면 제1 스택(100)과 제2 스택(200)의 오버랩 면적이 도 1e의 경우에 비해 더 확대될 수 있다.
도 3b를 도 1b와 같이 참조하면, 이미 언급한 바와 같이 본 실시예에 의하면 제1 스택(100)과 제2 스택(200)의 오버랩 면적이 확대될 수 있다. 이에 따라, 확대된 오버랩 영역(30)에 형성된 수직 채널(300)을 실제 동작하는 채널로 활용할 수가 있게 되어 더 향상된 집적도를 얻을 수 있다.
이외는 도 1a에 도시된 반도체 메모리 소자(1)에 대한 설명이 동일 유사하게 적용될 수 있다. 본 실시예에 따른 제1 스택(100)과 제2 스택(200)의 적층 양태는 도 2a에 도시된 반도체 메모리 소자(2)에 적용될 수 있으며, 이하의 다양한 실시예에도 적용될 수 있다.
도 4a 및 4b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도이다.
도 4a 및 4b를 참조하면, 본 실시예의 반도체 메모리 소자(4)는 일측 계단 구조의 제1 스택(100)과, 제1 스택(100) 상에 시프트 적층된 일측 계단 구조의 제2 스택(200)을 포함할 수 있다. 제1 워드라인 패드(WP1)는 제2 워드라인 패드(WP2)에 의해 가려지되 일부 노출되어 제1 콘택 패드(CP1)가 접속되는 영역이 확보될 수 있고, 제2 콘택 패드(CP2)는 제1 콘택 패드(CP2)와 서로 엇갈리는 형태로 배치될 수 있다. 이외는 도 1a 및 1b에 도시된 반도체 메모리 소자(1)에 대한 설명이 동일 유사하게 적용될 수 있다.
도 5a 및 5b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시한 사시도이다.
도 5a 및 5b를 참조하면, 본 실시예의 반도체 메모리 소자(5)는 제1 스택(100)과 제2 스택(200) 사이에 3 스택(300)과 제4 스택(600)이 더 포함된 4 스택 구조일 수 있다. 제3 스택(500)은 각각 제3 워드라인 패드(WP3)가 형성된 복수개의 유효 워드라인(503)을 포함할 수 있다. 마찬가지로, 제4 스택(600) 역시 각각 제4 워드라인 패드(WP4)를 갖는 복수개의 유효 워드라인(603)을 포함할 수 있다. 제1 스택(100)과 제2 스택(200)은 도 1a에서 설명한 바가 동일 유사하게 적용될 수 있다.
제3 스택(500)은 제1 스택(100) 상에 시프트 적층되고, 제4 스택(600)은 제3 스택(500) 상에 시프트 적층되고, 제2 스택(200)은 제4 스택(600) 상에 시프트 적층될 수 있다. 이에 따라, 제1 워드라인 패드(PC1)는 제3 워드라인 패드(PC3)에 의해 일부가 가려져 제1 콘택 패드(CP1)가 접속될 수 있는 측면 일부가 노출되고, 제3 워드라인 패드(PC3)는 제4 워드라인 패드(PC4)에 의해 일부가 가려져 제3 콘택 패드(CP3)가 접속될 수 있는 측면 일부가 노출되고, 제4 워드라인 패드(PC4)는 제2 워드라인 패드(PC2)에 의해 일부가 가려져 제4 콘택 패드(CP4)가 접속될 수 있는 측면 일부가 노출될 수 있다. 일례로, 제1 패드 콘택(PC1)과 제4 패드 콘택(PC4)은 좌측에 배치되고, 제3 패드 콘택(PC3)과 제2 패드 콘택(PC2)은 우측에 배치될 수 있다.
도 2a 및 2b에서 설명한 바와 동일 유사하게 제1 금속(M1a,M1b) 및/또는 제2 금속(M2a,M2b)은 비트라인(400)을 중심으로 좌우 분리되어 배치될 수 있다. 일례로, 좌측 제1 금속(M1a)은 제1 패드 콘택(CP1)과 제4 패드 콘택(CP4)과 접속되고, 우측 제1 금속(M1b)은 제3 패드 콘택(CP3)과 제2 패드 콘택(CP2)과 접속될 수 있다. 그러므로, 좌측 제2 금속(M2a)은 제1 콘택 패드(CP1) 및 제4 콘택 패드(CP4)와 전기적으로 연결되고, 우측 제2 금속(M2b)은 제3 콘택 패드(CP3) 및 제2 콘택 패드(CP2)와 전기적으로 연결될 수 있다.
다른 예로, 제1 패드 콘택(PC1)과 제3 패드 콘택(PC3)은 좌측에 배치되고, 제2 패드 콘택(PC2)과 제4 패드 콘택(PC4)은 우측에 배치될 수 있다. 또 다른 예로, 제1 패드 콘택(PC1)과 제2 패드 콘택(PC2)은 좌측에 배치되고, 제3 패드 콘택(PC3)과 제4 패드 콘택(PC4)은 우측에 배치될 수 있다.
도 5c 및 5d는 본 발명의 또 다른 실시예에 따른 집적도 향상을 도시한 사시도이다.
도 5c를 참조하면, 스택들(100,200,500,600) 각각이 17단으로 구성되고(n=16), 1단의 하부 선택라인(101)과 1단의 상부 선택라인(205) 사이에 복수단의 워드라인(103,503,603,203)이 적층된 경우를 가정한다. 이 경우 제1 스택(100) 및 제2 스택(200) 각각에서의 유효 워드라인은 16단이고 제3 스택(500) 및 제4 스택(600) 각각에서의 유효 워드라인은 17단일 수 있다. 따라서, 4 스택 구조에선 유효 워드라인 수는 총합 66단일 수 있다. 도 1g에 도시된 1 스택 구조와 비교하면, 4 스택 구조에서의 집적도는 4배 이상, 약 4.4배로 증가할 수 있다.
도 5d를 참조하면, 스택들(100,200,500,600) 각각이 17단으로 구성되고(q=14), 2단의 하부 선택라인(101_1,101_2)과 2단의 상부 선택라인(205_1,205_2) 사이에 복수단의 워드라인(103,503,603,203)이 적층되어 있고, 2단의 더미 워드라인(102,202)이 포함된 경우를 가정한다. 이 경우 제1 스택(100) 및 제2 스택(200)각각에서의 유효 워드라인은 14단이고 제3 스택(500) 및 제4 스택(600) 각각에서의 유효 워드라인은 17단일 수 있다. 따라서, 4 스택 구조에선 유효 워드라인은 총합 62단일 수 있다. 도 1i에 도시된 1 스택 구조와 비교하면, 4 스택 구조에서의 집적도는 4배 이상, 가령 5.64배로 증가할 수 있다.
도 6a는 도 1a에 도시된 2개의 반도체 메모리 소자들(1)을 옆으로 나란히 배열한 사시도이고, 도 6b는 도 5a에 도시된 2개의 반도체 메모리 소자들(5)을 옆으로 나란히 배열한 사시도이다. 도 6a 및 6b에서는 도시의 간결성을 위해 제1 금속(M1) 및 제2 금속(M2)을 생략하였고, 반도체 메모리 소자(1,5) 및 그 구성요소들을 구별하기 위해 도면부호 말미에 a,b라는 좌우 구별기호를 덧붙였다.
도 6a를 참조하면, 동일한 구조를 갖는 2개의 반도체 메모리 소자(1a,1b)을 옆으로 나란히 배열한 경우, 좌측 워드라인 패드(WP1a,WP2a)의 배열 형태과 우측 워드라인 패드(WP1b,WP2b)의 배열 형태는 글로벌 워드라인 컷(113)을 중심으로 좌우 비대칭(asymmetric)일 수 있다. 아울러, 좌측 워드라인 패드(WP1a,WP2a)는 상하 비대칭이고, 마찬가지로 우측 워드라인 패드(WP1b,WP2b) 역시 상하 비대칭일 수 있다.
반도체 기판(11) 상에 좌측 반도체 메모리 소자(1a)와 우측 반도체 메모리 소자(1b)를 최대한 밀집시켜 집적도를 향상시킬 수 있을 것이다. 집적도를 향상시키기 위해선 우측 제2 스택(200b)을 좌측 제2 스택(200a)에 최대한 가깝게 배치하되 좌측 제1 패드 콘택(PC1a)이 차지하는 공간을 확보해 주어야 할 것이다. 본 실시예에 의하면, 우측 제2 스택(200b)과 좌측 제1 스택(100a)은 상하 오버랩되지 않도록 배치할 수 있다. 일례로, 우측 제2 스택(200b)의 좌측단은 좌측 제1 스택(100a)의 우측단과 일치시킬 수 있다.
좌우 제2 스택(200a,200b) 사이의 간격인 글로벌 워드라인 컷(33)의 크기(D1)는 스택의 적층수, 제1 콘택 패드(PC1)의 크기 및 오정렬 마진 등에 의존할 수 있다. 좌우 제1 스택(100a,100b) 사이의 간격 역시 글로벌 워드라인 컷(33)의 크기(D1)와 동일할 수 있다.
도 6b를 참조하면, 좌우측 반도체 메모리 소자(5a,5b) 각각이 4 스택 구조인 경우, 집적도 향상을 위해 우측 제2 스택(200b)의 좌측단은 좌측 제1 스택(100a)의 우측단에 정렬되는 것이 바람직하다. 4 스택 구조에서의 글로벌 워드라인 컷(33)의 크기(D2)는 2 스택 구조에서의 글로벌 워드라인 컷(33)의 크기(D1)에 비해 더 클 것이다.
이와 같이, 글로벌 워드라인 컷의 크기는 스택의 적층수, 콘택 패드의 크기 및 오정렬 마진 등에 의존할 수 있으므로, 이를 다음과 같은 식으로 일반화할 수 있다.
글로벌 워드라인 컷의 크기=(스택적층수-1)×(콘택패드의 크기+콘택패드의 오정렬 마진×2)
여기서, 콘택패드가 원기둥 형태인 경우 콘택패드의 크기는 최상부 단면의 지름을 의미하며, 콘택패드의 오정렬 마진을 2로 곱한 것은 콘택패드의 좌우 양쪽의 오정렬 마진을 고려한 것이다.
일례로, 콘택패드의 크기가 대략 80nm이고 콘택패드의 오정렬 마진이 약 10nm 이라고 가정한다. 상기 예의 경우 글로벌 워드라인 컷의 크기는 2 스택 구조에선 약 140nm, 3 스택 구조에선 약 240nm, 4 스택 구조에선 약 360nm, 5 스택 구조에선 약 480nm, 6 스택 구조에선 약 600nm 정도될 것이다.
도 7a 및 7b는 본 발명의 일 실시예에 따른 채널 홀의 배치 양태를 도시한 사시도.
도 7a를 참조하면, 채널 홀(12)은 일직선 형태로 배열될 수 있다. 이와 다르게, 도 7b에 도시된 바와 같이 채널 홀(12)은 대각선 형태 내지 지그재그 형태로 배열될 수 있다. 채널 홀(12)이 대각선(지그재그) 형태로 배열되면 아래에서 후술한 바와 같이 단위 면적당 집적도를 향상시킬 수 있다.
도 8a는 대각선 형태로 배열된 단위 채널 홀(unit diagonal channel hole)에 따른 레이어(layer) 당 채널 홀의 갯수를 그래프로 도시한 것이다.
도 8a를 참조하면, 2 스택 구조에서의 레이어 당 채널 홀의 갯수는 1 스택 구조에서의 레이어 당 채널 홀의 갯수와 동일할 수 있다. 여기서 레이어라는 것은 1단의 워드라인을 의미한다. 그 이유는 도 6a에 도시된 바와 같이 글로벌 워드라인 컷(33) 자체가 제1 패드 콘택(PC1)이 제1 워드라인 패드(WP1)에 접속되기에 충분한 공간을 제공하기 때문이다. 스택 수가 3이상으로 커짐에 따라 레이어 당 채널 홀의 갯수는 감소하게 될 것이다. 이는 스택 수가 커짐에 따라 글로벌 워드라인 컷(13)의 크기가 증가하고, 이에 따라 단위 면적당 채널 홀(12)의 갯수가 감소하기 때문이라고 여겨진다. 도 8a에서 알 수 있듯이 도 7b에 도시된 것처럼 채널 홀(12)을 대각선 형태로 2개를 주기적으로 배치한 것이 단위 면적당 집적도가 가장 높음을 일 수 있을 것이다. 도 8a의 데이터에 스택 수를 곱하면 도 8b를 얻을 수 있을 것이다.
도 8b는 스택 수에 따른 채널 홀의 갯수를 나타낸 그래프이고, 도 8c는 스택 수에 따른 채널 홀의 증가율을 나타낸 그래프이다.
도 8b를 참조하면, 2 스택 구조에서는 채널 홀의 갯수는 1 스택 구조에서의 채널 홀의 갯수에 비해 거의 2배일 수 있다. 스택 수가 3 이상이면 채널 홀의 갯수 증가치가 점점 감소할 수 있다. 도 8c를 통해 도 8b에서의 결과를 검증할 수 있을 것이다. 도 8c는 채널 홀 2개를 기준으로 삼은 것이다.
도 8d는 스택 수에 따른 워드라인 갯수 및 밀도를 나타낸 그래프이다.
도 8d를 참조하면, 2 스택 구조(DWL)는 1 스택 구조(SWL)에 비해 워드라인의 갯수가 증가함에 따라 밀도가 증가함을 알 수 있을 것이다. 4 스택 구조(QWL)의 경우 급격하게 밀도가 증가하게 되나, 6 스택 구조(SeWL)의 경우 워드라인 갯수가 증가함에도 글로벌 워드라인 컷의 크기가 커져 밀도 증가량은 작게 될 수 있다.
도 9a는 본 발명의 실시예에 따른 반도체 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 9a를 참조하면, 메모리 카드(1200:MEMORY CARD)는 고용량의 데이터 저장 능력을 지원하기 위한 것으로 플래시 메모리(1210)를 포함한다. 플래시 메모리(1210)는 상술한 본 발명 실시예에 따른 반도체 메모리 소자, 가령 낸드 플래시 메모리 소자를 포함할 수 있다.
메모리 카드(1200)는 호스트(HOST)와 플래시 메모리(1210:FALSH MEMORY) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220:MEMORY CONTROLLER)를 포함할 수 있다. 에스램(1221:SRAM)은 중앙처리장치(1222:CPU)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223:HOST INTERFACE)는 메모리 카드(1200)와 접속되는 호스트(HOST)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224:ECC)는 플래시 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225:MEMORY INTERFACE)는 플래시 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(1200)는 호스트(HOST)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬(ROM)을 더 포함할 수 있다.
도 9b는 본 발명 실시예에 따른 정보 처리 시스템을 도시한 블록도이다.
도 9b를 참조하면, 본 발명 실시예에 따른 정보 처리 시스템(1300)은 상술한 반도체 메모리 소자, 일례로 플래시 메모리 소자를 구비한 플래시 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다.
일례로, 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320:MODEM), 중앙처리장치(1330:CPU), 램(1340:RAM), 유저 인터페이스(1350:USER INTERFACE)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 플래시 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상에 마련되며, 제1 방향으로 연장된 복수개의 제1 워드라인 패드가 포함된 복수개의 제1 워드라인을 가지며, 상기 복수개의 제1 워드라인 패드의 적어도 일측의 구조가 계단 형태인 제1 스택과; 그리고
    상기 제1 스택 상에 적층되며, 상기 제1 방향으로 연장된 복수개의 제2 워드라인 패드가 포함된 복수개의 제2 워드라인을 가지며, 상기 복수개의 제2 워드라인 패드의 적어도 일측의 구조가 계단 형태인 제2 스택과을 포함하며,
    상기 제2 스택은 상기 제1 스택 상에 상기 제1 방향과 직교하는 제2 방향으로 시프트 적층되어 상기 제1 스택의 적어도 일측 상에 배치된 상기 복수개의 제1 워드라인 패드의 측면들이 노출되는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 노출된 제1 워드라인 패드들에 접속되어 상기 복수개의 제1 워드라인을 구동회로에 연결하는 복수개의 제1 패드 콘택과; 그리고
    상기 제2 워드라인 패드들에 접속되어 상기 복수개의 제2 워드라인을 상기 구동회로에 연결하는 복수개의 제2 패드 콘택을;
    더 포함하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 복수개의 제1 워드라인 패드는 제1 측면 및 제2 측면을 포함하고,
    상기 제1 측면과 상기 제2 측면은 상기 제1 스택의 양측면에 해당하고,
    상기 복수개의 제2 워드라인 패드는 제3 측면 및 제4 측면을 포함하고,
    상기 제3 측면과 상기 제4 측면은 상기 제2 스택의 양측면에 해당하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 복수개의 제1 패드 콘택은 상기 제1 측면 상에서 상기 복수개의 제1 워드라인 패드에 접속되고, 상기 복수개의 제2 패드 콘택은 상기 제3 측면 상에서 상기 복수개의 제2 워드라인 패드에 접속되고,
    상기 제3 측면은 상기 제1 측면 상에 제공되는 반도체 메모리 소자.
  5. 제3항에 있어서,
    상기 복수개의 제1 패드 콘택과 상기 복수개의 제2 패드 콘택은 상기 제1 및 제3 측면에 수직한 방향을 따라 교대로 배열되는 반도체 메모리 소자.
  6. 제3항에 있어서,
    상기 복수개의 제1 패드 콘택은 상기 제1 측면 상에서 상기 복수개의 제1 워드라인 패드에 접속되고,
    상기 복수개의 제2 패드 콘택은 상기 제4 측면 상에서 상기 복수개의 제2 워드라인 패드에 접속되고,
    상기 제4 측면은 상기 제1 측면으로부터 반대측에 제공되는 반도체 메모리 소자.
  7. 제2항에 있어서,
    상기 제1 스택과 상기 제2 스택 사이에 제공되는 적어도 하나의 제3 스택을 더 포함하고,
    상기 적어도 하나의 제3 스택은 복수개의 제3 워드라인 패드가 포함된 복수개의 제3 워드라인을 가지며, 상기 복수개의 제3 워드라인 패드의 적어도 일측의 구조가 계단 형태인 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 제3 스택은 상기 제1 스택 상에 쉬프트 적층되어 상기 제1 스택의 적어도 일측 상에 배치된 상기 복수개의 제1 워드라인 패드가 노출되고,
    상기 제2 스택은 상기 제3 스택 상에 쉬프트 적층되어 상기 제3 스택의 적어도 일측 상에 배치된 상기 복수개의 제3 워드라인 패드가 노출된 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제1 스택의 크기는 상기 제2 스택의 크기보다 크거나 혹은 동일한 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 제 1 및 제 2 스택들을 관통하는 복수개의 채널들; 및
    상기 복수개의 채널들에 전기적으로 연결되는 복수개의 비트라인들을 더 포함하되,
    상기 그룹들 각각에 속하는 채널들은 일방향을 따라 일직선 형태로 혹은 상기 일방향을 따라 지그재그 형태로 배열되는 반도체 메모리 소자.
  11. 제1항에 있어서,
    상기 제1 스택은 적어도 하나의 제1 선택라인을 더 포함하고,
    상기 제2 스택은 적어도 하나의 제2 선택라인을 더 포함하고,
    상기 복수개의 제1 워드라인은 상기 적어도 하나의 제1 선택라인과 상기 제2 스택 사이에 제공되고,
    상기 복수개의 제2 워드라인은 상기 적어도 하나의 제2 선택라인과 상기 제1 스택 사이에 제공되고,
    상기 적어도 하나의 제1 선택라인은 제1 선택라인 패드를 포함하고,
    상기 적어도 하나의 제2 선택라인은 제2 선택라인 패드를 포함하고,
    상기 제1 선택라인 패드와 상기 복수개의 제1 워드라인 패드를 포함하는 구조는 계단 형태를 이루고,
    상기 제2 선택라인 패드와 상기 복수개의 제2 워드라인 패드를 포함하는 구조는 계단 형태를 이루는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 제1 스택은 상기 복수개의 제1 워드라인과 상기 적어도 하나의 제1 선택라인 사이에 제공된 제1 더미 워드라인을 더 포함하고, 그리고
    상기 제2 스택은 상기 복수개의 제2 워드라인과 상기 적어도 하나의 제2 선택라인 사이에 제공된 제2 더미 워드라인을 더 포함하는 반도체 메모리 소자.
  13. 제1항에 있어서,
    상기 제1 및 제2 스택들을 가로지르는 방향과 직교하는 방향을 따라 상기 제1 스택과 제1 거리로 이격된 제3 스택; 그리고
    상기 제3 스택 상에 적층되고 상기 직교하는 방향을 따라 상기 제2 스택과 상기 제1 거리로 이격된 제4 스택을 더 포함하고,
    상기 제3 스택은 상기 제1 스택과 동일한 구조를 가지며,
    상기 제4 스택은 상기 제2 스택과 동일한 구조를 가지며,
    상기 제4 스택은 상기 제3 스택 상에 시프트 적층되어 상기 제3 스택의 일측 일부가 노출된 반도체 메모리 소자.
  14. 적어도 일측의 구조가 계단 형태를 이루는 복수개의 제 1 워드라인 패드들을 포함하는 제 1 스택; 및
    적어도 일측의 구조가 계단 형태를 이루는 복수개의 제 2 워드라인 패드들을 포함하며, 상기 제 1 스택 상에 적층되는 제 2 스택을 포함하며,
    상기 복수개의 제 2 워드라인패드들은 적어도 상기 복수개의 제 1 워드라인 패드들의 일부를 덮으며 상기 복수개의 제 1 워드라인 패드들의 일측들을 노출시키는 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 복수개의 제1 워드라인 패드에 접속되는 복수개의 제1 패드 콘택; 그리고
    상기 복수개의 제2 워드라인 패드에 접속되는 복수개의 제2 패드 콘택을 더 포함하고,
    상기 복수개의 제1 패드 콘택은 상기 복수개의 제2 패드 콘택과 오버랩되지 아니하는 반도체 메모리 소자.
  16. 제14항에 있어서,
    상기 제1 스택과 상기 제2 스택 사이에 제공되는 적어도 하나의 제3 스택을 더 포함하고,
    상기 적어도 하나의 제3 스택은 적어도 일측의 구조가 계단 형태를 이루는 복수개의 제 3 워드라인 패드들을 포함하고,
    상기 복수개의 제3 워드라인 패드는 상기 복수개의 제1 워드라인 패드의 적어도 일부를 덮으며 상기 복수개의 제1 워드라인 패드의 측면들을 노출시키고,
    상기 복수개의 제2 워드라인 패드는 상기 제3 워드라인 패드의 적어도 일부를 덮으며 상기 복수개의 제3 워드라인 패드의 측면들을 노출시키는 반도체 메모리 소자.
  17. 기판 막; 및
    상기 기판 막 상에 제공되는 복합막 구조를 포함하고,
    상기 복합막 구조는 제1 스택과 상기 제1 스택 상에 제공된 제2 스택을 포함하고,
    상기 제1 스택은 상기 기판 상에 제공된 적어도 3개의 제1 막을 포함하고, 상기 제1 막들의 측벽들은 상기 복합막 구조의 적어도 하나의 제1 측면 상에서 서로 오프셋되어 상기 제1 스택 내에서 상기 제1 막들 각각의 적어도 일부가 노출되고,
    상기 제2 스택은 상기 제1 스택 상에 제공된 적어도 3개의 제2 막을 포함하고, 상기 제2 막들의 측벽들은 상기 복합막 구조의 적어도 하나의 제2 측면 상에서 서로 오프셋되어 상기 제2 스택 내에서 상기 제2 막들 각각의 적어도 일부가 노출되고,
    상기 제1 스택의 측면은 상기 복합막 구조의 적어도 하나의 제3 측면 상에서 상기 제2 스택의 측면과 오프셋되어 상기 복합막 구조 내에서 상기 제1 스택의 적어도 일부가 노출되고,
    상기 적어도 하나의 제3 측면은 상기 적어도 하나의 제1 및 제2 측면들과 직교하는 반도체 소자.
  18. 제17항에 있어서,
    상기 적어도 하나의 제 1 및 제 2 측면들은 상기 복합막 구조의 같은 측에 제공된 반도체 소자.
  19. 제17항에 있어서,
    상기 적어도 하나의 제 1 측면은 상기 복합막 구조의 적어도 두개이고,
    상기 제1 막들의 측벽들은 상기 적어도 두개의 제 1 측면들 상에서 서로 오프셋되고,
    상기 적어도 하나의 제 2 측면은 상기 복합막 구조의 적어도 두개이고,
    상기 제2 막들의 측벽들은 상기 적어도 두개의 제 2 측면들 상에서 서로 오프셋되는 반도체 소자.
  20. 제19항에 있어서,
    상기 제2 스택 상에 적층된 적어도 3개의 제3 막을 갖는 제3 스택을 더 포함하고,
    상기 제3 막들의 측벽들은 상기 복합막 구조의 적어도 2개의 측면 각각 상에서 서로 오프셋되어 상기 제3 막들 각각의 적어도 일부가 상기 제3 스택 내에서 노출되고,
    상기 제3 스택의 일측은 상기 복합막 구조의 적어도 하나의 제3 측면 상에서 상기 제2 스택의 일측과 오프셋되어 상기 제2 스택의 적어도 일부가 상기 복합막 구조 내에서 노출되는 반도체 메모리 소자.
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