KR20220045628A - 3차원 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

일 실시예는 3차원 메모리 장치에 관한 것으로, 상호 적층되며 각각 복수의 층간절연층들과 교대로 적층된 복수의 워드 라인들을 포함하는 하부 스택 및 상부 스택을 포함할 수 있고, 상기 하부 스택 및 상기 상부 스택 각각은, 제1 셀부, 제2 셀부, 상기 제1 셀부와 제2 셀부를 연결하는 연결부, 상기 제1 셀부로부터 상기 연결부와 나란하게 연장되며 상기 워드 라인들의 패드 영역들이 계단식으로 배치되는 계단부를 포함할 수 있으며, 상기 하부 스택의 계단부 상에 상기 상부 스택의 연결부가 중첩되고, 상기 하부 스택의 연결부 상에 상기 상부 스택의 계단부가 중첩되어 배치될 수 있다.

Description

3차원 메모리 장치 및 그 제조방법{THREE DIMENSIONAL MEMORY DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 3차원 메모리 장치 및 그 제조방법에 관한 것이다.
3차원 메모리 장치는 메모리 셀들을 수직 방향으로 적층하여 단의 수를 늘림으로써 같은 면적에 더 많은 용량을 구현할 수 있고, 높은 성능 및 우수한 전력 효율을 제공할 수 있는 장점을 갖는다.
3차원 메모리 장치에서는 적층되는 워드 라인의 개수를 늘리어 집적도를 높일 수 있다. 그러나, 워드 라인의 개수가 많아 지면 워드 라인과 로우 디코더 간 연결에 필요한 배선의 개수가 늘어나게 되어 집적도가 저하될 수 있으므로 효율적인 배선 배치 방안이 요구된다.
본 발명의 실시예들은 집적도를 향상시킬 수 있는 3차원 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 3차원 메모리 장치는, 상호 적층되며 각각 복수의 층간절연층들과 교대로 적층된 복수의 워드 라인들을 포함하는 하부 스택 및 상부 스택을 포함할 수 있고, 상기 하부 스택 및 상기 상부 스택 각각은, 제1 셀부, 제2 셀부, 상기 제1 셀부와 제2 셀부를 연결하는 연결부, 상기 제1 셀부로부터 상기 연결부와 나란하게 연장되며 상기 워드 라인들의 패드 영역들이 계단식으로 배치되는 계단부를 포함할 수 있으며, 상기 하부 스택의 계단부 상에 상기 상부 스택의 연결부가 중첩되고, 상기 하부 스택의 연결부 상에 상기 상부 스택의 계단부가 중첩되어 배치될 수 있다.
본 발명의 일 실시예에 따른 3차원 메모리 장치의 제조방법은, 복수의 제1 층간절연층들 및 복수의 제1 희생층들이 교대로 적층되어 제1 예비 스택이 형성되는 단계; 상기 제1 예비 스택에 상기 복수의 제1 희생층들을 계단식으로 노출하는 제1 계단부가 형성되는 단계; 상기 제1 계단부를 관통하는 복수의 제1 수직 비아들 및 상기 제1 계단부와 나란하게 배치되는 상기 제1 예비 스택의 제1 연결부를 관통하는 복수의 제2 수직 비아들이 형성되는 단계; 상기 제1 예비 스택 상에 복수의 제2 층간절연층들과 복수의 제2 희생층들이 교대로 적층되어 제2 예비 스택이 형성되는 단계; 상기 제2 예비 스택에 상기 제1 연결부와 중첩되며 상기 복수의 제2 희생층들을 계단식으로 노출하는 제2 계단부가 형성되는 단계; 상기 제1 계단부 상에 중첩되는 상기 제2 예비 스택의 제2 연결부를 관통하여 상기 복수의 제1 수직 비아들에 연결되는 복수의 제3 수직 비아들 및 상기 제2 계단부를 관통하여 상기 복수의 제2 수직 비아들에 연결되는 복수의 제4 수직 비아들이 형성되는 단계; 및 상기 제1,제2 희생층들이 전극 물질로 치환되는 단계;를 포함할 수 있다.
본 발명의 실시예들에 의하면, 워드 라인과 로우 디코더 간을 연결하는 배선의 배치에 추가적인 면적이 필요하지 않으므로 배선으로 인한 레이아웃 면적 소모를 줄이어 집적도 향상에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 메모리 장치의 일부분을 나타낸 사시도이다.
도 3a는 도 2의 A-A'라인에 따른 단면도이다.
도 3b는 도 2의 B-B'라인에 따른 단면도이다.
도 4는 도 2의 상부 스택 및 하부 스택을 나타낸 사시도이다.
도 5는 본 발명과 관련된 메모리 장치를 도시한 사시도이다.
도 6a 내지 도 13a는 본 발명의 일 실시예에 따른 3차원 메모리 장치를 제조 단계별로 도시한 사시도들이다.
도 6b 내지 도 13b는 도 6a 내지 도 13a의 A-A' 라인에 따른 단면도들이다.
도 6c 내지 도 13c는 도 6a 내지 도 13a의 B-B' 라인에 따른 단면도들이다.
도 14는 제1 수직 비아들의 다른 예시를 도시한 단면도이다.
도 15a 내지 도 16b는 도 14의 제1 수직 비아들의 제조방법을 설명하기 위한 도면들이다.
도 17a 및 도 17b는 제1 수직 비아들 및 제4 수직 비아들의 다른 예시를 나타낸 단면도들이다.
도 18a 내지 도 21b는 도 17a 및 도 17b에 도시된 제1 수직 비아들 및 제4 수직 비아들의 제조방법을 설명하기 위한 단면도들이다.
도 22a 내지 도 22c는 제1 수직 비아들 및 제4 수직 비아들의 또 다른 예시를 나타낸 도면들이다.
도 23은 본 발명의 다른 실시예에 따른 3차원 메모리 장치를 도시한 도면이다.
도 24는 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 25는 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 3차원 메모리 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 3차원 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 이하의 설명에서는 본 발명이 수직형 낸드 플래시에 적용되는 경우를 나타내나, 이에 한정되는 것은 아니다.
메모리 셀 어레이(110)는 복수의 워드 라인들(WL)을 통해서 로우 디코더(121)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)와 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 워드 라인들(WL)에 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
메모리 장치(100)가 탑재되는 전자 제품, 특히 모바일 제품의 사이즈가 감소함에 따라서 메모리 장치(100)의 사이즈 축소가 지속적으로 요구되고 있다. 고용량화에 대한 요구로 워드 라인들(WL)의 적층 개수가 증가함에 따라서 워드 라인들(WL)과 로우 디코더(121)를 연결하는 배선의 개수가 늘어나고 있다. 배선 개수 증가에 따른 메모리 장치(100)의 사이즈 증가를 억제하고 집적도를 높이기 위해서는 효율적인 배선 배치 방안이 요구되고 있다.
도 2는 본 발명의 일 실시예에 따른 3차원 메모리 장치의 일부분을 나타낸 사시도이고, 도 3a는 도 2의 A-A'라인에 따른 단면도이고, 도 3b는 도 2의 B-B'라인에 따른 단면도이고, 도 4는 도 2의 상부 스택 및 하부 스택을 나타낸 사시도이다.
도 2, 도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 3차원 메모리 장치는 기판(10)과, 기판(10) 상에 배치된 하부 스택(Lower Stack, LS)과, 하부 스택(LS) 상에 배치된 상부 스택(Upper Stack, US)을 포함할 수 있다.
하부 스택(LS)은 복수의 층간절연층들(22A)과 교대로 적층된 복수의 제1 워드 라인들(WL1)을 포함할 수 있고, 상부 스택(US)은 복수의 층간절연층들(22B)과 교대로 적층된 복수의 제2 워드 라인들(WL2)을 포함할 수 있다.
제1 워드 라인들(WL1) 및 제2 워드 라인들(WL2)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 워드 라인들(WL1) 및 제2 워드 라인들(WL2)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연층들(22A, 22B)은 실리콘 산화물을 포함할 수 있다.
하부 스택(LS)은 복수의 제1 워드 라인들(WL1) 아래에 배치된 소스 선택 라인(SSL)을 더 포함할 수 있고, 상부 스택(US)은 복수의 제2 워드 라인들(WL2) 위에 배치된 드레인 선택 라인(DSL)을 더 포함할 수 있다.
하부 스택(LS)은 제1 셀 영역(CR1)에 배치된 제1 셀부(CELL1), 제2 셀 영역(CR2)에 배치된 제2 셀부(CELL2), 제1 셀 영역(CR1)과 제2 셀 영역(CR2) 사이의 슬리밍 영역(SR)에 배치된 제1 계단부(SP1) 및 제1 연결부(CP1)를 포함할 수 있다.
제1 연결부(CP1)는 제1 셀부(CELL1)와 제2 셀부(CELL2)를 연결할 수 있다. 제1 계단부(SP1)는 제1 연결부(CP1)와 나란하게 연장되며, 제1 셀부(CELL1)와 접하고 제2 셀부(CELL2)와 가까워 지는 방향으로 내려가는 계단 형상을 가질 수 있다.
상부 스택(US)은 제1 셀 영역(CR1)에 배치되며 제1 셀부(CELL1) 상에 중첩되는 제3 셀부(CELL3), 제2 셀 영역(CR2)에 배치되며 제2 셀부(CELL2) 상에 중첩되는 제4 셀부(CELL4), 슬리밍 영역(SR)에 배치되는 제2 계단부(SP2) 및 제2 연결부(CP2)를 포함할 수 있다.
제2 연결부(CP2)는 제3 셀부(CELL3)와 제4 셀부(CELL4)를 연결할 수 있다. 제2 계단부(SP2)는 제2 연결부(CP2)와 나란하게 연장되며, 제3 셀부(CELL3)와 접하고 제4 셀부(CELL4)와 가까워 지는 방향으로 내려가는 계단 형상을 가질 수 있다.
도 4를 참조하면, 하부 스택(LS)에 포함된 제1 워드 라인들(WL1) 각각은 제1 패드 영역(PAD1)을 가질 수 있다. 제1 계단부(SP1)에서 제1 워드 라인들(WL1)의 제1 패드 영역들(PAD1)이 계단 형태로 배치될 수 있다.
하부 스택(LS)과 유사하게, 상부 스택(US)에 포함된 제2 워드 라인들(WL2) 각각은 제2 패드 영역(PAD2)을 가질 수 있다. 제2 계단부(SP2)에서 제2 워드 라인들(WL2)의 제2 패드 영역들(PAD2)이 계단 형태로 배치될 수 있다.
하부 스택(LS)의 제1 연결부(CP1) 상에 상부 스택(US)의 제2 계단부(SP2)가 중첩될 수 있고, 하부 스택(LS)의 제1 계단부(SP1) 상에 상부 스택(US)의 제2 연결부(CP2)가 중첩될 수 있다. 하부 스택(LS)의 제1 계단부(SP1)와 상부 스택(US)의 제2 계단부(SP2)는 수직적으로 서로 중첩되지 않을 수 있다. 이에 따라, 제1 패드 영역들(PAD1) 및 제2 패드 영역들(PAD2)은 수평적 및 수직적으로 서로 다른 위치들에 배치될 수 있다.
도 2를 다시 참조하면, 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)에 하부 스택(LS) 및 상부 스택(US)을 관통하는 복수의 수직 채널들(CH)이 마련될 수 있다.
자세히 도시하지 않았지만, 복수의 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 형태를 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
소스 선택 라인(SSL)이 수직 채널(CH)을 감싸는 부분에는 소스 선택 트랜지스터가 구성될 수 있다. 복수의 제1 워드 라인들(WL1) 및 복수의 제2 워드 라인들(WL2)이 수직 채널(CH)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인(DSL)이 수직 채널(CH)을 감싸는 부분에는 드레인 선택 트랜지스터가 구성될 수 있다. 하나의 수직 채널(CH)을 따라서 일렬로 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 셀 스트링(cell string)을 구성할 수 있다.
본 실시예는 하부 스택(LS) 및 상부 스택(US)이 단일 기판(10) 상에 빌드 업(build up)된 경우를 나타낸 것으로, 이러한 경우 하부 스택(LS)의 제1 워드 라인들(WL1) 및 상부 스택(US)의 제2 워드 라인들(WL2)은 단일 셀 스트링에 공통으로 연결될 수 있다.
도 3a 및 도 3b를 다시 참조하면, 하부 스택(LS) 상에 제1 절연층(ILD1)이 형성되어 하부 스택(LS)을 덮을 수 있다. 상부 스택(US)은 제1 절연층(ILD1) 상에 배치될 수 있다. 상부 스택(US) 상에 제2 절연층(ILD2)이 형성되어 상부 스택(US)을 덮을 수 있다.
하부 스택(LS) 및 제1 절연층(ILD1)을 관통하는 복수의 제1 수직 비아들(VIA1) 및 복수의 제2 수직 비아들(VIA2)이 마련될 수 있다. 복수의 제1 수직 비아들(VIA1)은 제1 계단부(SP1)의 제1 패드 영역들(PAD1)에 각각 대응하며, 각각 대응하는 제1 패드 영역(PAD1)에서 제1 계단부(SP1)를 관통할 수 있다. 복수의 제2 수직 비아들(VIA2)은 제1 연결부(CP1)를 관통할 수 있다.
상부 스택(US) 및 제2 절연층(ILD2)을 관통하는 복수의 제3 수직 비아들(VIA3) 및 복수의 제4 수직 비아들(VIA4)이 마련될 수 있다. 복수의 제3 수직 비아들(VIA3)은 제2 연결부(CP2)를 관통하며 복수의 제1 수직 비아들(VIA1)에 각각 연결될 수 있다. 복수의 제4 수직 비아들(VIA4)은 제2 계단부(SP2)의 제2 패드 영역(PAD2)에 각각 대응하며, 각각 대응하는 제2 패드 영역(PAD2)에서 제2 계단부(SP2)를 관통하여 제2 수직 비아(VIA2)에 연결될 수 있다.
복수의 제1 수직 비아들(VIA1) 및 복수의 제2 수직 비아들(VIA2)의 외측벽과 복수의 제1 워드 라인들(WL1) 사이에 절연 패턴들(24A)이 마련되어, 제1, 제2 수직 비아들(VIA1,VIA2)과 제1 워드 라인들(WL1)을 절연 분리할 수 있다. 절연 패턴들(24A)은 복수의 제1 수직 비아들(VIA1)의 외측벽들 및 복수의 제2 수직 비아들(VIA2)의 외측벽들을 따라서 복수의 층간절연층들(22A)과 번갈아 배치될 수 있다. 절연 패턴들(24A)은, 예를 들어 실리콘 산화물로 구성될 수 있다.
복수의 제3 수직 비아들(VIA3) 및 복수의 제4 수직 비아들(VIA4)의 외측벽과 복수의 제2 워드 라인들(WL2) 사이에 절연 패턴들(24B)이 마련되어, 제3, 제4 수직 비아들(VIA3,VIA4)과 제2 워드 라인들(WL2) 간을 절연 분리할 수 있다. 절연 패턴들(24B)은 복수의 제3 수직 비아들(VIA3)의 외측벽들 및 복수의 제4 수직 비아들(VIA4)의 외측벽들을 따라서 복수의 층간절연층들(22B)과 번갈아 배치될 수 있다. 절연 패턴들(24B)은 예를 들어 실리콘 산화물로 구성될 수 있다.
제1 워드 라인들(WL1)의 제1 패드 영역들(PAD1) 상에 제1 하드마스크 패턴들(HM1)이 각각 마련될 수 있다. 제1 하드마스크 패턴들(HM1)은 전도성 물질로 구성되어, 각각 대응하는 제1 워드 라인(WL1)과 제1 수직 비아(VIA1)를 전기적으로 연결할 수 있다.
제2 워드 라인들(WL2)의 제2 패드 영역들(PAD2) 상에 제2 하드마스크 패턴들(HM2)이 각각 마련될 수 있다. 제2 하드마스크 패턴들(HM2)은 전도성 물질로 구성되어, 각각 대응하는 제2 워드 라인(WL2)과 제4 수직 비아(VIA4)를 전기적으로 연결할 수 있다.
복수의 제1 수직 비아들(VIA1) 및 복수의 제3 수직 비아들(VIA3)은 제1 워드 라인들(WL1)을 로우 디코더(미도시)에 연결하기 위한 전기적 경로들을 구성할 수 있다. 복수의 제2 수직 비아들(VIA2) 및 복수의 제4 수직 비아들(VIA4)은 제2 워드 라인들(WL2)을 로우 디코더(미도시)에 연결하기 위한 전기적 경로들을 구성할 수 있다.
도시하지 않았지만, 로우 디코더를 포함하는 로직 구조체가 기판(10)의 하부 또는 제2 절연층(ILD2) 상부에 배치되어, 하부 스택(LS) 및 상부 스택(US)과 수직 방향으로 중첩될 수 있다.
로직 구조체와 하부 스택(LS) 및 상부 스택(US)은 단일 웨이퍼 상에 제작될 수 있다. 한편, 로직 구조체는 하부 스택(LS) 및 상부 스택(US)과 별도의 웨이퍼 상에서 제작된 후에 본딩 기술, 예를 들어 하이브리드 본딩에 의해 결합될 수도 있다. 로직 구조체가 메모리 셀 어레이(도 1의 110)를 구성하는 하부 스택(LS) 및 상부 스택(US)과 수직 방향으로 중첩되므로, 3차원 메모리 장치가 차지하는 평면적이 감소되어 3차원 메모리 장치의 집적도가 증가될 수 있다.
도 5는 본 발명과 관련된 메모리 장치를 도시한 사시도이다.
도 5를 참조하면, 하부 스택(LS)의 제1 워드 라인들(WL1) 및 상부 스택(US)의 제2 워드 라인들(WL2)을 로우 디코더(미도시)에 연결하기 위한 수직 비아들(VIA12)이 배치되는 공간을 제공하기 위해서 슬리밍 영역(SR)의 하부 스택(LS) 및 상부 스택(US)에 개구부(OFC)가 형성될 수 있다.
집적도를 향상시키기 위해서 워드 라인들의 개수를 늘리면, 워드 라인들의 개수가 늘어난 만큼 수직 비아(VIA12)의 개수가 늘어날 것이다. 그런데, 개구부(OFC)에 배치 가능한 수직 비아들(VIA12)의 개수가 제한적이므로 집적도 증가가 제약될 수 있다.
그리고, 수직 비아들(V11)과의 연결을 위해 하부 스택(LS)의 제1 패드 영역들(PAD1)이 드러나도록 상부 스택(US)의 제2 계단부(SP2)의 폭(W1)을 하부 스택(LS)의 제1 계단부(SP1)의 폭(W2)보다 작은 사이즈로 구성할 수 있다. 이에 따라, 제1, 제2 패드 영역들(PAD1, PAD2)의 폭은 하부 스택(LS)의 제1 계단부(SP1)의 폭(W2)보다 작은 크기, 예를 들어 W2의 절반의 크기로 구성될 수 있다.
제1,제2 패드 영역(PAD1,PAD2)의 폭이 확보되지 않으면, 수직 비아(VIA11)를 형성할 때 얼라인 마진(align margin) 부족으로 인해서 수직 비아(VIA11)가 패드 영역에 연결되지 않는 오픈 불량(open fail) 또는 둘 이상의 패드 영역에 연결되는 쇼트 불량(short fail) 등이 발생할 수 있다.
도 2 내지 도 4에 의한 본 발명의 실시예는 도 5 구조의 메모리 장치가 가지는 전술한 단점을 극복할 수 있는 것으로서, 도 2 내지 도 4를 다시 참조하면, 본 발명의 실시예에 의하면 하부 스택(LS)의 제1 계단부(SP1) 상에 상부 스택(US)의 제2 연결부(CP2)가 중첩되고, 상부 스택(US)의 제2 계단부(SP2)가 하부 스택(LS)의 제1 계단부(SP1) 상에 중첩된다. 그리고, 제1 워드 라인들(WL1)을 로우 디코더에 연결하는 수직 비아들(VIA1,VIA3)이 하부 스택(LS)의 제1 계단부(SP1) 및 상부 스택(US)의 제2 연결부(CP2)를 관통하고, 제2 워드 라인들(WL2)을 로우 디코더에 연결하는 수직 비아들(VIA2,VIA4)이 하부 스택(LS)의 제1 연결부(CP1) 및 상부 스택(US)의 제2 계단부(SP2)를 관통하므로, 하부 스택(LS) 및 상부 스택(US)에 수직 비아의 배치를 위한 별도의 공간(개구부)을 형성하지 않아도 되고, 수직 비아들을 별도로 마련된 한정된 공간에만 배치하지 않아도 되므로 수직 비아의 개수를 늘리는 것이 가능하게 되어 집적도 향상에 유리하다.
그리고, 제1 패드 영역들(PAD1)을 상부 스택(US)의 제2 연결부(CP2)의 폭(W3)에 대응하는 넓은 폭으로 구성하고, 제2 패드 영역들(PAD2)을 하부 스택(LS)의 제1 연결부(CP1)의 폭(W3)에 대응하는 넓은 폭으로 구성할 수 있으므로, 제1, 제2 패드 영역들(PAD1, PAD2)에 연결되는 수직 비아들을 형성할 때 발생할 수 있는 오픈 불량 또는 쇼트 불량 등을 방지하는데 기여할 수 있다.
도 6a 내지 도 13a는 본 발명의 일 실시예에 따른 3차원 메모리 장치를 제조 단계별로 도시한 사시도들이고, 도 6b 내지 도 13b는 도 6a 내지 도 13a의 A-A' 라인에 따른 단면도들이고, 도 6c 내지 도 13c는 도 6a 내지 도 13a의 B-B' 라인에 따른 단면도들이다.
도 6a 내지 도 6c를 참조하면, 기판(10) 상에 복수의 희생층들(20A) 및 복수의 층간절연층들(22A)이 교대로 적층되어 제1 예비 적층체(P1)가 형성될 수 있다.
복수의 희생층들(20A)과 복수의 층간절연층들(22A)은 서로 다른 물질로 형성될 수 있다. 복수의 희생층들(20A)은 복수의 층간절연층들(22A)에 대해 식각 선택성이 있는 물질로 형성될 수 있다. 예컨대, 복수의 층간절연층들(22A)은 산화물로 형성될 수 있고, 복수의 희생층들(20A)은 질화물로 형성될 수 있다.
그 다음, 제1 예비 적층체(P1)의 일부 폭이 계단 형태로 식각되어 복수의 희생층들(20A)을 계단 형태로 노출하는 계단부(S1) 및 계단부(S1)와 나란하게 배치되는 연결부(C1)가 형성될 수 있다.
그 다음, 계단부(S1)에 위치하는 희생층들(20A)의 노출 영역들 상에 관통홀(H1)을 갖는 제1 하드마스크 패턴들(HM1)이 각각 형성될 수 있다. 제1 하드마스크 패턴들(HM1)은 복수의 희생층들(20A) 및 복수의 층간절연층들(22A)에 대해 식각 선택성이 있는 물질로 형성될 수 있다. 본 실시예에서, 제1 하드마스크 패턴들(HM1)은 복수의 희생층들(20A) 및 복수의 층간절연층들(22A)에 대해 식각 선택성을 갖는 전도성 물질로 구성될 수 있다.
도 7a 내지 도 7c를 참조하면, 제1 예비 적층체(P1) 및 제1 하드마스크 패턴들(HM1) 상에 절연층(ILD1)이 형성될 수 있다. 절연층(ILD1)은 희생층들(20A)에 대해 식각 선택성이 있는 절연 물질로 형성될 수 있다. 예컨대, 희생층들(20A)이 질화물로 형성된 경우, 절연층(ILD1)은 산화물로 형성될 수 있다.
그 다음, 절연층(ILD1) 상에 복수의 개구부들을 갖는 마스크 패턴(미도시)이 형성되고, 마스크 패턴을 식각 마스크로 이용하여 절연층(ILD1) 및 제1 예비 적층체(P1)가 식각되어, 제1 예비 적층체(P1)의 계단부(S1)를 관통하는 복수의 제1 수직홀들(VH1) 및 제1 예비 적층체(P1)의 연결부(C1)를 관통하는 복수의 제2 수직홀들(VH2)이 형성될 수 있다. 복수의 제1 수직홀들(VH1) 각각은 대응하는 희생층(20A)의 노출 영역을 각각 관통하며, 대응하는 희생층(20A)의 노출 영역 상에 마련된 제1 하드마스크 패턴(HM1)의 관통홀(H1)과 연결될 수 있다.
도 8a 내지 도 8c를 참조하면, 복수의 제1 수직홀들(VH1) 및 복수의 제2 수직홀들(VH2)에 희생층들(20A)을 제거할 수 있는 에천트(E)가 주입될 수 있다. 에천트(E)에 의해서 복수의 제1 수직홀들(VH1) 주위의 희생층들(20A) 및 복수의 제2 수직홀들(VH2) 주위의 희생층들(20A)이 제거되어, 복수의 수평홈들(HH1)이 생성될 수 있다.
도 9a 내지 도 9c를 참조하면, 복수의 수평홈들(HH1)을 채우는 절연 패턴들(24A)이 생성될 수 있다. 일 예로, 복수의 수평홈들(HH1)이 채워지도록 복수의 제1 수직홀들(VH1) 및 복수의 제2 수직홀들(VH2)의 측벽에 얇은 두께의 절연 물질을 증착하여 절연 패턴들(24A)이 형성될 수 있다. 다른 예시로, 복수의 수평홈들(HH1), 복수의 제1 수직홀들(VH1) 및 복수의 제2 수직홀들(VH2)을 채우는 절연 물질을 형성한 후에, 복수의 제1 수직홀들(VH1) 및 복수의 제2 수직홀들(VH2)에 채워진 절연 물질을 제거하고 복수의 수평홈들(HH1)에 절연 물질을 잔류시키어 절연 패턴들(24A)을 형성할 수도 있다. 절연 패턴들(24A)은 산화물로 구성될 수 있다.
도 10a 내지 도 10c를 참조하면, 복수의 제1 수직홀들(VH1) 및 복수의 제2 수직홀들(VH2)에 전도성 물질이 충진되어 복수의 제1 비아들(VIA1) 및 복수의 제2 비아들(VIA2)이 생성될 수 있다. 복수의 제1 비아들(VIA1) 각각은 대응하는 제1 하드마스크 패턴(HM1)에 연결될 수 있다.
도 11a 내지 도 11c를 참조하면, 절연층(ILD1) 상에 복수의 희생층들(20B) 및 복수의 층간절연층들(22B)이 교대로 적층되어 제2 예비 적층체(P2)가 형성될 수 있다. 복수의 희생층들(20B)은 복수의 층간절연층들(22B)에 대해 식각 선택성이 있는 물질로 형성될 수 있다. 예컨대, 복수의 층간절연층들(22B)은 산화물로 형성될 수 있고, 복수의 희생층들(20B)은 질화물로 형성될 수 있다.
그 다음, 제2 예비 적층체(P2)의 일부 폭이 계단 형태로 식각되어 복수의 희생층들(20B)을 계단 형태로 노출하는 계단부(S2) 및 계단부(S2)와 나란하게 연장되는 연결부(C2)가 형성될 수 있다. 제2 예비 적층체(P2)의 계단부(S2)는 제1 예비 적층체(P1)의 연결부(C1) 상에 중첩되고, 제2 예비 적층체(P2)의 연결부(C2)는 제1 예비 적층체(P1)의 계단부(S1) 상에 중첩될 수 있다.
그 다음, 계단부(S2)에 위치하는 희생층들(20B)의 노출 영역들 상에 관통홀(H2)을 갖는 제2 하드마스크 패턴들(HM2)이 각각 형성될 수 있다. 제2 하드마스크 패턴들(HM2)은 복수의 희생층들(20B) 및 복수의 층간절연층들(22B)에 대해 식각 선택성이 있는 물질로 형성될 수 있다. 본 실시예에서, 제2 하드마스크 패턴들(HM2)은 복수의 희생층들(20B) 및 복수의 층간절연층들(22B)에 대해 식각 선택성을 갖는 전도성 물질로 구성될 수 있다.
그 다음, 제2 예비 적층체(P2) 및 제2 하드마스크 패턴들(HM2) 상에 절연층(ILD2)이 형성될 수 있다. 절연층(ILD2)은 희생층들(20B)에 대해 식각 선택성이 있는 절연 물질로 형성될 수 있다. 예컨대, 희생층들(20B)이 질화물로 형성된 경우, 절연층(ILD2)은 산화물로 형성될 수 있다.
그 다음, 절연층(ILD2) 상에 복수의 개구부들을 갖는 마스크 패턴(미도시)이 형성되고, 마스크 패턴을 식각 마스크로 이용하여 절연층(ILD2) 및 제2 예비 적층체(P2)가 식각되어, 제2 예비 적층체(P2)의 계단부(S2)를 관통하며 복수의 제1 수직 비아들(VIA1)을 각각 노출하는 복수의 제3 수직홀들(VH3) 및 제2 예비 적층체(P2)의 연결부(C2)를 관통하며 복수의 제2 수직 비아들(VIA2)을 각각 노출하는 복수의 제4 수직홀들(VH4)이 형성될 수 있다. 복수의 제4 수직홀들(VH4) 각각은 대응하는 희생층(20B)의 노출 영역을 관통하며, 대응하는 희생층(20A)의 노출 영역 상에 마련된 제2 하드마스크 패턴(HM2)의 관통홀(H2)과 연결될 수 있다.
도 12a 내지 도 12c를 참조하면, 복수의 제3 수직홀들(VH3) 및 복수의 제4 수직홀들(VH4)에 희생층들(20B)을 제거할 수 있는 에천트가 주입될 수 있다. 상기 에천트에 의해서 복수의 제3 수직홀들(VH3) 주위에 복수의 희생층들(20B) 및 복수의 제4 수직홀들(VH4) 주위에 희생층들(20B)이 제거되어 복수의 수평홈들(HH2)이 생성될 수 있다.
도 13a 내지 도 13c를 참조하면, 복수의 수평홈들(HH2)을 채우는 절연 패턴들(24B)이 생성될 수 있다. 일 예로, 복수의 수평홈들(HH2)이 채워 지도록 복수의 제3 수직홀들(VH3) 및 복수의 제4 수직홀들(VH4)의 측벽에 얇은 두께의 절연 물질을 증착하여 절연 패턴들(24B)이 형성될 수 있다. 다른 예시로, 복수의 수평홈들(HH2), 복수의 제3 수직홀들(VH3) 및 복수의 제4 수직홀들(VH4)을 채우는 절연 물질을 형성한 후에, 복수의 제3 수직홀들(VH3) 및 복수의 제4 수직홀들(VH4)에 채워진 절연 물질을 제거하고 복수의 수평홈들(HH2)에 절연 물질을 잔류시키어 절연 패턴들(24B)을 형성할 수도 있다. 절연 패턴들(24B)은 산화물로 구성될 수 있다.
그 다음, 복수의 제3 수직홀들(VH3) 및 복수의 제4 수직홀들(VH4)에 전도성 물질이 충진되어 복수의 제3 비아들(VIA3) 및 복수의 제4 비아들(VIA4)이 생성될 수 있다. 복수의 제3 비아들(VIA3)은 복수의 제3 수직홀들(VH3)에 형성되며 복수의 제1 수직 비아들(VIA1)에 각각 연결될 수 있다. 복수의 제4 비아들(VIA4)은 복수의 제4 수직홀들(VH4)에 형성되며 각각 대응하는 제2 수직 비아(VIA2) 및 대응하는 제2 하드마스크 패턴(HM2)에 연결될 수 있다.
이후, 희생층들(20A,20B)이 전극 물질로 치환되어 제1,제2 워드 라인들(도 3a의 WL1,WL2)이 생성될 수 있다.
도 14는 제1 수직 비아들의 다른 예시를 도시한 단면도이고, 도 15a 내지 도 16b는 도 14의 제1 수직 비아들의 제조방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 절연층(ILD1)을 관통하는 제1 수직 비아(VIA1)의 상부(VIA1_U)는 제1 계단부(SP1)를 관통하는 제1 수직 비아(VIA1)의 하부(VIA1_L)보다 큰 폭을 가질 수 있다.
앞서, 도 8a 내지 도 8c를 참조로 하여 설명된 공정을 통해서 복수의 수평홈들(8b 및 도 8c의 HH1)이 형성된 후에, 도 15a 및 도 15b에 도시된 바와 같이 수평홈들(도 8b 및 도 8c의 HH1), 제1 수직홀들(도 8a의 VH1) 및 제2 수직홀들(도 8a의 VH2)을 채우는 절연 물질(30)이 형성될 수 있다.
그 다음, 절연층(ILD1) 상에 마스크 패턴(PR1)이 생성될 수 있다. 마스크 패턴(PR1)은 제1 수직홀들(도 8a의 VH1)에 채워진 절연 물질(30)과 제1 수직홀들(도 8a의 VH1) 주변의 절연층(ILD1)을 노출하는 복수의 제1 개구들(OP1) 및 제2 수직홀들(도 8a의 VH2)에 채워진 절연 물질(30)을 노출하는 복수의 제2 개구들(OP2)을 가질 수 있다.
마스크 패턴(PR1) 및 제1 하드마스크 패턴들(HM1)을 식각 마스크로 이용하여, 절연층(ILD1) 및 절연 물질(30)이 식각되어, 도 16a 및 도 16b에 도시된 바와 같이 제1 수직홀들(VH1) 및 제2 수직홀들(VH2)이 노출되고, 절연 물질(30)이 수평홈들(8b 및 도 8c의 HH1) 내에 잔류되어 절연 패턴들(24A)이 형성될 수 있다.
마스크 패턴(PR1)의 제1 개구(OP1)가 제1 수직홀(도 8a의 VH1)에 채워진 절연 물질(30)뿐만 아니라 제1 수직홀(도 8a의 VH1) 주변의 절연층(ILD1)을 노출하므로 제1 수직홀(VH1)의 상부는 하부보다 넓은 폭을 가질 수 있다.
마스크 패턴(PR1)은 포토레지스트를 이용하여 생성될 수 있으며, 절연 물질(30) 및 절연층(ILD1)의 식각 후에 남아 있는 마스크 패턴(PR1)은 스트립 공정을 통해서 제거될 수 있다.
이후, 복수의 제1 수직홀들(VH1) 및 복수의 제2 수직홀들(VH2)에 전도성 물질이 충진되어 복수의 제1 비아들(도 14의 VIA1) 및 복수의 제2 비아들이 생성될 수 있다.
도 17a 및 도 17b는 제1 수직 비아들 및 제4 수직 비아들의 다른 예시를 나타낸 단면도들이고, 도 18a 내지 도 21b는 도 17a 및 도 17b에 도시된 제1 수직 비아들 및 제4 수직 비아들의 제조방법을 설명하기 위한 단면도들이다.
도 17a를 참조하면, 제1 수직 비아(VIA1)의 하부(VIA1_L)는 제1 계단부(SP1)에 위치하며 절연 패턴들(24A)에 의해 제1 워드 라인들(WL1)과 절연될 수 있다.
제1 수직 비아(VIA1)의 상부(VIA1_U)는 절연층(ILD1) 및 제1 하드마스크 패턴(HM1)을 관통하여 대응하는 제1 워드 라인(WL1)의 제1 패드 영역(PAD1)에 직접 연결될 수 있다.
도 17b를 참조하면, 제4 수직 비아(VIA4)의 하부(VIA4_L)는 제4 계단부(SP4)에 위치하며 절연 패턴들(24B)에 의해 제2 워드 라인들(WL2)과 절연될 수 있다. 제4 수직 비아(VIA4)의 상부(VIA4_U)는 절연층(ILD2) 및 제2 하드마스크 패턴(HM2)을 관통하여 대응하는 제2 워드 라인(WL2)의 제2 패드 영역(PAD2)에 직접 연결될 수 있다.
앞서, 도 8a 내지 도 8c를 참조로 하여 설명된 공정을 통해서 복수의 수평홈들(도 8b 및 도 8c의 HH1)이 형성된 후에, 도 18a 내지 도 18b에 도시된 바와 같이, 수평홈들(도 8b 및 도 8c의 HH1), 제1 수직홀들(도 8a의 VH1) 및 제2 수직홀들(도 8a의 VH2)을 채우는 절연 물질(30)이 형성될 수 있다.
그 다음, 절연층(ILD1) 상에 마스크 패턴(PR2)이 생성될 수 있다. 마스크 패턴(PR2)은 제1 수직홀들(도 8a의 VH1)에 채워진 절연 물질(30)과 제1 수직홀들(도 8a의 VH1) 주변의 절연층(ILD1)을 노출하는 복수의 제1 개구들(OP1') 및 제2 수직홀들(도 8a의 VH2)에 채워진 절연 물질(30)을 노출하는 복수의 제2 개구들(OP2')을 가질 수 있다.
마스크 패턴(PR2) 및 제1 하드마스크 패턴들(HM1)을 식각 마스크로 이용하여, 절연층(ILD1) 및 절연 물질(30)이 식각될 수 있다. 이에 따라, 도 19a 및 도 19b에 도시된 바와 같이 제1 수직홀들(VH1) 및 제2 수직홀들(VH2)이 노출되고, 절연 물질(30)이 수평홈들(도 8b 및 도 8c의 HH1) 내에 잔류되어 절연 패턴들(24A)이 생성될 수 있다.
그 다음, 제1 수직홀들(VH1) 하부의 제1 하드마스크 패턴들(HM1)이 식각되어, 제1 하드마스크 패턴들(HM1) 바로 아래의 희생층들(20A)이 노출될 수 있다. 마스크 패턴(PR2)은 포토레지스트를 이용하여 생성될 수 있으며, 남아 있는 마스크 패턴(PR2)은 스트립 공정을 통해서 제거될 수 있다.
이후, 복수의 제1 수직홀들(VH1) 및 복수의 제2 수직홀들(VH2)에 전도성 물질이 채워져 복수의 제1 수직 비아들(도 17a의 VH1) 및 복수의 제2 수직 비아들(도 17b의 VH2)이 형성될 수 있다.
앞서, 도 12a 내지 도 12c를 참조로 하여 설명된 공정을 통해서 복수의 수평홈들(도 12b 및 도 12c의 HH2)이 형성된 후에, 도 20a 내지 도 20b에 도시된 바와 같이, 수평홈들(도 12b 및 도 12c의 HH2), 제3 수직홀들(도 12a의 VH3) 및 제4 수직홀들(도 12a의 VH4)을 채우는 절연 물질(32)이 형성될 수 있다.
그 다음, 절연층(ILD2) 상에 마스크 패턴(PR3)이 생성될 수 있다. 마스크 패턴(PR3)은 제3 수직홀들(도 12a의 VH3)에 채워진 절연 물질(32)과 제3 수직홀들(도 12a의 VH3) 주변의 절연층(ILD2)을 노출하는 복수의 제1 개구들(OP") 및 제4 수직홀들(도 12a의 VH4)에 채워진 절연 물질(32)을 노출하는 복수의 제2 개구들(OP2")을 가질 수 있다.
마스크 패턴(PR3) 및 제2 하드마스크 패턴들(HM2)을 식각 마스크로 이용하여, 절연층(ILD2) 및 절연 물질(32)이 식각될 수 있다. 이에 따라, 도 21a 및 도 21b에 도시된 바와 같이 제3 수직홀들(VH3) 및 제4 수직홀들(VH4)이 노출되고, 절연 물질(32)이 수평홈들(도 12b 및 도 12c의 HH2) 내에 잔류되어 절연 패턴들(24B)이 생성될 수 있다.
그 다음, 제4 수직홀들(VH4) 하부의 제2 하드마스크 패턴들(HM2)이 식각되어, 제2 하드마스크 패턴들(HM2) 바로 아래의 희생층들(20B)이 노출될 수 있다. 마스크 패턴(PR3)은 포토레지스트를 이용하여 생성될 수 있으며, 남아 있는 마스크 패턴(PR3)은 스트립 공정을 통해서 제거될 수 있다.
이후, 복수의 제3 수직홀들(VH3) 및 복수의 제4 수직홀들(VH4)에 전도성 물질이 채워져 복수의 제3 수직 비아들(도 17a의 VH3) 및 복수의 제4 수직 비아들(도 17b의 VH4) 이 생성될 수 있다.
도 22a 내지 도 22c는 제1 수직 비아들 및 제4 수직 비아들의 또 다른 예시를 나타낸 도면들이다. 구체적으로, 도 22a는 사시도이고, 도 22b는 도 22a의 A-A' 라인에 따른 단면도이고, 도 22c는 도 22a의 B-B' 라인에 따른 단면도이다.
도 22a 내지 도 22c를 참조하면, 제1 수직 비아들(VIA1) 각각은 대응하는 제1 워드 라인(WL1)의 제1 패드 영역(PAD1) 상에 배치되며 제1 패드 영역(PAD1)에 직접 연결되는 전도성 패드부(40)를 포함할 수 있다. 전도성 패드부(40)는 대응하는 제1 워드 라인(WL1)의 제1 패드 영역(PAD1)의 상면을 덮는 평판 형태를 가질 수 있다.
제4 수직 비아들(VIA4) 각각은 대응하는 제2 워드 라인(WL2)의 제2 패드 영역(PAD2) 상에 배치되며 제2 패드 영역(PAD2)에 직접 연결되는 전도성 패드부(42)를 포함할 수 있다. 전도성 패드부(42)는 대응하는 제2 워드 라인(WL2)의 제2 패드 영역(PAD2)의 상면을 덮는 평판 형태를 가질 수 있다.
앞서, 도 9a 내지 도 9c를 참조로 설명된 절연 패턴들(24A)을 형성하는 단계 이후에 제1 하드마스크 패턴들(도 9a의 HM1)이 제거되는 공정이 추가로 수행될 수 있다. 본 실시예의 경우, 제1 하드마스크 패턴들은 전도성 물질 또는 절연 물질로 구성될 수 있다.
이후, 도 10a 내지 도 10c를 참조로 하여 설명된 제1 수직홀들(도 9a의 VH1) 및 제2 수직홀들(도 9a의 VH2)에 전도성 물질을 충진하는 공정에서, 전도성 물질이 제1 하드마스크 패턴들이 제거된 공간에도 채워질 수 있다. 제1 하드마스크 패턴들이 제거된 공간에 채워진 전도성 물질은 제1 수직 비아들(VIA1)의 전도성 패드부들(도 22b의 40)을 구성할 수 있다.
앞서, 도 13a 내지 도 13c를 참조로 설명된 절연 패턴들(24B)을 형성하는 단계 이후에 제2 하드마스크 패턴들(도 13a의 HM2)이 제거되는 공정이 추가로 수행될 수 있다. 제3 수직홀(VH3) 및 제4 수직홀들(VH4)에 전도성 물질을 충진하는 공정에서, 전도성 물질이 제2 하드마스크 패턴들이 제거된 공간에도 채워 질 수 있다. 제2 하드마스크 패턴들이 제거된 공간에 채워진 전도성 물질은 제4 수직 비아들(VIA4)의 전도성 패드부들(도 22a 및 도 22c의 42)을 구성할 수 있다.
도 23은 본 발명의 다른 실시예에 따른 3차원 메모리 장치를 나타낸 도면이다.
도 23을 참조하면, 하부 스택(LS)이 제1 셀 웨이퍼(CW1)에 구성되고, 상부 스택(US)이 제1 셀 웨이퍼(CW1) 상에 배치된 제2 셀 웨이퍼(CW2)에 구성될 수 있다.
하부 스택(LS)은 제1 셀 웨이퍼(CW1)의 기판(10A) 상에 적층된 복수의 제1 워드 라인들(WL1)을 포함할 수 있고, 상부 스택(US)은 제2 셀 웨이퍼(CW2)의 기판(10B) 상에 적층된 복수의 제2 워드 라인들(WL2)을 포함할 수 있다.
하부 스택(LS)은 복수의 제1 워드 라인들(WL1) 아래에 배치된 제1 소스 선택 라인(SSL1) 및 복수의 제1 워드 라인들(WL1) 위에 배치된 제1 드레인 선택 라인(DSL1)을 더 포함할 수 있다. 상부 스택(US)은 복수의 제2 워드 라인들(WL2) 아래에 배치된 제2 소스 선택 라인(SSL2) 및 복수의 제2 워드 라인들(WL2) 위에 배치된 제2 드레인 선택 라인(DSL2)을 더 포함할 수 있다.
제1 셀 영역(CR1) 및 제2 셀 영역(CR2)에 하부 스택(LS)을 관통하여 기판(10A)에 연결되는 복수의 제1 수직 채널들(CH1)이 마련될 수 있다. 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)에 상부 스택(US)을 관통하여 기판(10B)에 연결되는 복수의 제2 수직 채널들(CH2)이 마련될 수 있다. 제1 셀 웨이퍼(CW1)와 제2 셀 웨이퍼(CW2)는 본딩 기술, 예를 들어 하이브리드 본딩에 의해 결합될 수 있다.
도시하지 않았지만, 제2 셀 웨이퍼(CW2)의 기판(10B)은 복수의 제1 수직 비아들(VIA1)을 복수의 제3 수직 비아들(VIA3)에 전기적으로 연결하기 위한 복수의 관통 비아들 및 복수의 제2 수직 비아들(VIA2)을 복수의 제4 수직 비아들(VIA4)에 전기적으로 연결하기 위한 복수의 관통 비아들을 포함할 수 있다. 제1 셀 웨이퍼(CW1)의 하부 또는 제2 셀 웨이퍼(CW2)의 상부에 로우 디코더를 포함하는 로직 웨이퍼가 본딩될 수 있다.
도 24는 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 24를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 3차원 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 25는 본 발명의 실시예에 따른 3차원 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 25를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 상호 적층되며 각각이 복수의 층간절연층들과 교대로 적층된 복수의 워드 라인들을 포함하는 하부 스택 및 상부 스택을 포함하며,
    상기 하부 스택 및 상기 상부 스택 각각은, 제1 셀부, 제2 셀부, 상기 제1 셀부와 제2 셀부를 연결하는 연결부, 상기 제1 셀부로부터 상기 연결부와 나란하게 연장되며 상기 워드 라인들의 패드 영역들이 계단식으로 배치되는 계단부를 포함하고,
    상기 하부 스택의 계단부 상에 상기 상부 스택의 연결부가 중첩되고, 상기 하부 스택의 연결부 상에 상기 상부 스택의 계단부가 중첩되도록 배치되는 것을 특징으로 하는 3차원 메모리 장치.
  2. 제1 항에 있어서, 상기 하부 스택의 계단부를 관통하는 복수의 제1 수직 비아들;
    상기 하부 스택의 연결부를 관통하는 복수의 제2 수직 비아들;
    상기 상부 스택의 연결부를 관통하며 상기 복수의 제1 수직 비아들에 각각 연결되는 복수의 제3 수직 비아들; 및
    상기 상부 스택의 계단부를 관통하며 상기 복수의 제2 수직 비아들에 각각 연결되는 복수의 제4 수직 비아들;을 더 포함하며,
    상기 복수의 제1 수직 비아들은 상기 하부 스택의 워드 라인들에 각각 대응하며, 각각 대응하는 워드 라인의 패드 영역을 관통하고 대응하는 워드 라인에 전기적으로 연결되며,
    상기 복수의 제4 수직 비아들은 상기 상부 스택의 워드 라인들에 각각 대응하며, 각각 대응하는 워드 라인의 패드 영역을 관통하고 대응하는 워드 라인에 전기적으로 연결되는 것을 특징으로 하는 3차원 메모리 장치.
  3. 제2 항에 있어서, 상기 복수의 제1 수직 비아들 및 상기 복수의 제2 수직 비아들의 외측벽들과 상기 하부 스택의 워드 라인들 사이에 마련되어 상기 복수의 제1 수직 비아들 및 상기 복수의 제2 수직 비아들을 상기 하부 스택의 워드 라인들과 절연 분리하는 복수의 제1 절연 패턴들;및
    상기 복수의 제3 수직 비아들 및 상기 복수의 제4 수직 비아들의 외측벽들과 상기 상부 스택의 워드 라인들 사이에 마련되어 상기 복수의 제3 수직 비아들 및 상기 복수의 제4 수직 비아들을 상기 상부 스택의 워드 라인들과 절연 분리하는 복수의 제2 절연 패턴들;을 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  4. 제3 항에 있어서, 상기 하부 스택의 워드 라인들의 패드 영역들 상에 각각 배치되며, 상기 하부 스택의 워드 라인들을 각각 대응하는 제1 수직 비아에 전기적으로 연결하는 복수의 전도성 하드마스크 패턴들을 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  5. 제4 항에 있어서, 상기 하부 스택 및 상기 복수의 전도성 하드마스크 패턴들을 덮으며 상기 복수의 제1 수직 비아들 및 상기 복수의 제2 수직 비아들에 의해 관통되는 절연층을 더 포함하며,
    상기 복수의 제1 수직 비아들 각각은 상기 절연층을 관통하는 상부가 상기 하부 스택의 계단부를 관통하는 하부보다 큰 폭을 갖는 것을 특징으로 하는 3차원 메모리 장치.
  6. 제3 항에 있어서, 상기 상부 스택의 워드 라인들의 패드 영역들 상에 각각 배치되며, 상기 상부 스택의 워드 라인들을 각각 대응하는 제4 수직 비아에 전기적으로 연결하는 복수의 전도성 하드마스크 패턴들을 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  7. 제3 항에 있어서, 상기 하부 스택의 워드 라인들의 패드 영역들 상에 각각 배치된 복수의 하드마스크 패턴들;및
    상기 하부 스택 및 상기 복수의 하드마스크 패턴들을 덮는 절연층;을 더 포함하며,
    상기 복수의 제1 수직 비아들 각각은 상기 절연층 및 대응하는 워들 라인의 패드 영역 상에 배치된 하드마스크 패턴을 관통하여 대응하는 워드 라인에 직접 연결되는 것을 특징으로 하는 3차원 메모리 장치.
  8. 제3 항에 있어서, 상기 상부 스택의 워드 라인들의 패드 영역들 상에 각각 배치된 복수의 하드마스크 패턴들; 및
    상기 상부 스택 및 상기 복수의 하드마스크 패턴들을 덮는 절연층을 더 포함하며,
    상기 복수의 제4 수직 비아들 각각은 상기 절연층 및 대응하는 워드 라인의 패드 영역 상에 배치된 하드마스크 패턴을 관통하여 대응하는 워드 라인에 직접 연결되는 것을 특징으로 하는 3차원 메모리 장치.
  9. 제3 항에 있어서, 상기 복수의 제1 수직 비아들 각각은 대응하는 워드 라인의 패드 영역 상에 배치되며 대응하는 워드 라인에 연결되는 전도성 패드부를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  10. 제3 항에 있어서, 상기 복수의 제4 수직 비아들 각각은 대응하는 워드 라인의 패드 영역 상에 배치되며 대응하는 워드 라인에 연결되는 전도성 패드부를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  11. 복수의 제1 층간절연층들 및 복수의 제1 희생층들이 교대로 적층되어 제1 예비 스택이 형성되는 단계;
    상기 제1 예비 스택에 상기 복수의 제1 희생층들을 계단식으로 노출하는 제1 계단부가 형성되는 단계;
    상기 제1 계단부를 관통하는 복수의 제1 수직 비아들 및 상기 제1 계단부와 나란하게 배치되는 상기 제1 예비 스택의 제1 연결부를 관통하는 복수의 제2 수직 비아들이 형성되는 단계;
    상기 제1 예비 스택 상에 복수의 제2 층간절연층들과 복수의 제2 희생층들이 교대로 적층되어 제2 예비 스택이 형성되는 단계;
    상기 제2 예비 스택에 상기 제1 연결부와 중첩되며 상기 복수의 제2 희생층들을 계단식으로 노출하는 제2 계단부가 형성되는 단계;
    상기 제1 계단부 상에 중첩되는 상기 제2 예비 스택의 제2 연결부를 관통하여 상기 복수의 제1 수직 비아들에 연결되는 복수의 제3 수직 비아들 및 상기 제2 계단부를 관통하여 상기 복수의 제2 수직 비아들에 연결되는 복수의 제4 수직 비아들이 형성되는 단계; 및
    상기 제1,제2 희생층들이 전극 물질로 치환되는 단계;를 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  12. 제11 항에 있어서, 상기 제1 계단부가 형성된 후에,
    상기 제1 계단부에 위치하는 상기 복수의 제1 희생층들의 노출 영역들 상에 관통홀을 갖는 하드마스크 패턴들이 각각 형성되는 단계;
    상기 제1 예비 스택 및 상기 하드마스크 패턴들을 덮는 절연층이 형성되는 단계;
    상기 절연층 및 상기 제1 예비 스택을 관통하는 복수의 수직홀들이 형성되는 단계 - 상기 복수의 수직홀들은 상기 제1 계단부에 위치하고 상기 하드마스크 패턴들의 관통홀들에 각각 연결되는 복수의 제1 수직홀들 및 상기 제1 연결부에 위치하는 복수의 제2 수직홀들을 포함함;
    상기 복수의 제1 수직홀들 주위의 상기 제1 희생층들 및 상기 복수의 제2 수직홀들 주위의 상기 제1 희생층들이 제거되어 복수의 수평홈들이 형성되는 단계;
    상기 복수의 수평홈들에 절연 패턴들이 형성되는 단계;를 더 포함하며,
    상기 복수의 제1 수직홀들 및 복수의 제2 수직홀들에 도전 물질이 충진되어 상기 복수의 제1 수직 비아들 및 상기 복수의 제2 수직 비아들이 형성되는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  13. 제12 항에 있어서, 상기 절연 패턴들이 형성되는 단계는,
    상기 복수의 수평홈들, 상기 복수의 제1 수직홀들 및 상기 복수의 제2 수직홀들을 채우는 절연 물질이 형성되는 단계;
    상기 절연층 상에 상기 복수의 제1 수직홀들에 채워진 절연 물질 및 상기 복수의 제1 수직홀들 주변의 상기 절연층을 노출하는 복수의 제1 개구들, 그리고 상기 복수의 제2 수직홀들에 채워진 절연 물질을 노출하는 복수의 제2 개구들을 갖는 마스크 패턴이 형성되는 단계;
    상기 마스크 패턴 및 상기 하드마스크 패턴들을 식각 마스크로 이용하여 상기 절연 물질 및 상기 절연층이 식각되어 상기 제1 수직홀들 및 상기 제2 수직홀들이 노출되는 단계;를 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  14. 제13 항에 있어서, 상기 제1 수직홀들 및 상기 제2 수직홀들이 노출된 후에, 상기 복수의 제1 수직홀들 하부의 상기 하드마스크 패턴들이 제거되어 상기 하드마스크 패턴들 바로 아래의 제1 희생층들이 노출되는 단계를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  15. 제12 항에 있어서, 상기 절연 패턴들이 형성된 후, 상기 복수의 제1 수직홀들 및 상기 복수의 제2 수직홀들에 도전 물질이 충진되기 전에, 상기 하드마스크 패턴들이 제거되는 단계를 더 포함하며,
    상기 복수의 제1 수직홀들 및 복수의 제2 수직홀들에 도전 물질이 충진되는 단계에서 상기 하드마스크 패턴들이 제거된 공간들이 상기 도전 물질로 채워지는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  16. 제11 항에 있어서, 상기 제2 계단부가 형성된 후에,
    상기 제2 계단부에 위치하는 상기 복수의 제2 희생층들의 노출 영역들 상에 관통홀을 갖는 하드마스크 패턴들이 각각 형성되는 단계;
    상기 제2 예비 스택 및 상기 하드마스크 패턴들을 덮는 절연층이 형성되는 단계;
    상기 절연층 및 상기 제2 예비 스택을 관통하는 복수의 수직홀들이 형성되는 단계 - 상기 복수의 수직홀들은 상기 제2 계단부에 위치하고 상기 하드마스크 패턴들의 관통홀들과 연결되는 복수의 제1 수직홀들, 및 상기 제2 연결부에 위치하는 복수의 제2 수직홀들을 포함함;
    상기 복수의 제1 수직홀들 주위의 상기 제2 희생층들 및 상기 복수의 제2 수직홀들 주위의 상기 제2 희생층들이 제거되어 복수의 수평홈들이 형성되는 단계;
    상기 복수의 수평홈들에 절연 패턴들이 형성되는 단계;를 더 포함하며,
    상기 복수의 제1 수직홀들 및 상기 복수의 제2 수직홀들에 도전 물질이 충진되어 상기 복수의 제3 수직 비아들 및 상기 복수의 제4 수직 비아들이 형성되는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  17. 제16 항에 있어서, 상기 절연 패턴들이 형성되는 단계는,
    상기 복수의 수평홈들, 상기 복수의 제1 수직홀들 및 상기 복수의 제2 수직홀들을 채우는 절연 물질이 형성되는 단계;
    상기 절연층 상에 상기 복수의 제1 수직홀들에 채워진 절연 물질 및 상기 복수의 제1 수직홀들 주변의 상기 절연층을 노출하는 복수의 제1 개구들, 그리고 상기 복수의 제2 수직홀들에 채워진 절연 물질을 노출하는 복수의 제2 개구들을 갖는 마스크 패턴이 형성되는 단계;
    상기 마스크 패턴 및 상기 하드마스크 패턴들을 식각 마스크로 이용하여 상기 절연 물질 및 상기 절연층이 식각되어 상기 제1 수직홀들 및 상기 제2 수직홀들이 노출되는 단계;를 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  18. 제17 항에 있어서, 상기 복수의 제1 수직홀들 및 상기 복수의 제2 수직홀들이 노출된 후에, 상기 복수의 제1 수직홀들 하부의 상기 하드마스크 패턴들이 제거되어 상기 하드마스크 패턴들 바로 아래의 제2 희생층들이 노출되는 단계를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
  19. 제16 항에 있어서, 상기 절연 패턴들이 형성된 후, 상기 복수의 제1 수직홀들 및 상기 복수의 제2 수직홀들에 도전 물질이 충진되기 전에, 상기 하드마스크 패턴들이 제거되는 단계를 더 포함하며,
    상기 복수의 제1 수직홀들 및 상기 복수의 제2 수직홀들에 도전 물질이 충진되는 단계에서 상기 하드마스크 패턴들이 제거된 공간들이 상기 도전 물질로 채워지는 것을 특징으로 하는 3차원 메모리 장치의 제조방법.
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