CN114388514A - 三维存储器装置及其制造方法 - Google Patents

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Abstract

本申请涉及三维存储器装置及其制造方法。一种三维存储器装置包括：下层叠物和上层叠物，该下层叠物和该上层叠物彼此层叠并且各自包括与多个层间介电层交替层叠的多条字线，其中，下层叠物和上层叠物中的每一个包括第一单元部、第二单元部、联接第一单元部和第二单元部的联接部、以及从第一单元部起平行于联接部延伸的阶梯部，在阶梯部中字线的焊盘区域以阶梯状方式设置，并且其中，上层叠物的联接部被设置为与下层叠物的阶梯部交叠，并且上层叠物的阶梯部被设置为与下层叠物的联接部交叠。

Description

三维存储器装置及其制造方法
技术领域
各个实施方式总体上涉及半导体技术，尤其涉及三维存储器装置及其制造方法。
背景技术
三维存储器装置的优点在于，通过在垂直方向上层叠存储器单元来增加层叠物数量，可以在相同面积内实现更大的容量，从而提供更高的性能和出色的电源效率。
在三维存储器装置中，可以通过增加要层叠的字线数量来增加集成度。然而，如果增加字线数量，则联接字线和行解码器所需的布线的数量增加，因此，集成度可能会降低。因此，需要一种高效的布线布局方法。
发明内容
各种实施方式涉及具有改进的集成度的三维存储器装置及制造这种装置的方法。
在实施方式中，一种三维存储器装置可以包括：下层叠物和上层叠物，该下层叠物和该上层叠物在垂直方向上层叠并且各自包括在垂直方向上与多个层间介电层交替层叠的多条字线，其中，下层叠物和上层叠物中的每一个包括第一单元部、第二单元部、联接第一单元部和第二单元部的联接部、以及在第一单元部和第二单元部之间平行于联接部延伸的阶梯部，阶梯部包括以阶梯状方式布置并与多条字线相对应的多个焊盘区域，并且其中上层叠物的联接部设置为在垂直方向上与下层叠物的阶梯部交叠，并且上层叠物的阶梯部设置为在垂直方向上与下层叠物的联接部交叠。
在实施方式中，一种用于制造三维存储器装置的方法可以包括：通过在垂直方向上交替地层叠多个第一层间介电层和多个第一牺牲层来形成第一预层叠物；在第一预层叠物中形成以阶梯状方式暴露出多个第一牺牲层的第一阶梯部；形成穿过第一阶梯部的多个第一垂直过孔、以及穿过第一预层叠物的第一联接部的多个第二垂直过孔，该第一联接部平行于第一预层叠物的第一阶梯部设置；通过在第一预层叠物上交替地层叠多个第二层间介电层和多个第二牺牲层来形成第二预层叠物；在第二预层叠物中形成第二阶梯部，该第二阶梯部在垂直方向上与第一联接部交叠并且以阶梯状方式暴露出多个第二牺牲层；形成多个第三垂直过孔和多个第四垂直过孔，该多个第三垂直过孔通过穿过第二预层叠物的在垂直方向上与第一阶梯部交叠的第二联接部而联接至多个第一垂直过孔，该多个第四垂直过孔通过穿过第二阶梯部而联接至多个第二垂直过孔；以及用电极材料代替第一牺牲层和第二牺牲层。
附图说明
图1是示意性地例示了根据本公开的实施方式的三维存储器装置的框图。
图2是例示了根据本公开的实施方式的三维存储器装置的一部分的立体图。
图3A是沿着图2的线A-A′截取的截面图。
图3B是沿着图2的线B-B′截取的截面图。
图4是例示了图2的上层叠物和下层叠物的立体图。
图5是例示了与本公开有关的存储器装置的立体图。
图6A至图13A是例示了根据本公开的实施方式的用于制造三维存储器装置的方法的步骤的立体图。
图6B至图13B分别是沿着图6A至图13A的线A-A′截取的截面图。
图6C至图13C分别是沿着图6A至图13A的线B-B′截取的截面图。
图14是例示了根据本公开的另一实施方式的第一垂直过孔的截面图。
图15A至图16B是例示了用于形成图14的第一垂直过孔的方法的图。
图17A和图17B是例示了根据本公开的又一实施方式的第一垂直过孔和第四垂直过孔的截面图。
图18A至图21B是例示了用于形成图17A和图17B中所示的第一垂直过孔和第四垂直过孔的方法的截面图。
图22A至图22C是例示了根据本公开的再一实施方式的第一垂直过孔和第四垂直过孔的图。
图23是例示了根据本公开的又一实施方式的三维存储器装置的图。
图24是示意性地例示了包括根据本公开的实施方式的三维存储器装置的存储器系统的框图。
图25是示意性地例示了包括根据本公开的实施方式的三维存储器装置的计算系统的框图。
具体实施方式
根据本文以下并参照附图所描述的示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可以以各种不同的方式来实现。本公开的示例性实施方式向本领域技术人员传达了本公开的范围。
因为在描述本公开的实施方式的附图中所给出的元件的图形、尺寸、比率、角度、数量仅是示例性的，所以本公开不限于所例示的事项。贯穿整个说明书，相似的附图标记指代相似的组件。在描述本公开时，当确定出相关技术的详细描述可能模糊本公开的要旨或清楚性时，将省略其详细描述。应当理解，除非另外明确提出，否则说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后所列出的手段。当在提及单数名词时使用不定冠词或定冠词(例如，“一(个)”、“一种”或“该”)时，除非另外明确提出，否则该冠词可以包括该名词的复数形式。
在解释本公开的实施方式中的元件时，即使在没有明确提及的情况下，也应将它们解释为包含误差容限。
另外，在描述本公开的组件时，可以使用诸如第一、第二、A、B、(a)和(b)之类的术语。这些术语仅是为了将一个组件与另一组件区别开，而不限制组件的物质、次序、顺序或数量。另外，本公开的实施方式中的组件不受这些术语的限制。这些术语仅用于将一个组件与另一组件区分开。因此，如本文所使用的，在本公开的技术精神内，第一组件可以是第二组件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可以表示该组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接地“连接”、“联接”或“链接”。在描述诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B旁边的元件A”等的位置关系时，除非明确使用术语“直接”或“紧接着”，否则可以在元件A和B之间设置一个或更多个元件。
本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作也是可行的。各种示例性实施方式可以单独地或组合地实践。
在下文中，将参照附图详细描述本公开的实施方式的各种示例。
图1是示意性地例示了根据本公开的实施方式的三维存储器装置的框图。
参照图1，根据本公开的实施方式的三维存储器装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。
存储器单元阵列110可以包括多个存储块BLK。尽管未示出，但是每个存储块BLK可以包括多个单元串。每个单元串可以包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。尽管以下描述表示了使用垂直NAND闪存来例示本公开的一些实施方式，但是要注意，本公开不限于此，并且其它实施方式可以包括不同类型的存储器。
存储器单元阵列110可以通过多条字线WL联接到行解码器121。存储器单元阵列110可以通过多条位线BL联接到页缓冲器电路122。
行解码器121可以响应于从外围电路123提供的行地址X_A而从存储器单元阵列110中所包括的存储块BLK中选择任意一个存储块。行解码器121可以向与选自存储器单元阵列110中所包括的存储块BLK当中的存储块BLK联接的字线WL传送从外围电路123提供的操作电压X_V。
页缓冲器电路122可以包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路122可以从外围电路123接收页缓冲器控制信号PB_C，并且可以向外围电路123发送数据信号DATA以及从外围电路123接收数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可以通过响应于页缓冲器控制信号PB_C而感测存储器单元阵列110的位线BL的信号来检测存储器单元阵列110的存储器单元中所存储的数据，并且可以依据检测到的数据向外围电路123发送数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而基于从外围电路123接收的数据信号DATA向位线BL施加信号，从而可以将数据写入存储器单元阵列110的存储器单元。页缓冲器电路122可以向联接到已激活字线的存储器单元写入数据或从联接到已激活字线的存储器单元读取数据。
外围电路123可以从存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向存储器装置100外部的装置(例如，存储器控制器)发送数据DATA以及从存储器装置100外部的装置(例如，存储器控制器)接收数据DATA。外围电路123可以基于命令信号CMD、地址信号ADD和控制信号CTRL输出用于将数据写入存储器单元阵列110或从存储器单元阵列110读取数据的信号，例如，行地址X_A、页缓冲器控制信号PB_C等。外围电路123可以生成存储器装置100中所需的包括操作电压X_V的各种电压。
随着安装有存储器装置100的电子产品(特别是移动产品)的尺寸减小，要求继续减小存储器装置100的尺寸。随着由于对高容量的需求而导致字线WL的层叠数量增加，联接字线WL和行解码器121的布线数量也不断增加。为了抑制由于布线数量的增加而导致存储器装置100的尺寸增加，并且为了提高集成度，需要高效的布线布局方法。
图2是例示了根据本公开的实施方式的三维存储器装置的一部分的立体图。图3A是沿着图2的线A-A′截取的截面图，图3B是沿着图2的线B-B′截取的截面图，并且图4是例示了图2的上层叠物和下层叠物的立体图。
参照图2、图3A和图3B，根据本公开的实施方式的三维存储器装置可以包括基板10、设置在基板10上的下层叠物LS以及设置在下层叠物LS上或上方的上层叠物US。
下层叠物LS可以包括与多个层间介电层22A交替层叠的多条第一字线WL1，并且上层叠物US可以包括与多个层间介电层22B交替层叠的多条第二字线WL2。
第一字线WL1和第二字线WL2可以包括导电材料。例如，第一字线WL1和第二字线WL2可以包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。层间介电层22A和22B可以包括氧化硅。
下层叠物LS可以进一步包括设置在多条第一字线WL1下方的源极选择线SSL，并且上层叠物US可以进一步包括设置在多条第二字线WL2上或上方的漏极选择线DSL。
下层叠物LS可以包括：第一单元部CELL1，该第一单元部CELL1设置在第一单元区域CR1中；第二单元部CELL2，该第二单元部CELL2设置在第二单元区域CR2中；以及第一阶梯部SP1和第一联接部CP1，该第一阶梯部SP1和该第一联接部CP1二者设置在第一单元区域CR1和第二单元区域CR2之间的减薄区域SR中。
第一联接部CP1可以联接第一单元部CELL1和第二单元部CELL2。第一阶梯部SP1可以平行于第一联接部CP1延伸，并且可以具有联接到第一单元部CELL1并且在朝向第二单元部CELL2的方向上降低的阶梯形状。
上层叠物US可以包括第三单元部CELL3，该第三单元部CELL3设置在第一单元区域CR1中并且在垂直方向上与第一单元部CELL1交叠，并且上层叠物US可以包括第四单元部CELL4，该第四单元部CELL4设置在第二单元区域CR2中并且在垂直方向上与第二单元部CELL2交叠。上层叠物US可以包括第二阶梯部SP2和第二联接部CP2，该第二阶梯部SP2和该第二联接部CP2二者设置在减薄区域SR中。
第二联接部CP2可以联接第三单元部CELL3和第四单元部CELL4。第二阶梯部SP2可以平行于第二联接部CP2延伸，并且可以具有联接到第三单元部CELL3并且在朝向第四单元部CELL4的方向上降低的阶梯形状。
参照图4，包括在下层叠物LS中的第一字线WL1中的每一条可以具有第一焊盘区域PAD1。第一字线WL1的第一焊盘区域PAD1可以以阶梯形状设置在第一阶梯部SP1中。
类似于下层叠物LS，包括在上层叠物US中的第二字线WL2中的每一条可以具有第二焊盘区域PAD2。第二字线WL2的第二焊盘区域PAD2可以以阶梯形状设置在第二阶梯部SP2中。
上层叠物US的第二阶梯部SP2可以在垂直方向上与下层叠物LS的第一联接部CP1交叠，并且上层叠物US的第二联接部CP2可以在垂直方向上与下层叠物LS的第一阶梯部SP1交叠。下层叠物LS的第一阶梯部SP1和上层叠物US的第二阶梯部SP2可以彼此不垂直交叠。因此，第一焊盘区域PAD1和第二焊盘区域PAD2可以水平地且垂直地设置在相对不同的位置中。
再次参照图2，可以在第一单元区域CR1和第二单元区域CR2中限定穿过下层叠物LS和上层叠物US的多个垂直沟道CH。
尽管没有详细示出，但是多个垂直沟道CH中的每一个可以包括沟道层和栅极介电层。沟道层可以包括多晶硅或单晶硅，并且可以在其一些区域中包括诸如硼(B)之类的p型杂质。栅极介电层可以具有围绕沟道层的外壁的形状。栅极介电层可以包括从沟道层的外壁依次层叠的隧道介电层、电荷储存层和阻挡层。在一些实施方式中，栅极介电层可以具有其中依次层叠有氧化物层、氮化物层和氧化物层的ONO(氧化物-氮化物-氧化物)层叠结构。
可以在源极选择线SSL围绕垂直沟道CH的区或区域中配置源极选择晶体管。可以在多条第一字线WL1和多条第二字线WL2围绕垂直沟道CH的区或区域中配置存储器单元。可以在漏极选择线DSL围绕垂直沟道CH的区或区域中配置漏极选择晶体管。沿着一个垂直沟道CH设置成一排的源极选择晶体管、多个存储器单元和漏极选择晶体管可以配置一个单元串。
本实施方式例示了在单个基板10上构建下层叠物LS和上层叠物US的情况。因此，下层叠物LS的第一字线WL1和上层叠物US的第二字线WL2可以共同联接到单个单元串。
再次参照图3A和图3B，第一介电层ILD1可以形成在下层叠物LS上以覆盖下层叠物LS。上层叠物US可以设置在第一介电层ILD1上。第二介电层ILD2可以形成在上层叠物US上以覆盖上层叠物US。
可以限定多个第一垂直过孔VIA1和多个第二垂直过孔VIA2以穿过下层叠物LS和第一介电层ILD1。多个第一垂直过孔VIA1可以分别对应于第一阶梯部SP1的第一焊盘区域PAD1，并且可以在相应的第一焊盘区域PAD1处穿过第一阶梯部SP1。多个第二垂直过孔VIA2可以穿过第一联接部CP1。
可以限定多个第三垂直过孔VIA3和多个第四垂直过孔VIA4以穿过上层叠物US和第二介电层ILD2。多个第三垂直过孔VIA3可以穿过第二联接部CP2，并且可以分别联接到多个第一垂直过孔VIA1。多个第四垂直过孔VIA4可以分别对应于第二阶梯部SP2的第二焊盘区域PAD2，并且可以通过在相应的第二焊盘区域PAD2处穿过第二阶梯部SP2而联接到第二垂直过孔VIA2。
第一垂直过孔VIA1和第二垂直过孔VIA2可以通过介电图案24A与第一字线WL1隔离，该介电图案24A可以被限定在多个第一垂直过孔VIA1和多个第二垂直过孔VIA2的外壁与多条第一字线WL1之间。介电图案24A可以沿着第一阶梯部SP1中的多个第一垂直过孔VIA1的外壁以及沿着第一联接部CP1中的多个第二垂直过孔VIA2的外壁与多个层间介电层22A交替设置。介电图案24A可以由例如氧化硅形成。
第三垂直过孔VIA3和第四垂直过孔VIA4可以通过介电图案24B与第二字线WL2隔离，该介电图案24B可以限定在多个第三垂直过孔VIA3和多个第四垂直过孔VIA4的外壁与多条第二字线WL2之间。介电图案24B可以沿着第二联接部CP2中的多个第三垂直过孔VIA3的外壁以及沿着第二阶梯部SP2中的多个第四垂直过孔VIA4的外壁与多个层间介电层22B交替设置。介电图案24B可以由例如氧化硅形成。
第一硬掩模图案HM1可以分别限定在第一字线WL1的第一焊盘区域PAD1上。第一硬掩模图案HM1可以由导电材料制成，从而可以将彼此对应的第一字线WL1和第一垂直过孔VIA1分别电联接。
第二硬掩模图案HM2可以分别限定在第二字线WL2的第二焊盘区域PAD2上。第二硬掩模图案HM2可以由导电材料制成，从而可以将彼此对应的第二字线WL2和第四垂直过孔VIA4分别电联接。
多个第一垂直过孔VIA1和多个第三垂直过孔VIA3可以用于配置用于将第一字线WL1联接至行解码器(未示出)的电路径。多个第二垂直过孔VIA2和多个第四垂直过孔VIA4可以用于配置用于将第二字线WL2联接至行解码器的电路径。
尽管未示出，但是包括行解码器的逻辑结构可以设置在基板10下方或第二介电层ILD2上，从而可以在垂直方向上与下层叠物LS和上层叠物US交叠。
逻辑结构、下层叠物LS和上层叠物US可以在单个晶圆上制造。然而，逻辑结构也可以在与下层叠物LS和上层叠物US分开的晶圆上制造，然后可以通过诸如混合接合之类的接合技术来接合。因为逻辑结构在垂直方向上与配置存储器单元阵列(图1的110)的下层叠物LS和上层叠物US交叠，所以可以减小三维存储器装置所占据的平面面积，并且可以增加三维存储器装置的集成度。
图5是例示了与本公开有关的存储器装置的立体图。
参照图5，为了提供其中设置有用于将下层叠物LS的第一字线WL1和上层叠物US的第二字线WL2联接到行解码器(未示出)的垂直过孔VIA12的空间，可以在减薄区域SR中在下层叠物LS和上层叠物US中形成开口OFC。
如果增加字线数量以提高集成度，则垂直过孔VIA12的数量将需要根据增加的字线的数量而增加。然而，由于开口OFC中能够设置的垂直过孔VIA12的数量是有限的，所以会约束或限制集成度的任意增加。
此外，为了将垂直过孔VIA11联接到焊盘区域，上层叠物US的第二阶梯部SP2的宽度W1可以小于下层叠物LS的第一阶梯部SP1的宽度W2，以便暴露出下层叠物LS的第一焊盘区域PAD1。由于这个事实，第一焊盘区域PAD1和第二焊盘区域PAD2的宽度W1可以小于下层叠物LS的第一阶梯部SP1的宽度W2。例如，宽度W1可以是宽度W2的一半。
如果第一焊盘区域PAD1和第二焊盘区域PAD2的宽度较窄，则当形成垂直过孔VIA11时，可能由于缺少对齐余量而发生垂直过孔VIA11未联接到焊盘区域的开路故障或者垂直过孔VIA11联接到至少两个焊盘区域的短路故障。
在图2至图4中示出的本公开的实施方式可以克服具有图5的结构的存储器装置的上述缺点。再次参照图2至图4，根据本公开的实施方式，上层叠物US的第二联接部CP2在垂直方向上与下层叠物LS的第一阶梯部SP1交叠，并且上层叠物US的第二阶梯部SP2在垂直方向上与下层叠物LS的第一联接部CP1交叠。将第一字线WL1联接到行解码器的垂直过孔VIA1和VIA3穿过下层叠物LS的第一阶梯部SP1和上层叠物US的第二联接部CP2。将第二字线WL2联接到行解码器的垂直过孔VIA2和VIA4穿过下层叠物LS的第一联接部CP1和上层叠物US的第二阶梯部SP2。因此，无需在下层叠物LS和上层叠物US中形成用于设置垂直过孔的单独空间或开口，并且无需如在图5中所看出的仅在单独限定的有限空间中设置垂直过孔。因此，可以增加垂直过孔的数量，这对于提高集成度是有利的。
另外，第一焊盘区域PAD1可以被配置为具有更宽的宽度，诸如与图4的下层叠物LS的第一阶梯部SP1的宽度W3对应的宽度，并且第二焊盘区域PAD2可以被配置为具有更宽的宽度，诸如与图4的上层叠物US的第二阶梯部SP2的宽度W3对应的宽度。因此，通过增加在将垂直过孔联接到第一焊盘区域PAD1和第二焊盘区域PAD2时的对齐余量，可以有助于防止在形成垂直过孔时可能发生的开路故障或短路故障。
图6A至图13A是例示了根据本公开的实施方式的用于制造三维存储器装置的方法的步骤的立体图。图6B至图13B分别是沿着图6A至图13A的线A-A′截取的截面图，并且图6C至图13C分别是沿着图6A至图13A的线B-B′截取的截面图。
参照图6A至图6C，当在基板10上交替地层叠多个牺牲层20A和多个层间介电层22A时，可以形成第一预层叠物P1。
多个牺牲层20A和多个层间介电层22A可以由不同的材料形成。多个牺牲层20A可以由相对于多个层间介电层22A具有蚀刻选择性的材料形成。例如，多个层间介电层22A可以由氧化物形成，并且多个牺牲层20A可以由氮化物形成。
随着第一预层叠物P1的部分宽度被蚀刻成阶梯形状，可以形成以阶梯形状暴露出多个牺牲层20A的阶梯部S1以及平行于阶梯部S1设置的联接部C1。
各自具有通孔H1的第一硬掩模图案HM1可以分别形成在牺牲层20A的位于阶梯部S1中的暴露区域上。第一硬掩模图案HM1可以由相对于多个牺牲层20A和多个层间介电层22A具有蚀刻选择性的材料形成。第一硬掩模图案HM1可以由相对于多个牺牲层20A和多个层间介电层22A具有蚀刻选择性的导电材料形成。
参照图7A至图7C，可以在第一预层叠物P1和第一硬掩模图案HM1上形成介电层ILD1。介电层ILD1可以由相对于牺牲层20A具有蚀刻选择性的介电材料形成。例如，如果牺牲层20A由氮化物形成，则介电层ILD1可以由氧化物形成。
在具有多个开口的掩模图案(未示出)形成在介电层ILD1上之后，使用掩模图案作为蚀刻掩模来蚀刻介电层ILD1和第一预层叠物P1。多个第一垂直孔VH1被形成为穿过第一预层叠物P1的阶梯部S1，并且多个第二垂直孔VH2被形成为穿过第一预层叠物P1的联接部C1。多个第一垂直孔VH1中的每一个可以穿过相应的牺牲层20A并暴露出相应的牺牲层20A所共有的区域，并且可以与第一硬掩模图案HM1中的限定在相应的牺牲层20A的暴露区域上的通孔H1连通。
参照图8A至图8C，可以将能够去除牺牲层20A的刻蚀剂E注入到多个第一垂直孔VH1和多个第二垂直孔VH2中。随着通过刻蚀剂E去除牺牲层20A的在多个第一垂直孔VH1周围或多个第一垂直孔VH1所共有的部分和牺牲层20A的在多个第二垂直孔VH2周围或多个第二垂直孔VH2所共有的部分，可以形成多个水平沟槽HH1。
参照图9A至图9C，可以形成介电图案24A以填充多个水平沟槽HH1。例如，通过在多个第一垂直孔VH1和多个第二垂直孔VH2的侧壁上沉积薄的介电材料，使得多个水平沟槽HH1被填充，可以形成介电图案24A。在另一示例中，可以通过使用介电材料填充多个水平沟槽HH1、多个第一垂直孔VH1和多个第二垂直孔VH2，然后去除填充在多个第一垂直孔VH1和多个第二垂直孔VH2中的介电材料并且保留多个水平沟槽HH1中的介电材料，来形成介电图案24A。介电图案24A可以由氧化物形成。
参照图10A至图10C，随着用导电材料填充多个第一垂直孔VA1和多个第二垂直孔VH2，可以形成多个第一垂直过孔VIA1和多个第二垂直过孔VIA2。多个第一垂直过孔VIA1中的每一个可以联接至相应的第一硬掩模图案HM1。
参照图11A至图11C，随着多个牺牲层20B和多个层间介电层22B交替层叠在介电层ILD1上，可以形成第二预层叠物P2。多个牺牲层20B和多个层间介电层22B可以由不同的材料形成。多个牺牲层20B可以由相对于多个层间介电层22B具有蚀刻选择性的材料形成。例如，多个层间介电层22B可以由氧化物形成，并且多个牺牲层20B可以由氮化物形成。
随着第二预层叠物P2的部分宽度被蚀刻成阶梯形状，可以形成以阶梯形状暴露出多个牺牲层20B的阶梯部S2和平行于阶梯部S2延伸的联接部C2。第二预层叠物P2的阶梯部S2可以在垂直方向上与第一预层叠物P1的联接部C1交叠，并且第二预层叠物P2的联接部C2可以在垂直方向上与第一预层叠物P1的阶梯部S1交叠。
各自具有通孔H2的第二硬掩模图案HM2可以分别形成在牺牲层20B的位于阶梯部S2的台阶部分中的暴露区域上。第二硬掩模图案HM2可以由相对于多个牺牲层20B和多个层间介电层22B具有蚀刻选择性的材料形成。例如，第二硬掩模图案HM2可以由相对于多个牺牲层20B和多个层间介电层22B具有蚀刻选择性的导电材料形成。
介电层ILD2可以形成在第二预层叠物P2和第二硬掩模图案HM2上。介电层ILD2可以由相对于牺牲层20B具有蚀刻选择性的介电材料形成。例如，如果牺牲层20B由氮化物形成，则介电层ILD2可以由氧化物形成。
在具有多个开口的掩模图案(未示出)形成在介电层ILD2上之后，使用掩模图案作为蚀刻掩模来蚀刻介电层ILD2和第二预层叠物P2。多个第三垂直孔VH3被形成为穿过第二预层叠物P2的联接部C2并分别暴露出多个第一垂直过孔VIA1，并且多个第四垂直孔VH4被形成为穿过第二预层叠物P2的阶梯部S2并分别暴露出多个第二垂直过孔VIA2。多个第四垂直孔VH4中的每一个可以穿过并暴露出牺牲层20B所共有的区域，并且可以与第二硬掩模图案HM2中的限定在相应的牺牲层20B的暴露区域上的通孔H2连通。
参照图12A至图12C，可以将能够去除牺牲层20B的刻蚀剂注入到多个第三垂直孔VH3和多个第四垂直孔VH4中。随着通过刻蚀剂去除牺牲层20B的在多个第三垂直孔VH3周围或多个第三垂直孔VH3所共有的部分以及牺牲层20B的在多个第四垂直孔VH4周围或多个第四垂直孔VH4所共有的部分，可以形成多个水平沟槽HH2。
参照图13A至图13C，可以形成介电图案24B以填充多个水平沟槽HH2。例如，通过在多个第三垂直孔VH3和多个第四垂直孔VH4的侧壁上沉积薄的介电材料，使得多个水平沟槽HH2被填充，可以形成介电图案24B。在另一示例中，可以通过使用介电材料填充多个水平沟槽HH2、多个第三垂直孔VH3和多个第四垂直孔VH4，然后去除填充在多个第三垂直孔VH3和多个第四垂直孔VH4中的介电材料并且保留多个水平沟槽HH2中的介电材料来形成介电图案24B。介电图案24B可以由氧化物形成。
随着用导电材料填充多个第三垂直孔VH3和多个第四垂直孔VH4，可以形成多个第三垂直过孔VIA3和多个第四垂直过孔VIA4。多个第三垂直过孔VIA3形成在多个第三垂直孔VH3中，并且可以分别联接至多个第一垂直过孔VIA1。多个第四垂直过孔VIA4形成在多个第四垂直孔VH4中，并且可以各自联接到相应的第二垂直过孔VIA2和相应的第二硬掩模图案HM2。
可以用电极材料代替牺牲层20A和20B的其余部分，以形成第一字线和第二字线(图3A的WL1和WL2)。
图14是例示了根据本公开的另一实施方式的第一垂直过孔的截面图，并且图15A至图16B是例示了用于形成图14的第一垂直过孔的方法的截面图。
参照图14，在第一阶梯部SP1中，第一垂直过孔VIA1的穿过介电层ILD1的上部VIA1_U可以具有比第一垂直过孔VIA1的穿过第一阶梯部SP1中的层叠物的下部VIA1_L更大的宽度。
如上所述，在通过参照图8A至图8C描述的工艺形成多个水平沟槽(图8B和图8C的HH1)之后，可以如图15A和图15B所示的使用介电材料30来填充水平沟槽(图8B和图8C的HH1)、第一垂直孔(图8A的VH1)和第二垂直孔(图8A的VH2)。
可以在介电层ILD1上形成掩模图案PR1。在图15A中，掩模图案PR1可以具有暴露出介电材料30以及介电层ILD1的在第一垂直孔(图8A的VH1)周围的部分的多个第一开口OP1。在图15B中，掩模图案PR1还可以具有暴露出填充在第二垂直孔(图8A的VH2)中的介电材料30的多个第二开口OP2。
如图16A和图16B所示，随着使用掩模图案PR1和第一硬掩模图案HM1作为蚀刻掩模来蚀刻介电层ILD1和介电材料30，可以去除第一垂直孔VH1和第二垂直孔VH2所共有的介电材料30，同时可以由保留在水平沟槽(图8B和图8C的HH1)中的介电材料30形成介电图案24A。
因为掩模图案PR1的第一开口OP1不仅暴露出填充在第一垂直孔(图8A的VH1)中的介电材料30，而且暴露出第一垂直孔(图8A的VH1)周围的介电层ILD1，所以第一垂直孔VH1的上部可以具有比下部的宽度更宽的宽度。
可以使用光刻胶形成掩模图案PR1。可以通过剥离工艺去除在蚀刻介电材料30和介电层ILD1之后留下的掩模图案PR1。
之后，随着用导电材料填充多个第一垂直孔VH1和多个第二垂直孔VH2，可以形成多个第一垂直过孔VIA1(参见图14)和多个第二垂直过孔。
图17A和图17B是例示了根据本公开的又一实施方式的第一垂直过孔和第四垂直过孔的截面图。图18A至图21B是例示了用于形成图17A和图17B中所示的第一垂直过孔和第四垂直过孔的方法的截面图。
参照图17A，第一垂直过孔VIA1的下部VIA1_L可以位于第一阶梯部SP1中，并且可以通过介电图案24A与第一字线WL1隔离。
第一垂直过孔VIA1的上部VIA1_U可以穿过介电层ILD1以及第一硬掩模图案HM1中的焊盘区域所共有的部分，从而可以直接联接至相应的第一字线WL1的第一焊盘区域PAD1。在该实施方式中，第一硬掩模图案HM1可以是导电材料或可以是绝缘材料。
参照图17B，第四垂直过孔VIA4的下部VIA4_L可以位于第二阶梯部SP2中，并且可以通过介电图案24B与第二字线WL2隔离。第四垂直过孔VIA4的上部VIA4_U可以穿过介电层ILD2以及第二硬掩模图案HM2中的焊盘区域所共有的部分，从而可以直接联接到相应的第二字线WL2的第二焊盘区域PAD2。在该实施方式中，第二硬掩模图案HM2可以是导电材料或可以是绝缘材料。
如上所述，在通过参照图8A至图8C描述的工艺形成多个水平沟槽(图8B和图8C的HH1)之后，可以如图18A和图18B所示的使用介电材料30来填充水平沟槽(图8B和图8C的HH1)、第一垂直孔(图8A的VH1)和第二垂直孔(图8A的VH2)。
可以在介电层ILD1上形成掩模图案PR2。掩模图案PR2可以具有暴露出介电材料30以及介电层ILD1的在第一垂直孔(图8A的VH1)周围的部分的多个第一开口OP1′。掩模图案PR2还可以具有暴露出填充在第二垂直孔(图8A的VH2)中的介电材料30的多个第二开口OP2′。
使用掩模图案PR2和第一硬掩模图案HM1作为蚀刻掩模，可以蚀刻介电层ILD1和介电材料30。因此，如图19A和图19B所示，可以去除第一垂直孔VH1和第二垂直孔VH2所共有的介电材料30，同时可以由保留在水平沟槽(图8B和图8C的HH1)中的介电材料30形成介电图案24A。
随着第一垂直孔VH1中的第一硬掩模图案HM1被蚀刻，可以暴露出牺牲层20A的紧接在第一硬掩模图案HM1下方的部分。可以使用光刻胶来形成掩模图案PR2。可以通过剥离工艺去除留下的掩模图案PR2。
之后，随着用导电材料填充多个第一垂直孔VH1和多个第二垂直孔VH2，可以形成多个第一垂直过孔VIA1(参见图17A)和多个第二垂直过孔VIA2(参见图17B)。
如上所述，在通过以上参照图12A至图12C描述的工艺形成多个水平沟槽(图12B和图12C的HH2)之后，如图20A和图20B所示，介电材料32可以填充水平沟槽(图12B和图12C的HH2)、第三垂直孔(图12A的VH3)和第四垂直孔(图12A的VH4)。
可以在介电层ILD2上形成掩模图案PR3。掩模图案PR3可以具有暴露出介电材料32以及介电层ILD2的在第三垂直孔(图12A的VH3)周围的部分的多个第一开口OP1″。掩模图案PR3还可以具有暴露出介电材料32以及介电层ILD2的在第四垂直孔(图12A的VH4)周围的部分的多个第二开口OP2″。
使用掩模图案PR3和第二硬掩模图案HM2作为蚀刻掩模，可以蚀刻介电层ILD2和介电材料32。因此，如图21A和图21B所示，可以去除第三垂直孔VH3和第四垂直孔VH4所共有的介电材料32，同时可以由保留在水平沟槽(图12B和图12C的HH2)中的介电材料32形成介电图案24B。
随着第四垂直孔VH4中的第二硬掩模图案HM2被蚀刻，可以暴露出牺牲层20B中的紧接在第二硬掩模图案HM2下方的部分。可以使用光刻胶来形成掩模图案PR3。可以通过剥离工艺去除留下的掩模图案PR3。
之后，随着用导电材料填充多个第三垂直孔VH3和多个第四垂直孔VH4，可以形成多个第三垂直过孔VIA3(参见图17A)和多个第四垂直过孔VIA4(参见图17B)。
图22A至图22C是例示了根据本公开的再一实施方式的第一垂直过孔和第四垂直过孔的图。详细地，图22A是立体图，图22B是沿着图22A的线A-A′截取的截面图，并且图22C是沿着图22A的线B-B′截取的截面图。
参照图22A至图22C，第一垂直过孔VIA1中的每一个可以包括导电焊盘部40，该导电焊盘部40设置在相应的第一字线WL1的第一焊盘区域PAD1上并且直接联接至第一焊盘区域PAD1。导电焊盘部40可以具有覆盖相应的第一字线WL1的第一焊盘区域PAD1的上表面的平板形状。
第四垂直过孔VIA4中的每一个可以包括导电焊盘部42，该导电焊盘部42设置在相应的第二字线WL2的第二焊盘区域PAD2上并且直接联接到第二焊盘区域PAD2。导电焊盘部42可以具有覆盖相应的第二字线WL2的第二焊盘区域PAD2的上表面的平板形状。
如先前所描述的，在以上参照图9A至图9C描述的形成介电图案24A的步骤之后，可以附加地执行去除第一硬掩模图案(图9A的HM1)的工艺。在本实施方式的情况下，第一硬掩模图案可以由导电材料或介电材料制成。
此后，在以上参照图10A至图10C描述的用导电材料填充第一垂直孔(图9A的VH1)和第二垂直孔(图9A的VH2)的工艺中，可以用导电材料填充从其中去除了第一硬掩模图案的空间。填充在从其中去除了第一硬掩模图案的空间中的导电材料可以形成第一垂直过孔VIA1的导电焊盘部40(参见图22B)。
如先前所描述的，在以上参照图13A至图13C所描述的形成介电图案24B的步骤之后，可以附加地执行去除第二硬掩模图案(图13A的HM2)的工艺。在用导电材料填充第三垂直孔(VH3)和第四垂直孔(VH4)的工艺中，可以用导电材料填充从其中去除了第二硬掩模图案的空间。填充在从其中去除了第二硬掩模图案的空间中的导电材料可以形成第四垂直过孔VIA4的导电焊盘部42(参见图22A和图22C)。
图23是例示了根据本公开的又一实施方式的三维存储器装置的图。
参照图23，下层叠物LS可以被配置在第一单元晶圆CW1中，并且上层叠物US可以被配置在第二单元晶圆CW2中，第二单元晶圆CW2设置在第一单元晶圆CW1上。
下层叠物LS可以包括层叠在第一单元晶圆CW1的基板10A上的多条第一字线WL1，并且上层叠物US可以包括层叠在第二单元晶圆CW2的基板10B上的多条第二字线WL2。
下层叠物LS还可以包括：第一源极选择线SSL1，该第一源极选择线SSL1设置在多条第一字线WL1下方；以及第一漏极选择线DSL1，该第一漏极选择线DSL1设置在多条第一字线WL1上。上层叠物US还可以包括：第二源极选择线SSL2，该第二源极选择线SSL2设置在多条第二字线WL2下方；以及第二漏极选择线DSL2，该第二漏极选择线DSL2设置在多条第二字线WL2上。
可以在第一单元区域CR1和第二单元区域CR2中限定穿过下层叠物LS并且联接到基板10A的多个第一垂直沟道CH1。可以在第一单元区域CR1和第二单元区域CR2中限定穿过上层叠物US并联接至基板10B的多个第二垂直沟道CH2。第一单元晶圆CW1和第二单元晶圆CW2可以通过接合技术(例如，通过混合接合)而彼此接合。
尽管未示出，但是第二单元晶圆CW2的基板10B可以包括用于将多个第一垂直过孔VIA1电联接至多个第三垂直过孔VIA3的多个通孔、以及用于将多个第二垂直过孔VIA2电联接至多个第四垂直过孔VIA4的多个通孔。包括行解码器的逻辑晶圆可以接合到第一单元晶圆CW1的底部或第二单元晶圆CW2的顶部。
图24是示意性地例示了包括根据本公开的实施方式的三维存储器装置的存储器系统的框图。
参照图24，根据实施方式的存储器系统600可以包括非易失性存储器装置(NVM装置)610和存储器控制器620。
非易失性存储器装置(NVM装置)610可以由上述三维存储器装置构成，并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置(NVM装置)610。通过组合非易失性存储器装置(NVM装置)610和存储器控制器620，可以提供存储卡或固态磁盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并校正从非易失性存储器装置(NVM装置)610读取的数据中所包括的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置(NVM装置)610接口连接。处理单元(CPU)622执行用于存储器控制器620的数据交换的一般控制操作。
尽管附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据实施方式的存储器系统600可以附加地设置有ROM，该ROM存储用于与主机接口的代码数据。非易失性存储器装置(NVM装置)610可以被设置为由多个闪存芯片构成的多芯片封装件。
如上所述，根据本实施方式的存储器系统600可以设置为发生错误的可能性低的高可靠性的存储介质。具体而言，本实施方式的非易失性存储器装置可以被包括在当前正在积极研究的诸如固态磁盘(SSD)之类的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如以下各种接口协议之一与外部(例如，主机)进行通信：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成驱动电子器件)协议。
图25是示意性例示了包括根据本公开的实施方式的三维度存储器装置的计算系统的框图。
参照图25，根据实施方式的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(诸如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以附加地提供用于供应计算系统700的操作电压的电池(未示出)。尽管附图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据本实施方式的计算系统700可以附加地设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。例如，存储器系统710可以配置使用非易失性存储器来存储数据的SSD(固态驱动器/磁盘)。此外，存储器系统710可以设置为融合闪存(例如，OneNAND闪存)。
尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不是为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应由所附权利要求书来解释，并且涵盖落入所附权利要求书范围内的所有等同形式。
相关申请的交叉引用
本申请要求于2020年10月6日向韩国知识产权局提交的韩国专利申请No.10-2020-0128435的优先权，其全部内容通过引用合并于此。

Claims (19)

1.一种三维存储器装置，该三维存储器装置包括：
下层叠物和上层叠物，该下层叠物和该上层叠物在垂直方向上层叠并且各自包括在所述垂直方向上与多个层间介电层交替层叠的多条字线，
其中，所述下层叠物和所述上层叠物中的每一个包括第一单元部、第二单元部、联接所述第一单元部和所述第二单元部的联接部、以及在所述第一单元部和所述第二单元部之间平行于所述联接部延伸的阶梯部，所述阶梯部包括以阶梯状方式布置并与所述多条字线相对应的多个焊盘区域，并且
其中，所述上层叠物的所述联接部被设置为在所述垂直方向上与所述下层叠物的所述阶梯部交叠，并且所述上层叠物的所述阶梯部被设置为在所述垂直方向上与所述下层叠物的所述联接部交叠。
2.根据权利要求1所述的三维存储器装置，该三维存储器装置还包括：
多个第一垂直过孔，所述多个第一垂直过孔垂直地穿过所述下层叠物的所述阶梯部；
多个第二垂直过孔，所述多个第二垂直过孔垂直地穿过所述下层叠物的所述联接部；
多个第三垂直过孔，所述多个第三垂直过孔垂直地穿过所述上层叠物的所述联接部并且分别联接至所述多个第一垂直过孔；以及
多个第四垂直过孔，所述多个第四垂直过孔垂直地穿过所述上层叠物的所述阶梯部并且分别联接至所述多个第二垂直过孔，
其中，所述多个第一垂直过孔分别对应于所述下层叠物的所述多条字线，穿过所述多条字线的所述多个焊盘区域，并且电联接至相应的多条字线，
其中，所述多个第四垂直过孔分别对应于所述上层叠物的所述多条字线，穿过所述多条字线的所述多个焊盘区域，并且电联接至相应的多条字线。
3.根据权利要求2所述的三维存储器装置，该三维存储器装置还包括：
多个第一介电图案，所述多个第一介电图案被限定在所述多个第一垂直过孔的外壁和所述多个第二垂直过孔的外壁与所述下层叠物的所述多条字线之间，将所述多个第一垂直过孔和所述多个第二垂直过孔与所述下层叠物的所述多条字线隔离；以及
多个第二介电图案，所述多个第二介电图案被限定在所述多个第三垂直过孔的外壁和所述多个第四垂直过孔的外壁与所述上层叠物的所述多条字线之间，将所述多个第三垂直过孔和所述多个第四垂直过孔与所述上层叠物的所述多条字线隔离。
4.根据权利要求3所述的三维存储器装置，该三维存储器装置还包括：
多个导电硬掩模图案，所述多个导电硬掩模图案分别设置在所述下层叠物的所述多条字线的所述多个焊盘区域上，并且将所述下层叠物的所述多条字线电联接至相应的多个第一垂直过孔。
5.根据权利要求4所述的三维存储器装置，该三维存储器装置还包括：
介电层，该介电层覆盖所述下层叠物和所述多个导电硬掩模图案，
其中，所述多个第一垂直过孔中的每一个具有穿过所述介电层的上部和穿过所述下层叠物的所述阶梯部的下部，所述上部的宽度大于所述下部的宽度。
6.根据权利要求3所述的三维存储器装置，该三维存储器装置还包括：
多个导电硬掩模图案，所述多个导电硬掩模图案分别设置在所述上层叠物的所述多条字线的所述多个焊盘区域上，并且将所述上层叠物的所述多条字线电联接至对应的多个第四垂直过孔。
7.根据权利要求3所述的三维存储器装置，该三维存储器装置还包括：
多个硬掩模图案，所述多个硬掩模图案分别设置在所述下层叠物的所述多条字线的所述多个焊盘区域上；以及
介电层，该介电层覆盖所述下层叠物和所述多个硬掩模图案，
其中，所述多个第一垂直过孔中的每一个通过穿过所述介电层以及设置在相应字线的所述焊盘区域上的所述硬掩模图案而直接联接到所述相应字线。
8.根据权利要求3所述的三维存储器装置，该三维存储器装置还包括：
多个硬掩模图案，所述多个硬掩模图案分别设置在所述上层叠物的所述多条字线的所述多个焊盘区域上；以及
介电层，该介电层覆盖所述上层叠物和所述多个硬掩模图案，
其中，所述多个第四垂直过孔中的每一个通过穿过所述介电层以及设置在相应字线的所述焊盘区域上的所述硬掩模图案而直接联接到所述相应字线。
9.根据权利要求3所述的三维存储器装置，其中，所述多个第一垂直过孔中的每一个包括导电焊盘部，该导电焊盘部设置在相应字线的焊盘区域上并联接至所述相应字线。
10.根据权利要求3所述的三维存储器装置，其中，所述多个第四垂直过孔中的每一个包括导电焊盘部，该导电焊盘部设置在相应字线的焊盘区域上并联接至所述相应字线。
11.一种用于制造三维存储器装置的方法，该方法包括以下步骤：
通过在垂直方向上交替地层叠多个第一层间介电层和多个第一牺牲层来形成第一预层叠物；
在所述第一预层叠物中形成以阶梯状方式暴露出所述多个第一牺牲层的第一阶梯部；
形成穿过所述第一阶梯部的多个第一垂直过孔以及穿过所述第一预层叠物的第一联接部的多个第二垂直过孔，该第一联接部平行于所述第一预层叠物的所述第一阶梯部设置；
通过在所述第一预层叠物上交替地层叠多个第二层间介电层和多个第二牺牲层来形成第二预层叠物；
在所述第二预层叠物中形成第二阶梯部，该第二阶梯部在所述垂直方向上与所述第一联接部交叠并且以阶梯状方式暴露出所述多个第二牺牲层；
形成多个第三垂直过孔和多个第四垂直过孔，所述多个第三垂直过孔通过穿过所述第二预层叠物的在所述垂直方向上与所述第一阶梯部交叠的第二联接部而联接至所述多个第一垂直过孔，所述多个第四垂直过孔通过穿过所述第二阶梯部而联接至所述多个第二垂直过孔；以及
用电极材料代替所述第一牺牲层和所述第二牺牲层。
12.根据权利要求11所述的方法，该方法还包括以下步骤：
在形成所述第一阶梯部之后，在所述第一阶梯部中相应的多个第一牺牲层的暴露区域上形成多个硬掩模图案，所述多个硬掩模图案中的每一个具有通孔；
形成覆盖所述第一预层叠物和所述多个硬掩模图案的介电层；
形成穿过所述介电层和所述第一预层叠物的多个第一垂直孔，所述多个第一垂直孔设置在所述第一阶梯部中以分别与所述多个硬掩模图案中的通孔连通，并且在所述第一联接部中形成多个第二垂直孔；
通过去除所述第一牺牲层的在所述多个第一垂直孔周围的部分和所述第一牺牲层的在所述多个第二垂直孔周围的部分，形成多个水平沟槽；以及
在所述多个水平沟槽中形成介电图案，
其中，随着用导电材料填充所述多个第一垂直孔和所述多个第二垂直孔，形成所述多个第一垂直过孔和所述多个第二垂直过孔。
13.根据权利要求12所述的方法，其中，形成所述介电图案的步骤包括以下步骤：
在所述多个水平沟槽、所述多个第一垂直孔和所述多个第二垂直孔中形成介电材料；
在所述介电层上形成掩模图案，该掩模图案具有多个第一开口和多个第二开口，所述多个第一开口暴露出所述多个第一垂直孔中的介电材料以及在所述多个第一垂直孔周围的介电层，并且所述多个第二开口暴露出所述多个第二垂直孔中的介电材料；以及
通过使用所述掩模图案和所述硬掩模图案作为蚀刻掩模对所述介电材料和所述介电层进行蚀刻，来暴露出所述第一垂直孔和所述第二垂直孔。
14.根据权利要求13所述的方法，该方法还包括以下步骤：
在暴露出所述多个第一垂直孔和所述多个第二垂直孔之后，通过去除所述多个第一垂直孔中的所述多个硬掩模图案，来暴露出紧接在所述多个硬掩模图案下方的所述多个第一牺牲层。
15.根据权利要求12所述的方法，该方法还包括以下步骤：
在形成所述介电图案之后，在用所述导电材料填充所述多个第一垂直孔和所述多个第二垂直孔之前，去除所述多个硬掩模图案，
其中，在用所述导电材料填充所述多个第一垂直孔和所述多个第二垂直孔中，用所述导电材料填充从其中去除了所述多个硬掩模图案的空间。
16.根据权利要求11所述的方法，该方法还包括以下步骤：
在形成所述第二阶梯部之后，在所述第二阶梯部中相应的多个第二牺牲层的暴露区域上形成多个硬掩模图案，所述多个硬掩模图案中的每一个具有通孔；
形成覆盖所述第二预层叠物和所述多个硬掩模图案的介电层；
形成穿过所述介电层和所述第二预层叠物的多个第一垂直孔，所述多个第一垂直孔设置在所述第二阶梯部中以分别与所述多个硬掩模图案的通孔连通，并且在所述第二联接部中形成多个第二垂直孔；
通过去除所述第二牺牲层的在所述多个第一垂直孔周围的部分和所述第二牺牲层的在所述多个第二垂直孔周围的部分，来形成多个水平沟槽；以及
在所述多个水平沟槽中形成介电图案，
其中，随着用导电材料填充所述多个第一垂直孔和所述多个第二垂直孔，形成所述多个第三垂直过孔和所述多个第四垂直过孔。
17.根据权利要求16所述的方法，其中，形成所述介电图案的步骤包括以下步骤：
在所述多个水平沟槽、所述多个第一垂直孔和所述多个第二垂直孔中形成介电材料；
在所述介电层上形成掩模图案，该掩模图案具有多个第一开口和多个第二开口，所述多个第一开口暴露出所述多个第一垂直孔中的介电材料以及在所述多个第一垂直孔周围的介电层，并且所述多个第二开口暴露出所述多个第二垂直孔中的介电材料；以及
通过使用所述掩模图案和所述硬掩模图案作为蚀刻掩模对所述介电材料和所述介电层进行蚀刻，来暴露出所述第一垂直孔和所述第二垂直孔。
18.根据权利要求17所述的方法，该方法还包括以下步骤：
在暴露出所述多个第一垂直孔和所述多个第二垂直孔之后，通过去除所述多个第一垂直孔中的所述多个硬掩模图案，来暴露出紧接在所述多个硬掩模图案下方的所述多个第二牺牲层。
19.根据权利要求16所述的方法，该方法还包括以下步骤：
在形成所述介电图案之后，在用所述导电材料填充所述多个第一垂直孔和所述多个第二垂直孔之前，去除所述多个硬掩模图案，
其中，在用所述导电材料填充所述多个第一垂直孔和所述多个第二垂直孔中，用所述导电材料填充从其中去除了所述多个硬掩模图案的空间。
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Publication number Priority date Publication date Assignee Title
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KR102225696B1 (ko) * 2014-09-01 2021-03-12 에스케이하이닉스 주식회사 연결 배선 구조체 형성 방법
KR102365114B1 (ko) * 2015-08-28 2022-02-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
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US11476265B2 (en) * 2018-08-17 2022-10-18 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
US10832781B2 (en) * 2019-02-27 2020-11-10 Samsung Electronics Co., Ltd. Integrated circuit device
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