KR20090128779A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 이 장치는 연결 영역 및 메모리 셀 영역을 포함하는 기판, 기판 상에 차례로 적층되는 배선층들, 연결 영역에서 배선층들 각각에 접속하는 플러그들, 및 플러그들을 통해 배선층들 각각에 접속하는 전역 배선들을 포함한다. 이때, 연결 영역을 제외한 영역에서, 수직적으로 인접하는 배선층들의 측벽들 사이의 수평적 거리는 플러그의 폭보다 작을 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Device And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 장치들(이하, 3차원 메모리 소자)이 제안되어 왔다. 3차원 메모리 소자의 경우, 메모리 셀들뿐만이 아니라 이들에 접근하기 위한 배선들(예를 들면, 워드라인들 또는 비트라인들) 역시 3차원적으로 배열된다.
본 발명이 이루고자 하는 일 기술적 과제는 배선들로의 전기적 연결을 위한 영역(이하, 연결 영역)의 면적을 줄일 수 있는 3차원 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 연결 영역의 면적을 줄일 수 있는 3차원 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 연결 형성을 위한 패터닝 단계의 수를 줄일 수 있는 3차원 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명에 따른 반도체 장치는 연결 영역 및 메모리 셀 영역을 포함하는 기판; 상기 기판 상에 차례로 적층되는 배선층들; 상기 연결 영역에서 상기 배선층들 각각에 접속하는 플러그들; 및 상기 플러그들을 통해 상기 배선층들 각각에 접속하는 전역 배선들을 포함한다. 이때, 상기 연결 영역을 제외한 영역에서 수직적으로 인접하는 배선층들의 측벽들 사이의 수평적 거리는 상기 플러그의 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 반도체 장치는 상기 메모리 셀 영역에서 2차원적으로 배열되어 상기 배선층들을 관통하는 반도체 기둥들을 더 포함할 수 있다. 이 경우, 상기 반도체 기둥은 메모리 셀 트랜지스터의 채널 영역으로 사용되고, 상기 배선층들의 적어도 하나는 상기 메모리 셀 트랜지스터들의 게이트 전극으로 사용될 수 있다. 이에 더하여, 상기 배선층들 중의 적어도 하나는 상기 메모리 셀 영역 내에서 상기 기판으로부터 동일한 높이에 2차원적으로 배열되는 복수의 메모리 셀들의 공통 게이트 전극으로 사용될 수 있다. 또한, 상기 플러그와 이에 가장 인접하는 반도체기둥 사이의 거리는 해당 플러그의 위치에 관계없이 실질적으로 동일할 수 있다.
일 실시예에 따르면, 상기 배선층들은 상기 메모리 셀 영역에서는 실질적으로 동일한 면적을 갖고, 상기 연결 영역에서는 서로 다른 면적을 가질 수 있다. 이에 더하여, 상기 배선층들은 상기 연결 영역에서 포개어져 적층될 수 있으며, 상기 연결 영역에서 상기 배선층들의 면적들은 상기 기판으로부터의 거리가 멀어질수록 감소될 수 있다.
일 실시예에 따르면, 상기 배선층들은 상기 연결 영역에서 계단 구조를 형성할 수 있다.
일 실시예에 따르면, 적어도 한 쌍의 인접하는 플러그들 사이에는 적어도 하나의 잔존 도전 패턴이 더 배치될 수 있다. 이 경우, 상기 잔존 도전 패턴은 상기 배선층과 동일한 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 연결 영역을 제외한 영역에서 상기 배선층들은 실질적으로 정렬된 측벽들을 갖도록 형성될 수 있다.
일 실시예에 따르면, 상기 배선층들의 측벽들을 연결하는 면과 상기 기판의 상부면 사이의 각도는 상기 연결 영역에서보다 상기 연결 영역을 제외한 영역들 중의 적어도 한 부분에서 더 클 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 기판 상에 복수의 배선층들을 형성한 후, 상기 배선층들을 패터닝하여 상기 배선층들 각각의 상부면을 서로 다른 위치에서 노출시키는 단계를 포함한다. 이때, 상기 배선층들을 패터닝하는 단계는, 식각 깊이 및 식각 영역 중의 적어도 하나에서 서로 다른, 복수번의 식각 단계들을 포함할 수 있다.
일 실시예에 따르면, 상기 식각 단계들 중의 적어도 하나와 나머지 식각 단계들 중의 적어도 하나는 중첩되는 영역을 포함하지만 서로 다른 영역들에서 상기 배선층들을 식각할 수 있다.
일 실시예에 따르면, 상기 식각 단계들 중의 적어도 하나와 나머지 식각 단계들 중의 적어도 하나는 서로 다른 수의 배선층들을 식각할 수 있다.
일 실시예에 따르면, 상기 식각 단계들 중의 적어도 하나의 단계 동안 식각되는 배선층들의 수는 2n(n=0 및 자연수 중의 하나)일 수 있다.
일 실시예에 따르면, 상기 방법은 상기 배선층들을 관통하여 메모리 셀 트랜지스터들의 채널 영역으로 사용되는 반도체 기둥들을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 배선층들의 적어도 하나는 상기 기판으로부터 실질적으로 같은 높이에 2차원적으로 배열되는 복수의 메모리 셀 트랜지스터들의 공통 게이트 전극으로 사용될 수 있다.
일 실시예에 따르면, 상기 배선층의 노출된 상부면과 이에 가장 인접하는 반도체 기둥 사이의 거리는 해당 배선층의 높이에 상관없이 실질적으로 동일할 수 있 다.
일 실시예에 따르면, 상기 배선층들 각각은 상기 기판으로부터 실질적으로 같은 높이에 형성되는 서로 분리된 복수개의 배선 패턴들로 구성될 수 있다. 이 경우, 상기 배선층들 각각의 상부면을 서로 다른 위치에서 노출시키는 단계는 상기 배선 패턴들 각각의 상부면을 서로 다른 위치에서 노출시키는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 배선층들을 패터닝하는 단계는, 상기 배선층들 각각의 상부면을 서로 다른 위치에서 노출시키기 위한 패터닝 단계들을 이용하여, 차례로 적층되어 정렬된 측벽을 갖는 배선 패턴들을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 기판 상에 p개의 배선층들(p은 2보다 큰 자연수)을 형성한 후, 상기 배선층들을 q번 패터닝하여(q는 p보다 작은 자연수), 상기 배선층들 각각의 상부면을 서로 다른 위치에서 노출시키는 단계를 포함할 수 있다. 이때, 상기 패터닝 단계들 중의 i 및 j번째 패터닝 단계들은 각각 R(i) 영역 및 R(j) 영역에서 n(i)개 및 n(j)개의 배선층들을 패터닝하는 단계를 포함하고(i, j, n(i) 및 n(j)는 상기 패터닝 단계의 총수 q보다 작은 자연수이고, i≠j), 상기 영역들 R(i) 및 R(j)는 중첩되는 영역을 포함하되 서로 다른 영역들일 수 있다.
일 실시예에 따르면, 상기 수들 n(i) 및 n(j)는 xk(x는 소수, k=0 및 자연수 중의 하나)를 구성하는 수 집합들 중에서 선택되는 서로 다른 자연수들일 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명에 따른 3차원 메모리 소자를 설명하기 위한 평면도이고, 도 2 내지 도 4는 본 발명의 실시예들에 따른 연결 영역들의 배치를 설명하기 위한 평면도들이다.
도 1을 참조하면, 3차원 메모리 소자는 메모리 셀들이 배치되는 셀 어레이 영역(CAR) 및 상기 메모리 셀들을 동작시키는 기능 회로들을 구비하면서 상기 셀 어레이 영역(CAR)의 주변에 배치되는 주변 회로 영역(PER)을 포함할 수 있다. 상기 셀 어레이 영역(CAR)은 복수개의 메모리 셀 영역들(MCR) 및 상기 메모리 셀 영역들(MCR) 각각의 주변에 배치되는 적어도 하나의 연결 영역(CR)을 포함할 수 있다. 상기 메모리 셀 영역(MCR)은 3차원적으로 배열된 메모리 셀들이 배치되는 영역이고, 상기 연결 영역(CT)은 상기 메모리 셀들과 상기 기능 회로들을 연결시키기 위한 구조물들(이하, 연결 구조체)이 배치되는 영역일 수 있다.
본 발명의 실시예들에 따르면, 상기 연결 영역(CR)은, 도 2에 도시된 것처럼, 상기 메모리 셀 영역(MCR)의 일 측에 배치되거나, 도 3에 도시된 것처럼 상기 메모리 셀 영역(MCR)의 마주보는 양측에 배치되거나, 도 4에 도시된 것처럼 상기 메모리 셀 영역(MCR)의 4변에 배치될 수 있다.
각각의 연결 영역들(CR)은 서로 다른 배선들의 전기적 연결을 위해 사용될 수 있다. 예를 들면, 상기 연결 영역들(CR) 중의 하나에는, 메모리 셀의 선택을 위해 사용되는 워드라인들, 비트라인들, 소오스 라인들 중의 적어도 한가지와 상기 기능 회로를 연결하기 위한 구조물들이 배치될 수 있다. 이에 더하여, 복수개의 메모리 셀 영역들(MCR)은 하나의 연결 영역(CR)에 배치되는 연결 구조체를 공유하도록 구성될 수 있다. 예를 들면, 인접하는 두 메모리 셀 영역들로의 전기적 연결은 이들 사이에 배치되는 하나의 연결 구조체에 의해 달성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 연결 구조체를 설명하기 위한 단면도이다.
도 5를 참조하면, 이 실시예에 따른 연결 구조체는 기판(10) 상에 차례로 적층되는 복수의 배선층들(31~38; 30)을 포함한다. 상기 배선층들(30)은 전기적으로 서로 분리되며, 하나의 배선층(예를 들면, 제 2 배선층(32))은 그 상부의 배선층(예를 들면, 제 1 배선층(31))에 의해 가려지지 않는 영역(이하, 연결 패드)를 구비할 수 있다. 상기 배선층들(30)은 층간절연막(40)에 의해 덮혀지고, 상기 배선층들(30) 각각의 연결 패드들은, 상기 층간절연막(40)을 관통하는 플러그들(50)을 통해, 전기적으로 분리된 전역 배선들(60)에 접속된다.
이 실시예에 따르면, 상기 플러그들(50)은 서로 다른 위치에서 상기 배선층들(30)의 연결 패드들에 접속된다. 이를 위해, 상기 배선층들(30)은 도시된 것처럼 계단형 구조를 형성할 수 있으며, 이러한 계단형 구조는 도 2 내지 도 4를 참조하여 설명된 상기 연결 영역(CR)에 형성된다. 한편, 다른 실시예에 따르면, 상기 배선층들(30)의 연결 패드들은 서로 다른 위치 및 다른 깊이에 형성될 수 있지만, 도 5에 도시된 것과 같은 계단형 구조를 갖지 않을 수도 있다.
상기 연결 구조체를 형성하는 공정은 상기 배선층들(30)을 복수번 패터닝하는 단계들을 포함할 수 있으며, 각각의 패터닝 단계에서 상기 배선층들(30)은 서로 다른 영역에서 서로 다른 깊이로 식각될 수 있다. 예를 들면, i 및 j번째 패터닝 단계들은 아래의 두 조건들을 충족시키도록 실시될 수 있다.
조건 1: Rp(i)≠Rp(j)
조건 2: n(i)≠n(j)
(이때, n(i) 및 n(j)는 i 및 j번째 패터닝 단계들에서 식각되는 배선층들의 수들을 나타내고, Rp(i) 및 Rp(j)는 i 및 j번째 패터닝 단계들에서 배선층들이 식각되는 영역들(이하, 패터닝 영역)을 나타낸다.)
한편, 일 실시예에 따르면, 상기 패터닝 단계들에서 식각되는 영역들은 적어도 하나의 중첩되는 영역을 포함할 수 있다. 즉, i 및 j번째 패터닝 단계들은 아래의 부가적인 조건을 충족시키도록 실시될 수 있다.
조건 3: Rp(i) ∩ Rp(j)=Rc(i, j), and Rc(i, j)≠φ
이 경우, 상기 중첩 영역(Rc(i, j))에서, 상기 배선층들은 i 및 j번째 패터닝 단계들에서 두번 식각되기 때문에, 상기 중첩 영역(Rc(i, j))에 잔존하는 배선층들의 수는 Rp(i) 및 Rp(j)에서의 그것과 다르다. 즉, i 및 j번째 패터닝 단계들 동안, 상기 중첩 영역(Rc(i, j))에서 식각되는 배선층의 수는 n(i)+n(j)이다.
아래에서는, 도면들을 참조하여, 상술한 조건들의 적용을 통한 연결 구조체의 형성 방법을 보다 구체적으로 설명한다. 도 6a 내지 도 6c 그리고 도 7a 내지 도 7c는 상기 연결 구조체를 형성하기 위한 본 발명의 일 실시예를 설명하기 위한 평면도들 및 공정단면도들이다. 구체적으로 도 7a 내지 도 7c는 각각 도 6a 내지 도 6c의 점선 I-I'을 따라 보여지는 단면들을 도시한다.
메모리 셀 영역(MCR) 및 연결 영역(CR)을 갖는 기판(10) 상에 복수의 배선층들(30)을 차례로 형성한다. 상기 배선층들(30)은 메모리 셀들을 선택하기 위한 배선들로 사용될 수 있으며, 이를 위해 이들은 이들 사이에 개재되는 절연성 박막들(20)에 의해 전기적으로 서로 분리될 수 있다.
이 실시예에 따르면, 상기 배선층들(30)은 도시된 것처럼 8개의 층들을 포함할 수 있으며, 이 경우, 상기 배선층들(30)의 연결 패드들은 8개의 서로 다른 영역들(R(1)~R(8))에 형성될 수 있다. (이때, R(i)는 i번째 배선층의 연결 패드가 형성되는 영역(이하, 패드 영역)을 나타낸다.)
도 6a 및 도 7a를 참조하면, 패터닝 영역 Rp(1)에서, n(1)개의 배선층들(30)을 식각하는 제 1 패터닝 단계를 실시한다. 이때, 상기 패터닝 영역 Rp(1)은 패드 영역들 R(5), R(6), R(7) 및 R(8)을 포함할 수 있으며, 이 단계에서 식각되는 배선층들의 수 n(1)은 4일 수 있다. 도 7a 내지 도 7c에서 점선 상자들의 내부에 쓰여진 숫자는 해당 패터닝 단계에서 식각되는 배선층들의 수를 나타낸다.
도 6b 및 도 7b를 참조하면, 패터닝 영역 Rp(2)에서 n(2)개의 배선층들(30)을 식각하는 제 2 패터닝 단계를 실시한다. 이때, 상기 패터닝 영역 Rp(2)은 패드 영역들 R(3), R(4), R(7) 및 R(8)을 포함할 수 있으며, 이 단계에서 식각되는 배선층들의 수 n(2)은 2일 수 있다. 이 경우, 도 7b에 도시된 것처럼, R(1) 및 R(2)에는 8개의 배선층들이 잔존하고, R(3) 및 R(4)에는 6개의 배선층들이 잔존하고, R(5) 및 R(6)에는 4개의 배선층들이 잔존하고, R(7) 및 R(8)에는 2개의 배선층들이 잔존한다.
도 6c 및 도 7c를 참조하면, 패터닝 영역 Rp(3)에서 n(3)개의 배선층들(30)을 식각하는 제 3 패터닝 단계를 실시한다. 이때, 상기 패터닝 영역 Rp(3)은 패드 영역들 R(2), R(4), R(6) 및 R(8)을 포함할 수 있으며, 이 단계에서 식각되는 배선층들의 수 n(3)은 1일 수 있다. 이 경우, 도 7c에 도시된 것처럼, 상기 패드 영역들(R(1)~R(8))에 잔존하는 배선층들(30)의 수는 차례로 8, 7, 6, 5, 4, 3, 2, 1가 된다. 그 결과, 상기 배선층들(30)은 서로 다른 패드 영역에서 그 상부면을 노출시키는 계단형 구조를 구성한다.
본 발명의 실시예들에 따르면, 상기 제 1 내지 제 3 패터닝 단계들은 서로 다른 마스크 패턴들(M1, M2, M3)를 식각 마스크로 사용하여 실시될 수 있다. 일 실시예에 따르면, 상기 마스크 패턴들(M1, M2, M3)은 포토 리쏘그래피 공정을 형성되는 포토레지스트 패턴일 수 있다. 다른 실시예에 따르면, 상기 마스크 패턴들(M1, M2, M3) 중의 적어도 하나는 하드 마스크 패턴들일 수 있으며, 상기 하드 마스크 패턴들은 상기 배선층들(30)의 상부에 하드마스크막을 형성한 후, 이를 포토리소그래피 및 식각 공정을 통해 패터닝함으로써 형성될 수 있다.
도 8은 상기 연결 구조체를 형성하는 본 발명의 일 실시예를 설명하기 위한 표이다. 표의 첫번째 행에 쓰여진 S1~S6는 각각의 패터닝 단계들을 표현하는 라벨들이고, 이들 아래에 쓰여진 숫자들은 해당 패터닝 단계에서의 식각 깊이(즉, 상기 n(i))를 나타낸다.
도 8을 참조하면, 상기 배선층들을 패터닝하는 단계들이 상술한 조건들 1~3을 충족시키도록 실시될 경우, 상기 연결 패드들은 상기 배선층들(30)의 수에 비해 작은 수의 패터닝 단계들을 통해 완성될 수 있다. 예를 들면, 박막의 수가 33~64개인 경우, 상기 연결 패드들은 6번의 패터닝 단계들을 통해 완성될 수 있으며, 박막의 수가 17~32개인 경우, 상기 연결 패드들은 5번의 패터닝 단계들을 통해 완성될 수 있으며, 박막의 수가 9~16개인 경우, 상기 연결 패드들은 4번의 패터닝 단계들을 통해 완성될 수 있으며, 박막의 수가 5~8개인 경우, 상기 연결 패드들은 3번의 패터닝 단계들을 통해 완성될 수 있으며, 박막의 수가 3~4개인 경우, 상기 연결 패드들은 2번의 패터닝 단계들을 통해 완성될 수 있으며, 박막의 수가 2개인 경우, 상기 연결 패드들은 1번의 패터닝 단계들을 통해 완성될 수 있다.
도시된 것처럼, 각각의 패터닝 단계들에서의 식각 깊이를 표현하는 자연수(n(i))는 2의 거듭제곱수들 중의 하나(즉, 1, 2, 4, 8, 16, 32 등)일 수 있다. 이는 상술한 것처럼 박막들을 각 패터닝 단계에서 2개의 영역들로 구분하는 경우에 유효하다. 하지만, 각 패터닝 단계에서 x개의 영역들로 구분하는 방법을 적용한다면, 상기 패터닝 단계들에서의 식각 깊이를 표현하는 자연수(n(i))는 x의 거듭제곱수들 중의 하나로 선택될 수 있다. 이런 이유에서, 상기 자연수 n(i)는 임의의 자연수 또는 임의의 소수의 거듭 제곱수들 중의 하나로 선택될 수 있다.
도 9는 박막의 수가 16개인 경우에 대한 본 발명의 일 실시예를 예시적으로 보여주는 도면이다.
도 9를 참조하면, 첫번째 패터닝 단계에서 패드 영역들 R(9)~R(16)에서 8개의 박막들을 식각하고, 두번째 패터닝 단계에서 패드 영역들 R(5)~R(8) 및 R(13)~R(16)에서 4개의 박막들을 식각하고, 세번째 패터닝 단계에서 패드 영역들 R(3), R(4), R(7), R(8), R(11), R(12), R(15) 및 R(16)에서 2개의 박막들을 식각하고, 네번째 패터닝 단계에서 패드 영역들 R(2), R(4), R(6), R(8), R(10), R(12), R(14) 및 R(16)에서 1개의 박막들을 식각한다. 이 경우, 도 10에 도시된 것처럼, 상기 패드 영역들(R(1)~R(16))은 4번의 패터닝 단계들을 통해 계단형 구조로 형성될 수 있다. 또한, 상기 패드 영역들(R(1)~R(16)) 모두는 상기 메모리 셀 영역(MCR)으로부터 같은 거리에 형성될 수 있다. 변형된 실시예에 따르면, 상기 패드 영역들(R(1)~R(16)) 중의 적어도 두개가 상기 메모리 셀 영역(MCR)으로부터 같은 거리에 형성될 수 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 3차원 메모리 소자를 설명하기 위한 평면도 및 사시도이다.
도 11 및 도 12을 참조하면, 이 실시예에 따른 3차원 메모리 반도체 장치는 기판 또는 웰 영역(Well) 상에 차례로 적층된 복수의 워드라인 평면들(wordline plates)(WL_PT) 및 상기 워드라인 평면들(WL_PT)을 관통하는 방향의 장축들을 가지면서 2차원적으로 배열되는 복수개의 활성 기둥들(PL)(또는 반도체 기둥들)을 포함한다.
메모리 셀들(MCs)은 상기 워드라인 평면들(WL_PT)과 상기 활성 기둥들(PL) 사이의 교점들에 3차원적으로 형성되며, 상기 활성 기둥들(PL)은 메모리 셀 트랜지스터의 채널 영역으로 사용되고, 상기 워드라인 평면들(WL_PT)은 메모리 셀 트랜지스터의 게이트 전극으로 사용될 수 있다. 이에 더하여, 상기 기판으로부터 동일한 높이에 2차원적으로 배열되는 복수의 메모리 셀 트랜지스터들은 하나의 워드라인 평면(WL_PT)에 의해 제어될 수 있다. 즉, 상기 워드라인 평면들 각각은 공면 상에 2차원적으로 배열되는 메모리 셀 트랜지스터들의 공통 게이트 전극으로 사용될 수 있다.
상기 워드라인 평면들(WL_PT)과 상기 활성 기둥들(PL) 사이에는 게이트 절연막(GI)이 개재될 수 있으며, 상기 게이트 절연막(GI)은 정보저장막을 포함할 수 있다. 일 실시예에 따르면, 상기 정보저장막은 전하저장막일 수 있으며, 이 경우, 이 실시예에 따른 3차원 메모리 반도체 장치는, 하나의 활성 기둥(PL)에 형성되는 복수개의 메모리 셀들(MCs)이 하나의 셀 스트링을 구성하는, 낸드형 플래시 메모리 소자일 수 있다.
상기 활성 기둥들(PL)의 일단들은 상기 웰 영역(Well) 내에 형성되는 소오스 영역(S)에 공통으로 접속되고, 이들의 타단들은 복수개의 비트라인들(BL)에 연결된다. 상기 활성 기둥(PL)은, 상기 비트라인(BL)과 연결되는 영역에서, 그 몸체부(B)와 다른 도전형을 갖는 불순물 영역(이하, 드레인 영역(D))을 더 포함할 수 있다. 하나의 비트라인(BL)에는 복수개의 활성 기둥들(PL)이 연결되지만, 하나의 활성 기둥(PL)은 하나의 비트라인(BL)에 연결된다. 결과적으로 하나의 비트라인(BL)에는 복수개의 셀 스트링들이 연결된다.
알려진 것처럼, 하나의 메모리 셀(MC)을 선택적으로 쓰고/읽기 위해서는 하나의 셀 스트링(즉, 하나의 활성 기둥(PL))을 독립적으로 선택할 수 있어야 한다. 이를 위해, 상기 비트라인들(BL) 및 이에 인접하는 워드라인 평면(WL_PT) 사이에는, 상기 비트라인들(BL)을 가로지르는 상부 선택 라인들(USL)(upper selection lines)이 배치될 수 있다. 상기 상부 선택 라인들(USL) 각각은 상기 활성 기둥(PL)과 상기 비트 라인(BL) 사이의 전기적 연결을 제어하도록 구성된다. 이에 따라, 하나의 활성 기둥(PL)은, 서로 교차하는, 하나의 비트라인(BL)과 하나의 상부 선택 라인(USL)에 의해 독립적으로 선택될 수 있다.
이에 더하여, 상기 웰 영역(Well)과 이에 인접하는 워드라인 평면(WL_PT) 사이에는, 상기 소오스 영역(S)과 상기 활성 기둥들(PL) 사이의 전기적 연결을 제어하는 하부 선택 라인들(LSL)(lower selection lines)이 배치될 수 있다. 일 실시예에 따르면, 상기 하부 선택 라인들(LSL)은 도시된 것처럼 서로 전기적으로 연결되어 등전위를 갖는 하부 선택 평면(LS_PT)(lower selection plate)을 구성할 수 있다. 또한, 상기 소오스 영역(S)은 소정의 공통 소오스 라인(CSL)에 연결될 수 있다. 상기 공통 소오스 라인(CSL)은 상기 워드라인 평면(WL_PT)의 상부에 배치될 수 있으며, 상기 워드라인 평면들(WL_PT)을 관통하는 소오스 콘택(S_CT)을 통해 상기 소오스 영역(S)에 연결될 수 있다.
한편, 상기 워드라인 평면들(WL_PT)은 워드라인 콘택들(WL_CT)을 통해 전역워드라인들(global word line; GWL)에 연결된다. 이 실시예에 따르면, 상기 워드라인 평면들(WL_PT)은, 도 10에 도시된 것처럼, 차례로 포개어져 적층되되, 상기 연 결 영역(CR)에서의 상기 워드라인 평면들(WL_PT)의 면적들은 상기 기판으로부터의 거리가 멀어질수록 감소된다. 즉, 상기 워드라인 평면들(WL_PT)은 상기 연결 영역(CR)에서 계단형 구조를 갖도록 형성될 수 있다. 이에 따라, 도시된 것처럼, 상기 워드라인 콘택들(WL_CT) 각각은 서로 다른 워드라인 평면들(WL_PT)에 연결될 수 있다.
한편, 상기 연결 영역(CR)을 제외한 영역에서, 동일한 메모리 셀 영역(MCR)에 포함되면서 수직적으로 인접하는, 임의의 두 워드라인 평면들(WL_PT)의 측벽들 사이의 수평적 거리는 상기 워드라인 콘택(WL_CT)의 폭보다 작을 수 있다. 예를 들면, 동일한 메모리 셀 영역(MCR)에 포함되는 워드라인 평면들(WL_PT)은 상기 연결 영역(CR)을 제외한 적어도 하나의 영역에서 실질적으로 정렬된 측벽들을 가질 수 있다. 여기에서 '실질적으로 정렬된다'는 것은 동일한 메모리 셀 영역(MCR)에 포함되는 워드라인 평면들(WL_PT)의 측벽들 사이의 거리가 상기 측벽들을 정의하기 위해 실시되는 패터닝 공정에서의 정렬 마아진보다 작을 수 있음을 의미한다. 상술한 것처럼, 상기 워드라인 평면들(WL_PT)은 상기 연결 영역(CR)에서 계단형 구조를 갖도록 형성되기 때문에, 이들의 측벽들을 연결하는 가상의 선이 상기 기판의 상부면과 이루는 각도는 상기 연결 영역(CR)에서보다 이를 제외한 영역에서 더 클 수 있다.
또한, 이 실시예에 따르면, 도시된 것처럼, 상기 워드라인 콘택들(WL_CT)은 상기 메모리 셀 영역(MCR)으로부터 동일한 거리에 형성될 수 있다. 즉, 상기 워드라인 콘택(WL_CT)과 이에 가장 인접하는 활성 기둥(PL) 사이의 거리는 해당 워드라 인 콘택(WL_CT)의 위치에 관계없이 실질적으로 동일할 수 있다. 변형된 실시예에 따르면, 상기 워드라인 콘택들(WL_CT) 사이의 거리를 충분히 확보하기 위해, 상기 워드라인 콘택들(WL_CT)은, 상기 메모리 셀 영역(MCR)으로부터의 거리가 다른, 복수의 선들을 따라 배치될 수 있다.
한편, 배선층(또는, 워드라인 평면)이 2차원적으로 배열된 복수의 메모리 셀들에 접속하도록 평판 모양을 갖는 실시예가 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 11 및 도 12을 참조하여 설명되었다. 하지만, 상기 조건들 1 내지 3 중의 적어도 하나를 충족시키는 패터닝 단계를 포함하는 제조 방법은 상기 배선층들이 1차원적으로 배열된 메모리 셀들에 접속하도록 라인 형태를 갖는 다른 실시예들에서 연결 구조체를 형성하기 위해 사용될 수 있다.
도 13 및 도 14는 본 발명의 다른 실시예들에 따른 연결 구조체의 형성 방법을 설명하기 위한 평면도들이다.
도 13 및 도 14를 참조하면, 기판(10) 상에 복수의 배선층들(30)을 차례로 적층한 후, 라인 모양을 갖는 소정의 식각 마스크를 이용하여 상기 배선층들(30)을 패터닝한다. 이에 따라, 도 13에 도시된 것처럼, 상기 배선층들(30)은 라인 모양을 가지면서 상기 기판(10) 상에 차례로 적층된다.
이후, 상기 조건들 1 내지 3 중의 적어도 하나를 충족시키는 적어도 하나의 식각 단계를 포함하는 패터닝 공정을 실시한다. 이에 따라, 도 14 및 도 15에 도시된 것처럼, 상기 배선층들(30)은 소정의 연결 영역에서 계단형 구조를 갖도록 형성된다. 이러한 패터닝 공정의 각 식각 단계에서 식각 깊이(즉, 식각되는 배선층들의 수) 및 식각 영역은 적층된 배선층들(30)의 수에 따라 달라질 수 있다. 이 분야에 종사하는 통상의 지식을 가진 자라면, 도 8에 도시된 표 또는 도 9를 참조하여 설명된 패터닝 방법에 기초하여, 상기 식각 깊이 및 상기 식각 영역을 용이하게 결정할 수 있음은 자명하다.
이 실시예에 따르면, 도 14 및 도 15에 도시된 것처럼, 플러그들(50)이 상기 배선층들(30) 각각에 연결될 수 있도록, 상기 배선층들(30)은 서로 다른 길이를 갖도록 형성될 수 있다. 이때, 수직적으로 인접하는 두 배선층들(30) 사이의 길이 차이(w1)는 플러그들(50)의 폭(w2)보다 클 수 있다.
도 16는 본 발명의 변형된 실시예에 따른 연결 구조체의 형성 방법을 설명하기 위한 평면도이고, 도 17 내지 도 19는 이러한 변형된 실시예에 따른 연결 구조체의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 16를 참조하면, 이 실시예에 따르면, 상기 배선층들(30)이 라인 모양을 갖도록 패터닝하는 단계는 계단 구조를 갖도록 만들기 위해 상기 배선층들(30)을 패터닝하는 단계를 이용할 수 있다. 구체적으로, 도 17 내지 도 19에 도시된 것처럼, 상기 배선층들(30)을 계단 구조로 형성하기 위한 패터닝 단계들은 도 7a 내지 7c를 참조하여 설명된 실시예와 유사하게 상기 조건들 1 내지 3을 충족시키도록 실시될 수 있으며, 상기 배선층들(30)을 라인 모양으로 정의하기 위한 측벽 영역에서 상기 배선층들(30)은 이들 패터닝 단계 동안 함께 식각될 수 있다.
한편, 도 7a 내지 7c를 참조하여 설명된 실시예에 따르면, 식각 깊이(즉, 식각되는 배선층들의 수)는 2의 거듭제곱수들 중의 하나였다. 하지만, 본 발명의 변형된 실시예에 따르면, 도 17 내지 도 19에 도시된 것처럼, 상기 식각 깊이는 2의 거듭제곱수들이 아닌 수로 선택될 수도 있다.
도 20은 본 발명의 또다른 변형된 실시예를 설명하기 위한 공정 단면도이다.
도 20을 참조하면, 이 실시예에 따르면, 상기 패터닝 단계들 중의 적어도 하나는, 해당 배선층들(30)의 끝단 일부분이 식각되지 않고 소정의 잔존 패턴들(99)으로 잔존하도록, 실시될 수 있다.
일 실시예에 따르면, 상기 잔존 패턴들(99)의 일부는 소정의 후속 제거 공정을 통해 제거될 수 있다. 하지만, 상기 배선층들(30)이 도 14에 도시된 것처럼 라인 형태로 패터닝될 경우, 상기 잔존 패턴들(99) 중의 적어도 하나는 절연성 물질로 둘러싸임으로써 전기적으로 부유 상태에 있을 수 있다.
일 실시예에 따르면, 상기 잔존 패턴들(99)은 상기 배선층들(30)로부터 만들어지기 때문에, 소정의 잔존 패턴은 공면 상에 형성되는 배선층과 실질적으로 동일한 도전성 물질로 형성될 수 있다.
도 21은 도 20의 실시예에 따른 기술적 효과를 설명하기 위해 제시되는 공정 단면도이다. 도 21에 도시된 것처럼, 상기 잔존 패턴(99)이 남지 않도록 상기 패터닝 단계들이 실시될 경우, 제조 공정에서 필연적으로 수반되는 정렬 오차 때문에, 상기 배선층들(30)은 단선될 수 있다. 구체적으로, 패터닝을 위한 식각 마스크(M1')가 의도된 영역에 정확하게 정렬되지 않을 경우, 상기 배선층들(30)은 의도되지 않은 소정의 영역(88)에서 식각될 수 있다. 특히, 상기 배선층들(30)이 도 14 에 도시된 것처럼 라인 형태로 패터닝될 경우, 이러한 의도되지 않은 식각은 플러그(도 14의 50)와 배선층(30) 사이의 전기적 단선을 초래할 수 있다. 이에 비해, 도 20에서 설명된 것처럼, 상기 잔존 패턴들(99)이 형성되도록 패터닝할 경우, 이러한 전기적 단선의 문제를 예방될 수 있다.
도 22 및 도 23은 본 발명에 따른 기술적 효과를 설명하기 위한 평면도들이다. 도 22는 포토레지스트 트리밍 기술을 사용하여 상기 배선층들을 패터닝하는 방법의 결과를 나타내고, 도 23은 본 발명의 일 실시예에 따른 연결 영역에서의 패터닝 방법의 결과를 나타낸다. 상기 포토레지스트 트리밍 기술은 미국 특허 공개 번호 US 2007/0252201 A1에 설명되었으므로, 그 구체적인 방법에 대한 설명은 생략한다.
포토레지스트 트리밍 기술은 포토레지스트 패턴의 등방적 식각하는 단계를 포함하기 때문에, 도 22에 도시된 것처럼, 수직적으로 인접하는 두 배선층들 사이의 중첩되지 않는 영역은 상부의 배선층의 둘레 전체에 형성된다. 그 결과, 이 기술에서 플러그와의 연결을 위해 사용되는 영역(즉, 상기 연결 영역)의 면적은 2nt(a+b)+(2nt)2이다. (여기서, a 및 b는 메모리 셀 영역의 폭 및 길이이고, n은 적층된 배선층들의 수이고, t는 인접하는 두 배선층들의 측벽들 사이의 거리이다.)
이와 달리, 도 2을 참조하여 설명된 본 발명의 실시예들에 따르면, 상기 연결 영역은 메모리 셀 영역의 일 측에 형성될 수 있기 때문에, 포토레지스트 트리밍 기술의 그것보다 감소된 면적을 갖는다. 이에 더하여, 도 9 내지 도 11을 참조하여 설명된 본 발명의 실시예들에 따르면, 상기 연결 영역은 메모리 셀 영역의 일 측벽을 따라 형성되기 때문에, 도 22와 동일한 조건에서, 상기 연결 영역의 면적은 tb일 수 있다. 즉, 도 22와 도 23을 비교하면, 본 발명에 따른 실시예들은 도 23의 점박이 무늬를 갖는 영역의 면적(2nt(a+b)+(2nt)2-tb)만큼, 포토레지스트 트리밍 기술의 그것에 비해, 상기 연결 영역의 면적을 줄일 수 있다.
한편, 본 발명에 따른 3차원 메모리 소자의 배선층들(30)은 도 24에 도시된 것처럼, 주변 회로(예를 들면, 디코더)에 전기적으로 연결될 수 있다.
도 25은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 25을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에 는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 26은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 26을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
한편, 3차원 플래시 메모리 소자를 구현하기 위해, 수직형 반도체 기둥들을 활성 영역으로 사용하는 기술들은 "Nonvolatile semiconductor memory device and manufacturing method thereof"라는 제목의 미국특허공개번호 US20070252201에서 설명되었다. 설명의 간결함을 위해, 상기 특허에 개시된 내용들은 여기에서 중복적으로 설명하지 않는다. 하지만, 상기 공개 특허에 개시된 내용들은 본 발명에 포함될 수 있다.
도 1은 본 발명에 따른 3차원 메모리 소자를 설명하기 위한 평면도이다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 연결 영역들의 배치를 설명하기 위한 평면도들이다.
도 5는 본 발명의 일 실시예에 따른 연결 구조체를 설명하기 위한 공정 단면도이다.
도 6a 내지 도 6c는 연결 구조체를 형성하기 위한 본 발명의 일 실시예를 설명하기 위한 평면도들이다.
도 7a 내지 도 7c는 연결 구조체를 형성하기 위한 본 발명의 일 실시예를 설명하기 위한 공정단면도들이다.
도 8은 상기 연결 구조체를 형성하는 본 발명의 일 실시예를 설명하기 위한 표이다.
도 9는 박막의 수가 16개인 경우에 대한 본 발명의 일 실시예를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 따른 연결 영역의 구조를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 3차원 메모리 소자를 설명하기 위한 평면도이다.
도 12는 본 발명의 일 실시예에 따른 3차원 메모리 소자를 설명하기 위한 사시도이다.
도 13 및 도 14는 본 발명의 다른 실시예들에 따른 연결 구조체의 형성 방법을 설명하기 위한 평면도들이다.
도 15는 본 발명의 다른 실시예에 따른 연결 영역의 구조를 설명하기 위한 도면이다.
도 16는 본 발명의 변형된 실시예에 따른 연결 구조체의 형성 방법을 설명하기 위한 평면도이다.
도 17 내지 도 19는 본 발명의 변형된 실시예에 따른 연결 구조체의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 20 및 도 21은 본 발명의 또다른 변형된 실시예를 설명하기 위한 공정 단면도들이다.
도 22 및 도 23은 본 발명에 따른 기술적 효과를 설명하기 위한 평면도들이다.
도 24는 본 발명의 일 실시예에 따른 메모리 소자를 설명하기 위한 평면도이다.
도 25은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 26은 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (20)

  1. 연결 영역 및 메모리 셀 영역을 포함하는 기판;
    상기 기판 상에 차례로 적층되는 배선층들;
    상기 연결 영역에서 상기 배선층들 각각에 접속하는 플러그들; 및
    상기 플러그들을 통해 상기 배선층들 각각에 접속하는 전역 배선들을 포함하되,
    상기 연결 영역을 제외한 영역에서 수직적으로 인접하는 배선층들의 측벽들 사이의 수평적 거리는 상기 플러그의 폭보다 작은 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 영역에서 2차원적으로 배열되어 상기 배선층들을 관통하는 반도체 기둥들을 더 포함하되,
    상기 반도체 기둥은 메모리 셀 트랜지스터의 채널 영역으로 사용되고,
    상기 배선층들의 적어도 하나는 상기 메모리 셀 트랜지스터들의 게이트 전극으로 사용되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 배선층들 중의 적어도 하나는 상기 메모리 셀 영역 내에서 상기 기판으 로부터 동일한 높이에 2차원적으로 배열되는 복수의 메모리 셀들의 공통 게이트 전극으로 사용되는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 플러그와 이에 가장 인접하는 반도체기둥 사이의 거리는 해당 플러그의 위치에 관계없이 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 배선층들은 상기 메모리 셀 영역에서는 실질적으로 동일한 면적을 갖고, 상기 연결 영역에서는 서로 다른 면적을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 배선층들은 상기 연결 영역에서 포개어져 적층되되,
    상기 연결 영역에서 상기 배선층들의 면적들은 상기 기판으로부터의 거리가 멀어질수록 감소되는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 배선층들은 상기 연결 영역에서 계단 구조를 형성하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    적어도 한 쌍의 인접하는 플러그들 사이에 배치되는 적어도 하나의 잔존 도전 패턴을 더 포함하되,
    상기 잔존 도전 패턴은 상기 배선층과 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 연결 영역을 제외한 영역에서 상기 배선층들은 실질적으로 정렬된 측벽들을 갖는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 배선층들의 측벽들을 연결하는 면과 상기 기판의 상부면 사이의 각도는 상기 연결 영역에서보다 상기 연결 영역을 제외한 영역들 중의 적어도 한 부분에서 더 큰 것을 특징으로 하는 반도체 장치.
  11. 기판 상에 복수의 배선층들을 형성하는 단계; 및
    상기 배선층들을 패터닝하여, 상기 배선층들 각각의 상부면을 서로 다른 위치에서 노출시키는 단계를 포함하되,
    상기 배선층들을 패터닝하는 단계는, 식각 깊이 및 식각 영역에서 서로 다른, 복수번의 식각 단계들을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 식각 단계들 중의 적어도 하나와 나머지 식각 단계들 중의 적어도 하나는 중첩되는 영역을 포함하지만 서로 다른 영역들에서 상기 배선층들을 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 식각 단계들 중의 적어도 하나와 나머지 식각 단계들 중의 적어도 하나는 서로 다른 수의 배선층들을 식각하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 11 항에 있어서,
    상기 식각 단계들 중의 적어도 하나의 단계 동안 식각되는 배선층들의 수는 2n(n=0 및 자연수 중의 하나)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 11 항에 있어서,
    상기 배선층들을 관통하여, 메모리 셀 트랜지스터들의 채널 영역으로 사용되는 반도체 기둥들을 형성하는 단계를 더 포함하되,
    상기 배선층들의 적어도 하나는 상기 기판으로부터 실질적으로 같은 높이에 2 차원적으로 배열되는 복수의 메모리 셀 트랜지스터들의 공통 게이트 전극으로 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 배선층의 노출된 상부면과 이에 가장 인접하는 반도체 기둥 사이의 거리는 해당 배선층의 높이에 상관없이 실질적으로 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 11 항에 있어서,
    상기 배선층들 각각은 상기 기판으로부터 실질적으로 같은 높이에 형성되는 서로 분리된 복수개의 배선 패턴들로 구성되되,
    상기 배선층들 각각의 상부면을 서로 다른 위치에서 노출시키는 단계는 상기 배선 패턴들 각각의 상부면을 서로 다른 위치에서 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 11 항에 있어서,
    상기 배선층들을 패터닝하는 단계는, 상기 배선층들 각각의 상부면을 서로 다른 위치에서 노출시키기 위한 패터닝 단계들을 이용하여, 차례로 적층되어 정렬된 측벽을 갖는 배선 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 기판 상에 p개의 배선층들(p은 2보다 큰 자연수)을 형성하는 단계; 및
    상기 배선층들을 q번 패터닝하여(q는 p보다 작은 자연수), 상기 배선층들 각각의 상부면을 서로 다른 위치에서 노출시키는 단계를 포함하되,
    상기 패터닝 단계들 중의 i 및 j번째 패터닝 단계들은 각각 R(i) 영역 및 R(j) 영역에서 n(i)개 및 n(j)개의 배선층들을 패터닝하는 단계를 포함하고(i, j, n(i) 및 n(j)는 상기 패터닝 단계의 총수 q보다 작은 자연수이고, i≠j),
    상기 영역들 R(i) 및 R(j)는 중첩되는 영역을 포함하되 서로 다른 영역들인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 수들 n(i) 및 n(j)는 xk(x는 소수, k=0 및 자연수 중의 하나)를 구성하는 수 집합들 중에서 선택되는 서로 다른 자연수들인 것을 특징으로 하는 반도체 장치의 제조 방법.
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