KR102649349B1 - 3차원 반도체 소자 - Google Patents

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Abstract

3차원 반도체 소자가 제공된다. 이 3차원 반도체 소자는 기판, 셀 영역 및 패드 영역을 포함하는 상기 기판 상의 적층 구조체, 상기 셀 영역을 관통하는 제1 채널 구조체, 상기 셀 영역을 관통하며 상기 제1 채널 구조체로부터 제1 방향으로 이격된 제2 채널 구조체, 상기 패드 영역을 관통하는 제1 더미 채널 구조체, 상기 패드 영역을 관통하며 상기 제1 더미 채널 구조체로부터 상기 제1 방향으로 이격된 제2 더미 채널 구조체, 및 상기 제1 채널 구조체와 상기 제2 채널 구조체 사이 및 상기 제1 더미 채널 구조체와 상기 제2 더미 채널 구조체 사이를 지나가는 공통 소스 라인을 포함하고, 상기 공통 소스 라인과 상기 제1 채널 구조체 사이의 상기 제1 방향 거리는 상기 공통 소스 라인과 상기 제2 채널 구조체 사이의 상기 제1 방향 거리와 같고, 상기 공통 소스 라인과 상기 제1 더미 채널 구조체 사이의 상기 제1 방향 거리는 상기 공통 소스 라인과 상기 제2 더미 채널 구조체 사이의 상기 제1 방향 거리와 상이하다.

Description

3차원 반도체 소자 {3-dimensional semiconductor device}
본 발명의 기술적 사상은 3차원 반도체 소자에 관한 것이다. 보다 구체적으로는 3차원 비휘발성 메모리 반도체 소자에 관한 것이다.
대용량 및 고집적 메모리 반도체 소자가 요구됨에 따라 3차원 메모리 반도체 소자가 개발되었다. 3차원 메모리 반도체 소자는 기판 상에 적층된 층들과 적층된 층들을 관통하는 채널 구조체를 포함한다. 기판 상에 적층된 층들의 수를 증가시킴으로써 기판의 단위 면적당 메모리 셀 수의 개수가 증가될 수 있어 3차원 메모리 반도체 소자는 2차원 메모리 반도체 소자보다 대용량화 및 고집적화에 유리하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 공통 소스 라인과 워드 라인 컨택 사이의 브리지를 방지하는 3차원 반도체 소자의 구조 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 3차원 반도체 소자는 기판, 셀 영역 및 패드 영역을 포함하는 상기 기판 상의 적층 구조체, 상기 셀 영역을 관통하는 제1 채널 구조체, 상기 셀 영역을 관통하며 상기 제1 채널 구조체로부터 제1 방향으로 이격된 제2 채널 구조체, 상기 패드 영역을 관통하는 제1 더미 채널 구조체, 상기 패드 영역을 관통하며 상기 제1 더미 채널 구조체로부터 상기 제1 방향으로 이격된 제2 더미 채널 구조체, 및 상기 제1 채널 구조체와 상기 제2 채널 구조체 사이 및 상기 제1 더미 채널 구조체와 상기 제2 더미 채널 구조체 사이를 지나가는 공통 소스 라인을 포함하고, 상기 공통 소스 라인과 상기 제1 채널 구조체 사이의 상기 제1 방향 거리는 상기 공통 소스 라인과 상기 제2 채널 구조체 사이의 상기 제1 방향 거리와 같고, 상기 공통 소스 라인과 상기 제1 더미 채널 구조체 사이의 상기 제1 방향 거리는 상기 공통 소스 라인과 상기 제2 더미 채널 구조체 사이의 상기 제1 방향 거리와 상이할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 3차원 반도체 소자는 제1 패드 영역, 상기 제1 패드 영역으로부터 제1 방향으로 이격된 제2 패드 영역, 및 상기 제1 패드 영역과 상기 제2 패드 영역 사이의 셀 영역을 포함하는 적층 구조체, 및 상기 제1 패드 영역, 상기 셀 영역, 및 상기 제2 패드 영역을 가로지르는 제1 공통 소스 라인을 포함하고, 상기 제1 패드 영역 및 상기 제2 패드 영역에서 상기 제1 공통 소스 라인은 기판의 주표면에 수직한 수직 방향에 평행하고, 상기 셀 영역에서 상기 제1 공통 소스 라인은 상기 수직 방향에 대하여 기울어질 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 3차원 반도체 소자는 기판, 제1 패드 영역, 상기 제1 패드 영역으로부터 제1 방향으로 이격된 제2 패드 영역, 및 상기 제1 패드 영역과 상기 제2 패드 영역 사이의 셀 영역을 포함하는 상기 기판 상의 적층 구조체, 상기 기판에 수직하고, 상기 제1 방향으로 연장되고, 상기 적층 구조체를 이둥분하는 중심면의 일 측에 위치하고, 상기 제1 패드 영역을 각각 관통하는 제1 더미 채널 구조체 및 제2 더미 채널 구조체, 상기 중심면의 타 측에 위치하고, 상기 제1 패드 영역을 각각 관통하는 제3 더미 채널 구조체 및 제4 더미 채널 구조체, 상기 제1 더미 채널 구조체와 상기 제2 더미 채널 구조체 사이를 지나가는 제1 공통 소스 라인, 및 상기 제3 더미 채널 구조체와 상기 제4 더미 채널 구조체 사이를 지나가는 제4 공통 소스 라인을 포함하고, 상기 제1 공통 소스 라인은 상기 제1 더미 채널 구조체와 상기 제2 더미 채널 구조체 중 상기 중심면으로부터 더 먼 것에 더 가깝고, 상기 제2 공통 소스 라인은 상기 제3 더미 채널 구조체와 상기 제4 더미 채널 구조체 중 상기 중심면으로부터 더 먼 것에 더 가까울 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 3차원 반도체 소자의 제조 방법은 기판 상에 복수의 절연층 및 복수의 희생층이 한층씩 교대로 적층된 적층 구조체를 형성하는 단계, 상기 적층 구조체의 셀 영역을 관통하고 서로 수평 방향으로 이격된 제1 채널 구조체 및 제2 채널 구조체, 및 상기 적층 구조체의 패드 영역을 관통하고 서로 상기 수평 방향으로 이격된 제1 더미 채널 구조체 및 제2 더미 채널 구조체를 형성하는 단계, 상기 제1 채널 구조체와 상기 제2 채널 구조체 사이 및 상기 제1 더미 채널 구조체와 상기 제2 더미 채널 구조체 사이를 절단하는 워드 라인 컷을 형성하는 단계, 상기 복수의 희생층을 제거하는 단계, 상기 복수의 희생층이 제거된 공간에 도전층을 채우는 단계, 및 상기 워드 라인 컷을 채우는 공통 소스 라인을 형성하는 단계를 포함하고, 상기 워드 라인 컷과 상기 제1 채널 구조체 사이 상기 수평 방향 거리는 상기 워드 라인 컷과 상기 제2 채널 구조체 사이 상기 수평 방향 거리와 동일하고, 상기 워드 라인 컷과 상기 제1 더미 채널 구조체 사이 상기 수평 방향 거리는 상기 워드 라인 컷과 상기 제2 더미 채널 구조체 사이 상기 수평 방향 거리와 상이할 수 있다.
워드 라인 컨택이 놓이는 패드 영역에서 공통 소스 라인이 기판의 주표면에 수직한 방향에 대하여 기울어지지 않으므로 본 발명의 기술적 사상에 의한 반도체 소자는 공통 소스 라인과 워드 라인 컨택 사이의 브릿지를 방지할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이다.
도 2a 내지 도 2d는 실시예들에 따른 제1 공통 소스 라인의 확대도들이다.
도 3a 내지 도 3d는 실시예들에 따른 제2 공통 소스 라인 및 제3 공통 소스 라인의 확대도들이다.
도 4a 내지 도 4d는 도 1의 확대도들이다.
도 5는 도 1의 AA' 선을 따른 단면도이다.
도 6은 도 1의 BB' 선을 따른 단면도이다.
도 7은 도 1의 CC' 선을 따른 단면도이다.
도 8은 일 실시예에 따른 도 5의 R 영역의 확대도이다.
도 9는 일 실시예에 따른 도 5의 R 영역의 확대도이다.
도 10a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 평면도이다.
도 10b 내지 도 14b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 15a 내지 도 15c는 워드 라인 컷들의 배치를 도시하는 평면도들이다.
도 16은 제1 공통 소스 라인 형성 전 제1 워드 라인 컷의 형상과 제1 워드 라인 컷을 채우는 제1 공통 소스 라인을 형성한 후 제1 공통 소스 라인의 형상을 비교한 도면이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자를 나타낸 평면도이다.
도 1을 참조하면, 적층 구조체(SS)는 제1 패드 영역(PAD1), 셀 영역(CELL), 및 제2 패드 영역(PAD2)을 포함할 수 있다. 제1 패드 영역(PAD1)과 제2 패드 영역(PAD2)은 제1 방향(X)으로 이격되고, 셀 영역(CELL)은 제1 패드 영역(PAD1)과 제2 패드 영역(PAD2) 사이에 위치할 수 있다. 이하에서 중심면(CP)이란 제1 방향(X)으로 연장되며 기판(110)(도 5 내지 도 7 참조)의 주표면에 대하여 수직인 제3 방향(Z)에 평행하고 적층 구조체(SS)를 이등분하는 면을 말한다.
제1 공통 소스 라인(CSL1)은 제1 패드 영역(PAD1), 셀 영역(CELL), 및 제2 패드 영역(PAD2)을 가로지를 수 있다. 제2 공통 소스 라인(CSL2)은 제1 패드 영역(PAD1)을 가로지를 수 있다. 제3 공통 소스 라인(CSL3)은 제2 패드 영역(PAD2)을 가로지를 수 있다.
복수의 채널 구조체(CH)는 각각 셀 영역(CELL)을 관통할 수 있다. 복수의 더미 채널 구조체(DCH)는 각각 제1 패드 영역(PAD1) 또는 제2 패드 영역(PAD2)을 관통할 수 있다. 복수의 워드 라인 컨택(WLC) 각각은 제1 패드 영역(PAD1) 또는 제2 패드 영역(PAD2) 상에 놓일 수 있다. 일부 실시예에서, 각각의 워드 라인 컨택(WLC)은 4개의 더미 채널 구조체(DCH)에 의해 둘러싸일 수 있다. 도 1에 도시된 복수의 채널 구조체(CH) 및 복수의 더미 채널 구조체(DCH)의 배치는 예시적인 것에 불과하며, 다양하게 변형될 수 있다.
제1 공통 소스 라인(CSL1)은 제1 패드 영역(PAD1)의 더미 채널 구조체들(DCH) 사이, 셀 영역(CELL)의 채널 구조체들(CH) 사이, 및 제2 패드 영역(PAD2)의 더미 채널 구조체들(DCH) 사이를 통과할 수 있다. 제2 공통 소스 라인(CSL2)은 제1 패드 영역(PAD1)의 더미 채널 구조체들(DCH) 사이를 통과할 수 있다. 제3 공통 소스 라인(CSL3)은 제2 패드 영역(PAD2)의 더미 채널 구조체들(DCH) 사이를 통과할 수 있다. 공통 소스 라인들(CSL1, CSL2, CSL3)과 채널 구조체들(CH) 및 더미 채널 구조체들(CH)의 상대적인 배치는 도 4a 내지 도 4c를 참조하여 보다 상세히 설명된다.
도 2a 내지 도 2d는 실시예들에 따른 제1 공통 소스 라인의 확대도들이다. 도 3a 내지 도 3d는 실시예들에 따른 제2 공통 소스 라인 및 제3 공통 소스 라인의 확대도들이다.
도 2a를 참조하면, 셀 영역(CELL)에서 제1 공통 소스 라인(CSL1)과 중심면(CP) 사이 제2 방향(Y) 거리는 일정할 수 있다. 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)에서 제1 공통 소스 라인(CSL1)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 방향(X) 위치에 따라 변할 수 있다. 예를 들어, 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2) 에서 제1 공통 소스 라인(CSL1)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 방향(X) 위치가 셀(CELL) 영역으로부터 멀어질수록 증가할 수 있다. 일부 실시예에서, 제1 공통 소스 라인(CSL1)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 방향(X) 위치가 셀(CELL) 영역으로부터 멀어질수록 일정한 값에 수렴할 수 있다. 셀 영역(CELL)에서 제1 공통 소스 라인(CSL1)의 제3 방향(Z)에 수직한 단면은 제1 방향(X)에 평행한 직선형일 수 있다. 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)에서 제1 공통 소스 라인(CSL1)의 제3 방향(Z)에 수직한 단면은 곡선형일 수 있다.
도 3a를 참조하면, 제2 공통 소스 라인(CSL2)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 방향(X) 위치에 따라 변할 수 있다. 예를 들어, 제2 공통 소스 라인(CSL2)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 방향(X) 위치가 셀 (CELL) 영역으로부터 멀어질수록 증가할 수 있다. 제2 공통 소스 라인(CSL2)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 방향(X) 위치가 셀(CELL) 영역으로부터 멀어질수록 일정한 값에 수렴할 수 있다. 제2 공통 소스 라인(CSL2)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 패드 영역(PAD1)의 셀 영역(CELL)으로부터 먼 단부에 위치하는 제2 공통 소스 라인(CSL2)의 단부에서 최대값을 갖는다. 제2 공통 소스 라인(CSL2)의 제3 방향(Z)에 수직한 단면은 곡선형일 수 있다.
제3 공통 소스 라인(CSL3)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 방향(X) 위치에 따라 변할 수 있다. 예를 들어, 제3 공통 소스 라인(CSL3)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 방향(X) 위치가 셀 (CELL) 영역으로부터 멀어질수록 증가할 수 있다. 제3 공통 소스 라인(CSL3)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 방향(X) 위치가 셀(CELL) 영역으로부터 멀어질수록 일정한 값에 수렴할 수 있다. 제3 공통 소스 라인(CSL3)과 중심면(CP) 사이 제2 방향(Y) 거리는 제2 패드 영역(PAD2)의 셀 영역(CELL)으로부터 먼 단부에 위치하는 제3 공통 소스 라인(CSL3)의 단부에서 최대값을 갖는다. 제3 공통 소스 라인(CSL3)의 제3 방향(Z)에 수직한 단면은 곡선형일 수 있다.
도 2b를 참조하면, 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)에서 제1 공통 소스 라인(CSL1)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 방향(X) 위치가 셀(CELL) 영역으로부터 멀어질수록 증가하다 감소할 수 있다. 제1 공통 소스 라인(CSL1)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 공통 소스 라인(CSL1)의 중앙부의 임의의 지점에서 최대값을 갖는다.
도 3b를 참조하면, 제2 공통 소스 라인(CSL2)과 중심면(CP) 사이 제2 방향(Y) 거리는 제1 방향(X) 위치가 셀(CELL) 영역으로부터 멀어질수록 증가하다 감소할 수 있다.
도 2c를 참조하면, 제1 공통 소스 라인(CSL1)은 제1 방향(X)으로 연장되는 복수의 부분들(P1 내지 P3)을 포함할 수 있다. 제1 공통 소스 라인(CSL1)은 셀 영역(CELL)의 제1 부분(P1), 제1 패드 영역(PAD1)의 제2 부분(P2), 및 제2 패드 영역(PAD2)의 제3 부분(P3)을 포함할 수 있다. 제1 공통 소스 라인(CSL1)의 각각의 부분은 중심 면(CP)으로부터 제2 방향(Y) 거리가 일정하다. 즉, 제1 공통 소스 라인(CSL1)의 각각의 부분의 제3 방향(Z)에 수직한 단면은 직선형일 수 있다. 제1 공통 소스 라인(CSL1)의 제1 부분(P1)과 중심면(CP) 사이 거리는 제1 공통 소스 라인(CSL1)의 제2 부분(P2)과 중심면(CP) 사이 거리보다 작을 수 있다. 유사하게, 제1 공통 소스 라인(CSL1)의 제1 부분(P1)과 중심면(CP) 사이 거리는 제1 공통 소스 라인(CSL1)의 제3 부분(P3)과 중심면(CP) 사이 거리보다 작을 수 있다.
도 3c를 참조하면, 제2 공통 소스 라인(CSL2) 및 제3 공통 소스 라인(CSL3)은 제1 방향(X)으로 연장될 수 있다. 제2 공통 소스 라인(CSL2)의 제3 방향(Z)에 수직한 단면 및 제3 공통 소스 라인(CSL3)의 제3 방향(Z)에 수직한 단면은 직선형일 수 있다.
도 2d를 참조하면, 제1 공통 소스 라인(CSL1)은 셀 영역(CELL)의 제1 부분(P1), 제1 패드 영역(PAD1)의 제2 부분 내지 제4 부분(P2 내지 P4), 제2 패드 영역(PAD2)의 제5 부분 내지 제7 부분(P5 내지 P7)을 포함할 수 있다. 도 2d와 달리, 제1 공통 소스 라인(CSL1)은 7개보다 더 많은 부분들을 포함할 수 있다. 각각의 부분들(P1 내지 P7)은 제1 방향(X)으로 연장될 수 있다.
일부 실시예에서, 셀 영역(CELL)으로부터 먼 부분일수록 중심면(CP)으로부터 멀 수 있다. 예를 들어, 제2 부분(P2)은 제1 부분(P1)보다 중심면(CP)으로부터 더 멀고, 제3 부분(P3)은 제2 부분(P2)보다 중심면(CP)으로부터 더 멀고, 제4 부분(P4)은 제3 부분(P3)보다 중심면(CP)으로부터 더 멀고, 제5 부분(P5)은 제1 부분(P1)보다 중심면(CP)으로부터 더 멀고, 제6 부분(P6)은 제5 부분(P5)보다 중심면(CP)으로부터 더 멀고, 제7 부분(P7)은 제6 부분(P6)보다 중심면(CP)으로부터 더 멀 수 있다. 그러나 일부 다른 실시예에서, 도 2d에 도시된 것과 달리, 국부적인 영역에서, 셀 영역(CELL)으로부터 더 먼 부분이 중심면(CP)에 더 가까울 수도 있다. 예를 들어, 제3 부분(P3)은 제2 부분(P2)보다 중심면(CP)에 가까울 수 있다.
도 3d를 참조하면, 제2 공통 소스 라인(CSL2)은 복수의 부분들(P8 내지 P10)을 포함할 수 있다. 각각의 부분들(P8 내지 P10)은 제1 방향(X)으로 연장될 수 있다. 각각의 부분들(P8 내지 P10)과 중심면(CP) 사이 거리는 서로 상이할 수 있다. 예를 들어, 셀 영역(CELL)으로부터 먼 부분일수록 중심면(CP)으로부터 멀 수 있다. 즉, 제9 부분(P9)은 제8 부분(P8)보다 중심면(CP)으로부터 멀고, 제 10 부분(P10)은 제9 부분(P9)보다 중심면(CP)으로부터 멀 수 있다. 그러나 일부 다른 실시예에서, 도 3d에 도시된 것과 달리, 국부적인 영역에서, 셀 영역(CELL)으로부터 더 먼 부분이 중심면(CP)에 더 가까울 수도 있다. 예를 들어, 제9 부분(P9)은 제8 부분(P8)보다 중심면(CP)에 더 가까울 수 있다.
제3 공통 소스 라인(CSL3)은 복수의 부분들(P11 내지 P13)을 포함할 수 있다. 각각의 부분들(P11 내지 P13)은 제1 방향(X)으로 연장될 수 있다. 각각의 부분들(P11 내지 P13)과 중심면(CP) 사이 거리는 서로 상이할 수 있다. 예를 들어, 셀 영역(CELL)으로부터 먼 부분일수록 중심면(CP)으로부터 멀 수 있다. 즉, 제12 부분(P12)은 제11 부분(P11)보다 중심면(CP)으로부터 멀고, 제 13 부분(P13)은 제12 부분(P12)보다 중심면(CP)으로부터 멀 수 있다. 그러나 일부 다른 실시예에서, 도 3d에 도시된 것과 달리, 국부적인 영역에서, 셀 영역(CELL)으로부터 더 먼 부분이 중심면(CP)에 더 가까울 수도 있다. 예를 들어, 제12 부분(P12)은 제11 부분(P11)보다 중심면(CP)에 더 가까울 수 있다.
도 4a 내지 도 4d는 도 1의 확대도들이다.
도 4a를 참조하면, 제1 채널 구조체(CH1)와 제2 채널 구조체(CH2)는 제2 방향(Y)으로 이격될 수 있다. 제1 더미 채널 구조체(DCH1)와 제2 더미 채널 구조체(DCH2)는 제2 방향(Y)으로 이격될 수 있다. 제3 더미 채널 구조체(DCH3)와 제4 더미 채널 구조체(DCH4)는 제2 방향(Y)으로 이격될 수 있다. 제1 공통 소스 라인(CSL1)은 제1 채널 구조체(CH1)와 제2 채널 구조체(CH2) 사이를 지나갈 수 있다. 또한, 제1 공통 소스 라인(CSL1)은 제1 더미 채널 구조체(DCH1)와 제2 더미 채널 구조체(DCH2) 사이 및 제3 더미 채널 구조체(DCH3)와 제4 더미 채널 구조체(DCH4) 사이를 지나갈 수 있다.
제1 공통 소스 라인(CSL1)과 제1 채널 구조체(CH1) 사이의 제2 방향(Y) 거리(d1)는 제1 공통 소스 라인(CSL1)과 제2 채널 구조체(CH2) 사이의 제2 방향(Y) 거리(d2)와 같을 수 있다. 반면, 제1 공통 소스 라인(CSL1)과 제1 더미 채널 구조체(DCH1) 사이의 제2 방향(Y) 거리(d3)는 제1 공통 소스 라인(CSL1)과 제2 더미 채널 구조체(DCH2) 사이의 제2 방향(Y) 거리(d4)와 상이할 수 있다. 또한, 제1 공통 소스 라인(CSL1)과 제3 더미 채널 구조체(DCH3) 사이의 제2 방향(Y) 거리(d5)는 제1 공통 소스 라인(CSL1)과 제4 더미 채널 구조체(DCH4) 사이의 제2 방향(Y) 거리(d6)와 상이할 수 있다.
일부 실시예에서, 제1 공통 소스 라인(CSL1)과 제3 더미 채널 구조체(DCH3) 사이의 제2 방향(Y) 거리(d5)와 제1 공통 소스 라인(CSL1)과 제4 더미 채널 구조체(DCH4) 사이의 제2 방향(Y) 거리(d6)의 차이는 제1 공통 소스 라인(CSL1)과 제1 더미 채널 구조체(DCH1) 사이의 제2 방향(Y) 거리(d3)와 제1 공통 소스 라인(CSL1)과 제2 더미 채널 구조체(DCH2) 사이의 제2 방향(Y) 거리(d4)의 차이보다 클 수 있다.
제1 공통 소스 라인(CSL1)은 제1 더미 채널 구조체(DCH1) 및 제2 더미 채널 구조체(DCH2) 중 중심면(CP)(도 1 참조)으로부터 더 먼 것에 더 가까울 수 있다. 유사하게, 제1 공통 소스 라인(CSL1)은 제3 더미 채널 구조체(DCH3) 및 제4 더미 채널 구조체(DCH4) 중 중심면(CP)(도 1 참조)으로부터 더 먼 것에 더 가까울 수 있다.
셀 영역(CELL)에서 제1 채널 구조체(CH1) 및 제2 채널 구조체(CH2)는 제1 공통 소스 라인(CSL1)에 대하여 거울 대칭이지만, 제1 패드 영역(PAD1)에서 제1 더미 채널 구조체(DCH1) 및 제2 더미 채널 구조체(DCH2)는 제1 공통 소스 라인(CSL1)에 대하여 거울 대칭이 아닐 수 있다. 이와 같이, 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)에서 제1 공통 소스 라인(CSL1)은 비대칭적으로 배치될 수 있다.
도 4b를 참조하면, 제2 공통 소스 라인(CSL2)은 제5 더미 채널 구조체(DCH5)와 제6 더미 채널 구조체(DCH6) 사이를 지나갈 수 있다. 제5 더미 채널 구조체(DCH5)와 제6 더미 채널 구조체(DCH6)는 제2 방향(Y)으로 이격될 수 있다. 제2 공통 소스 라인(CSL2)과 제5 더미 채널 구조체(DCH5) 사이 제2 방향(Y) 거리(d7)는 제2 공통 소스 라인(CSL2)과 제6 더미 채널 구조체(DCH6) 사이 제2 방향(Y) 거리(d8)와 상이할 수 있다. 제2 공통 소스 라인(CSL2)은 제5 더미 채널 구조체(DCH5) 및 제6 더미 채널 구조체(DCH6) 중 중심면(CP)(도 1 참조)으로부터 더 먼 것에 더 가까울 수 있다. 즉, 제1 패드 영역(PAD1)에서 제5 더미 채널 구조체(CH5) 및 제6 더미 채널 구조체(CH6)는 제2 공통 소스 라인(CSL2)에 대하여 거울 대칭이 아닐 수 있다. 이와 같이, 제1 패드 영역(PAD1)에서 제2 공통 소스 라인(CSL2)은 비대칭적으로 배치될 수 있다.
도 4c를 참조하면, 제3 공통 소스 라인(CSL3)은 제7 더미 채널 구조체(DCH7)와 제8 더미 채널 구조체(DCH8) 사이를 지나갈 수 있다. 제7 더미 채널 구조체(DCH7)와 제8 더미 채널 구조체(DCH8)는 제2 방향(Y)으로 이격될 수 있다. 제3 공통 소스 라인(CSL3)과 제7 더미 채널 구조체(DCH7) 사이 제2 방향(Y) 거리(d9)는 제3 공통 소스 라인(CSL3)과 제8 더미 채널 구조체(DCH8) 사이 제2 방향(Y) 거리(d10)와 상이할 수 있다. 제3 공통 소스 라인(CSL3)은 제7 더미 채널 구조체(DCH7) 및 제8 더미 채널 구조체(DCH8) 중 중심면(CP)(도 1 참조)으로부터 더 먼 것에 더 가까울 수 있다. 즉, 제2 패드 영역(PAD2)에서 제7 더미 채널 구조체(CH7) 및 제8 더미 채널 구조체(CH8)는 제3 공통 소스 라인(CSL3)에 대하여 거울 대칭이 아닐 수 있다. 이와 같이, 제2 패드 영역(PAD2)에서 제3 공통 소스 라인(CSL3)은 비대칭적으로 배치될 수 있다.
도 4d를 참조하면, 제4 공통 소스 라인(CSL4)은 제5 더미 채널 구조체(DCH5)와 제6 더미 채널 구조체(DCH6) 사이를 지나갈 수 있다. 일부 실시예에서, 제4 공통 소스 라인(CSL4)은 제1 공통 소스 라인(CSL1)과 거울 대칭일 수 있다. 제1 공통 소스 라인(CSL1)은 제2 더미 채널 구조체(DCH2)보다 중심면(CP)으로부터 더 먼 제1 더미 채널 구조체(DCH1)에 더 가까울 수 있다. 제4 공통 소스 라인(CSL4)은 제6 더미 채널 구조체(DCH6)보다 중심면(CP)으로부터 더 먼 제5 더미 채널 구조체(DCH5)에 더 가까울 수 있다. 일부 실시예에서, 제1 더미 채널 구조체(DCH1)와 제2 더미 채널 구조체(DCH2) 사이의 위치에서 제1 공통 소스 라인(CSL1)과 중심면(CP) 사이 거리(d11)는 제5 더미채널 구조체(DCH5)와 제6 더미 채널 구조체(CH2) 사이의 위치에서 제4 공통 소스 라인(CSL4)과 중심면(CP) 사이 거리(d12)와 상이할 수 있다.
제1 공통 소스 라인(CSL1)은 제1 워드 라인 컨택(WLC1)과 제2 워드 라인 컨택(WLC2) 사이를 지나갈 수 있다. 제4 공통 소스 라인(CSL4)은 제3 워드 라인 컨택(WLC3)과 제4 워드 라인 컨택(WLC4) 사이를 지나갈 수 있다. 제1 공통 소스 라인(CSL1)은 제2 워드 라인 컨택(WLC1)보다 중심면(CP)으로부터 더 먼 제1 워드 라인 컨택(WL3)에 더 가까울 수 있다. 제4 공통 소스 라인(CSL4)은 제3 워드 라인 컨택(WLC3)보다 중심면(CP)으로부터 더 먼 제4 워드 라인 컨택(WLC4)에 더 가까울 수 있다. 일부 실시예에서, 제1 워드 라인 컨택(WLC1)과 제2 워드 라인 컨택(WLC2) 사이의 위치에서 제1 공통 소스 라인(CSL1)과 중심면(CP) 사이 거리(d13)는, 제3 워드 라인 컨택(WLC3)과 제4 워드 라인 컨택(WLC4) 사이의 위치에서 제4 공통 소스 라인(CSL4)과 중심면(CP) 사이 거리(d14)는 상이할 수 있다.
도 5는 도 1의 AA' 선을 따른 단면도이고, 도 6은 도 1의 BB' 선을 따른 단면도이고, 도 7은 도 1의 CC' 선을 따른 단면도이다.
도 5 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자는 기판(110), 적층 구조체(SS), 채널 구조체(CH), 더미 채널 구조체(DCH), 제1 공통 소스 라인(CSL1), 제2 공통 소스 라인(CSL2), 제3 공통 소스 라인(CSL3)(도 1 참조), 및 워드 라인 컨택(WLC)을 포함할 수 있다.
기판(110)은 Ⅳ족 반도체 물질, Ⅲ?-Ⅴ족 반도체 물질 또는 Ⅱ?-Ⅵ족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 Ⅳ족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅲ?-Ⅴ족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 인듐갈륨비소(InGaAs), 또는 이들의 조합을 포함할 수 있다. 상기 Ⅱ?-Ⅵ족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 황화카드뮴(CdS), 또는 이들의 조합을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택시얼층일 수 있다.
적층 구조체(SS)는 기판(110) 상에 위치할 수 있다. 적층 구조체(SS)의 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)(도 1 참조)은 계단 형상일 수 있다. 적층 구조체(SS)는 복수의 절연층(120) 및 복수의 도전층(130)을 포함할 수 있다. 복수의 절연층(120)은 예를 들어 실리콘 산화물을 포함할 수 있다. 복수의 도전층(130)은 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 텅스텐(W), 또는 이들의 조합을 포함할 수 있다. 복수의 절연층(120)과 복수의 도전층(130)은 한 층씩 교대로 적층될 수 있다. 복수의 도전층(130) 각각은 비휘발성 반도체 메모리 소자의 접지 선택 라인, 워드 라인, 또는 스트링 선택 라인 중 하나로서 기능할 수 있다. 예를 들어, 기판(110)에 가장 가까운 도전층(130)은 접지 선택 라인이고, 기판(110)으로부터 가장 먼 도전층(130)은 스트링 선택 라인이고, 나머지 도전층들(130)은 워드 라인들일 수 있다.
채널 구조체(CH)는 셀 영역(CELL)을 관통하여 기판(110)의 주표면과 접할 수 있다. 채널 구조체(CH)의 자세한 구조는 도 8 및 도 9를 참조하여 이하에서 보다 상세히 설명될 것이다. 내부 응력으로 인하여 채널 구조체(CH)는 제3 방향(Z)에 대하여 중심면(CP)을 향해 기울어질 수 있다. 채널 구조체(CH)가 제3 방향(Z)과 이루는 각도는 더미 채널 구조체(DCH)가 제3 방향(Z)과 이루는 각도보다 클 수 있다. 예를 들어, 더미 채널 구조체(DCH)는 제3 방향(Z)에 평행할 수 있다. 더미 채널 구조체(DCH)는 제1 패드 영역(PAD1) 또는 제2 패드 영역(PAD2)(도 1 참조)을 관통하여 기판(110)의 주표면과 접할 수 있다. 더미 채널 구조체(DCH)의 자세한 구조는 채널 구조체(CH)와 유사할 수 있다.
제1 공통 소스 라인(CSL1)은 셀 영역(CELL), 제1 패드 영역(PAD1), 및 제2 패드 영역(PAD2)(도 1 참조)을 관통하여 기판(110)의 주표면과 접할 수 있다. 제2 공통 소스 라인(CSL2)은 제1 패드 영역(PAD1)을 관통하여 기판(110)의 주표면과 접할 수 있다. 제3 공통 소스 라인(CSL3)(도 1 참조)은 제2 패드 영역(PAD2)을 관통하여 기판(110)의 주표면과 접할 수 있다.
도시되지 않았으나, 제1 공통 소스 라인(CSL1)과 적층 구조체(SS) 사이, 제2 공통 소스 라인(CSL2)과 적층 구조체(SS) 사이, 및 제3 공통 소스 라인(CSL3)과 적층 구조체(SS) 사이에는 각각 절연층이 위치할 수 있다.
제1 공통 소스 라인(CSL1), 제2 공통 소스 라인(CSL2), 제3 공통 소스 라인(CSL3)은 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 텅스텐(W), 또는 이들의 조합을 포함할 수 있다.
내부 응력으로 인하여 제1 공통 소스 라인(CSL1)은 셀 영역(CELL)에서 제3 방향(Z)에 대하여 중심면(CP)을 향해 기울어질 수 있다. 제1 공통 소스 라인(CSL1)이 셀 영역(CELL)에서 제3 방향(Z)과 이루는 각도는 제1 공통 소스 라인(CSL1)이 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)에서 제3 방향(Z)과 이루는 각도보다 클 수 있다. 일부 실시예에서, 상기 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)(도 1 참조)에서 상기 제1 공통 소스 라인(CSL1)이 상기 제3 방향(Z)과 이루는 각도는 상기 셀 영역(CELL)에 가까워질수록 증가할 수 있다. 일부 실시예에서, 제1 공통 소스 라인(CSL1)은 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)(도 1 참조)에서 제3 방향(Z)에 평행할 수 있다. 또한, 제2 공통 소스 라인(CSL2)은 제1 패드 영역(PAD1)에서 제3 방향(Z)에 평행할 수 있다. 또한, 제3 공통 소스 라인(CSL3)(도 1 참조)은 제2 패드 영역(PAD2)(도 1 참조)에서 제3 방향(Z)에 평행할 수 있다.
도 1을 참조하면, 복수의 워드 라인 컨택(WLC)은 제1 패드 영역(PAD1) 또는 제2 패드 영역(PAD2) 상에 놓일 수 있다. 제1 공통 소스 라인(CSL1)이 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)에서 제3 방향(Z)에 평행하고, 제2 공통 소스 라인(CSL2)이 제1 패드 영역(PAD1)에서 제3 방향(Z)에 평행하고, 제3 공통 소스 라인(CSL3)이 제2 패드 영역(PAD2)에서 제3 방향(Z)에 평행하므로, 워드 라인 컨택(WLC)은 제1 공통 소스 라인(CSL1), 제2 공통 소스 라인(CSL2), 또는 제3 공통 소스 라인(CSL3)과 접촉하지 않을 수 있다.
본 발명의 일 실시예에 따르면, 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)에서 공통 소스 라인들(CSL1, CSL2, CSL3)의 비대칭적 배치로 인해 더미 채널 구조체(DCH) 및 공통 소스 라인들(CSL1, CSL2, CSL3)이 제3 방향(Z)에 대하여 중심면(CP)으로부터 멀어지게 기울어지게 하는 내부 응력이 발생한다. 이러한 공통 소스 라인들(CSL1, CSL2, CSL3)의 비대칭적 배치로 인한 내부 응력은 제3 방향(Z)에 대하여 중심면(CP)을 향하여 기울어지게 하는 내부 응력을 상쇄시킬 수 있다. 따라서 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)에서 공통 소스 라인들(CSL1, CSL2, CSL3) 및 더미 채널 구조체(DCH) 제3 방향(Z)에 대하여 기울어지는 것을 방지할 수 있다. 따라서, 기울어진 공통 소스 라인들(CSL1, CSL2, CSL3)로 인한 공통 소스 라인들(CSL1, CSL2, CSL3)과 워드 라인 컨택(WLC) 사이의 브리지를 방지할 수 있다.
도 8은 일 실시예에 따른 도 5의 R 영역의 확대도이다.
도 8을 참조하면, 채널 구조체(CH)(도 5 참조)는 채널층(150), 매립 절연층(160), 및 정보 저장층(140)을 포함할 수 있다. 채널층(150)은 예를 들어 실리콘, 게르마늄, 또는 이들의 조합과 같은 반도체 물질을 포함할 수 있다. 채널층(150)에 의해 둘러싸인 공간 내에는 매립 절연층(160)이 채워질 수 있다. 매립 절연층(160)은 예를 들어 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
채널층(150)과 전도층(130) 사이에는 정보 저장층(140)이 배치될 수 있다. 정보 저장층(140)은 전도층(130)과 채널층(150) 사이뿐만 아니라 절연층(120)과 채널층(150) 사이까지 연장될 수 있다. 정보 저장층(140)은 블로킹 절연층(141), 전하 저장층(142), 및 터널 절연층(143)을 포함할 수 있다. 블로킹 절연층(141)은 전도층(130)에 접하고, 터널 절연층(143)은 채널층(150)에 접하고, 전하 저장층(142)은 블로킹 절연층(141)과 터널 절연층(143) 사이에 배치될 수 있다. 블로킹 절연층(141)은 알루미늄 산화물 또는 하프늄 산화물과 같은 고유전 물질을 포함할 수 있다. 전하 저장층(142)은 트랩 타입일 수 있다. 예를 들어, 전하 저장층(142)은 양자 도트 또는 나노 크리스탈을 포함할 수 있다. 여기서, 양자 도트 또는 나노크리스탈은 도전성 물질의 미세 입자들을 포함할 수 있다. 전하 저장층(142)은 예를 들어 실리콘 질화물을 포함할 수 있다. 터널 절연층(143)은 예를 들어 실리콘 산화물을 포함할 수 있다.
도 9는 일 실시예에 따른 도 5의 R 영역의 확대도이다.
도 9에 도시된 바와 같이, 정보 저장층(140)의 배치 및 형상은 변형될 수 있다. 일부 실시예에 따르면, 정보 저장층(140)은 채널층(150)과 절연층(120) 사이로 연장되지 않고 절연층(120)과 전도층(130) 사이로 연장될 수 있다. 일부 실시예에 따르면, 도 9에 도시된 바와 달리, 정보 저장층(140)을 구성하는 블로킹 절연층(141), 전하 저장층(142), 및 터널 절연층(143) 중 일부는 채널층(150)과 절연층(120) 사이로 연장되고, 나머지는 절연층(120)과 전도층(130) 사이로 연장될 수 있다.
도 10a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 평면도이고, 도 10b 내지 도 14b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다. 도 15a 내지 도 15c는 워드 라인 컷들의 배치를 도시하는 평면도들이다.
도 10a 내지 도 10c를 참조하면, 기판(110) 상에 예비 적층 구조체(SS')가 형성될 수 있다. 예비 적층 구조체(SS')는 한층씩 교대로 적층된 복수의 절연층(120) 및 복수의 희생층(190)을 포함할 수 있다. 희생층(190)은 예를 들어 실리콘 질화물을 포함할 수 있다. 예비 적층 구조체(SS')는 셀 영역(CELL), 제1 패드 영역(PAD1), 및 제2 패드 영역(PAD2)을 포함할 수 있다. 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)은 계단 형상으로 패터닝될 수 있다.
도 11a 및 도 11b를 참조하면, 예비 적층 구조체(SS')의 셀 영역(CELL)을 관통하는 채널 구조체(CH)가 형성될 수 있다. 동시에 예비 적층 구조체(SS')의 제1 패드 영역(PAD1) 또는 제2 패드 영역(PAD2)(도 10a 참조)을 관통하는 더미 채널 구조체(DCH)가 형성될 수 있다. 채널 구조체(CH) 및 더미 채널 구조체(DCH)가 형성된 후, 내부 응력으로 인하여 채널 구조체(CH) 및 더미 채널 구조체(DCH)는 제3 방향(Z)에 대하여 기울어질 수 있다.
도 12a 및 도 12b를 참조하면, 복수의 워드 라인 컷(C)이 형성될 수 있다. 워드 라인 컷(C)은 제3 방향(Z)에 평행할 수 있다. 워드 라인 컷(C)이 형성된 후, 채널 구조체(CH) 및 더미 채널 구조체(DCH)는 제3 방향(Z)에 평행할 수 있다.
도 15a를 참조하면, 제1 워드 라인 컷(C1)은 제1 패드 영역(PAD1), 셀 영역(CELL), 및 제2 패드 영역(PAD2)(도 10a 참조)을 가로지를 수 있다. 제1 워드 라인 컷(C1)은 제1 채널 구조체(CH1)와 제2 채널 구조체(CH2) 사이를 지나갈 수 있다. 또한, 제1 워드 라인 컷(C1)은 제1 더미 채널 구조체(DCH1)와 제2 더미 채널 구조체(DCH2) 사이 및 제3 더미 채널 구조체(DCH3)와 제4 더미 채널 구조체(DCH4) 사이를 지나갈 수 있다.
제1 워드 라인 컷(C1)과 제1 채널 구조체(CH1) 사이의 제2 방향(Y) 거리(d1c)는 제1 워드 라인 컷(C1)과 제2 채널 구조체(CH2) 사이의 제2 방향(Y) 거리(d2c)와 같을 수 있다. 반면, 제1 워드 라인 컷(C1)과 제1 더미 채널 구조체(DCH1) 사이의 제2 방향(Y) 거리(d3c)는 제1 워드 라인 컷(C1)과 제2 더미 채널 구조체(DCH2) 사이의 제2 방향(Y) 거리(d4c)와 상이할 수 있다. 또한, 제1 워드 라인 컷(C1)과 제3 더미 채널 구조체(DCH3) 사이의 제2 방향(Y) 거리(d5c)는 제1 워드 라인 컷(C1)과 제4 더미 채널 구조체(DCH4) 사이의 제2 방향(Y) 거리(d6c)와 상이할 수 있다.
일부 실시예에서, 제1 워드 라인 컷(C1)과 제3 더미 채널 구조체(DCH3) 사이의 제2 방향(Y) 거리(d5c)와 제1 워드 라인 컷(C1)과 제4 더미 채널 구조체(DCH4) 사이의 제2 방향(Y) 거리(d6c)의 차이는 제1 워드 라인 컷(C1)과 제1 더미 채널 구조체(DCH1) 사이의 제2 방향(Y) 거리(d3c)와 제1 워드 라인 컷(C1)과 제2 더미 채널 구조체(DCH2) 사이의 제2 방향(Y) 거리(d4c)의 차이보다 클 수 있다.
제1 워드 라인 컷(C1)은 제1 더미 채널 구조체(DCH1) 및 제2 더미 채널 구조체(DCH2) 중 예비 적층 구조체(SS')의 중심면(CP')(도 10a 참조)으로부터 더 먼 것에 더 가까울 수 있다. 유사하게, 제1 워드 라인 컷(C1)은 제3 더미 채널 구조체(DCH3) 및 제4 더미 채널 구조체(DCH4) 중 예비 적층 구조체(SS')의 중심면(CP')(도 1 참조)으로부터 더 먼 것에 더 가까울 수 있다.
셀 영역(CELL)에서 제1 채널 구조체(CH1) 및 제2 채널 구조체(CH2)는 제1 워드 라인 컷(C1)에 대하여 거울 대칭이지만, 제1 패드 영역(PAD1)에서 제1 더미 채널 구조체(DCH1) 및 제2 더미 채널 구조체(DCH2)는 제1 워드 라인 컷(C1)에 대하여 거울 대칭이 아닐 수 있다. 이와 같이, 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)(도 10a 참조)에서 제1 워드 라인 컷(C1)은 비대칭적으로 배치될 수 있다.
도 15b를 참조하면, 제2 워드 라인 컷(C2)은 제1 패드 영역(PAD1)을 가로지를 수 있다. 제2 워드 라인 컷(C2)은 제5 더미 채널 구조체(DCH5)와 제6 더미 채널 구조체(DCH6) 사이를 지나갈 수 있다. 제2 워드 라인 컷(C2)과 제5 더미 채널 구조체(DCH5) 사이 제2 방향(Y) 거리(d7c)는 제2 워드 라인 컷(C2)과 제6 더미 채널 구조체(DCH6) 사이 제2 방향(Y) 거리(d8c)와 상이할 수 있다. 제2 워드 라인 컷(C2)은 제5 더미 채널 구조체(DCH5) 및 제6 더미 채널 구조체(DCH6) 중 예비 적층 구조체(SS')의 중심면(CP')(도 10a 참조)으로부터 더 먼 것에 더 가까울 수 있다. 즉, 제1 패드 영역(PAD1)에서 제5 더미 채널 구조체(CH5) 및 제6 더미 채널 구조체(CH6)는 제2 워드 라인 컷(C2)에 대하여 거울 대칭이 아닐 수 있다. 이와 같이, 제1 패드 영역(PAD1)에서 제2 워드 라인 컷(C2)은 비대칭적으로 배치될 수 있다.
도 15c를 참조하면, 제3 워드 라인 컷(C3)은 제2 패드 영역(PAD2)을 가로지를 수 있다. 제3 워드 라인 컷(C3)은 제7 더미 채널 구조체(DCH7)와 제8 더미 채널 구조체(DCH8) 사이를 지나갈 수 있다. 제3 워드 라인 컷(C3)과 제7 더미 채널 구조체(DCH7) 사이 제2 방향(Y) 거리(d9c)는 제3 워드 라인 컷(C3)과 제8 더미 채널 구조체(DCH8) 사이 제2 방향(Y) 거리(d10c)와 상이할 수 있다. 제3 워드 라인 컷(C3)은 제7 더미 채널 구조체(DCH7) 및 제8 더미 채널 구조체(DCH8) 중 예비 적층 구조체(SS')의 중심면(CP')(도 10a 참조)으로부터 더 먼 것에 더 가까울 수 있다. 예를 들어, 상기 제7 더미 채널 구조체(DCH7)가 상기 제8 더미 채널 구조체(DCH8)보다 상기 예비 적층 구조체(SS')의 상기 중심면(CP')으로부터 더 멀기 때문에, 상기 제3 워드 라인 컷(C3)이 상기 제7 더미 채널 구조체(DCH7)에 더 가까울 수 있다. 즉, 제2 패드 영역(PAD2)에서 제7 더미 채널 구조체(CH7) 및 제8 더미 채널 구조체(CH8)는 제3 워드 라인 컷(C3)에 대하여 거울 대칭이 아닐 수 있다. 이와 같이, 제2 패드 영역(PAD2)에서 제3 워드 라인 컷(C3)은 비대칭적으로 배치될 수 있다.
도 13a 및 도 13b를 참조하면, 희생층(190)(도 12a 및 도 12b 참조)이 제거될 수 있다.
도 14a 및 도 14b를 참조하면, 희생층(190)(도 12a 및 도 12b 참조)이 제거된 공간 내에 전도층(130)이 형성될 수 있다. 이로써 적층 구조체(SS)가 형성될 수 있다.
도 1, 도 5, 및 도 6을 참조하면, 워드 라인 컷(C) 내에 제1 공통 소스 라인(CSL1) 내지 제3 공통 소스 라인(CSL3)이 형성될 수 있다. 제1 공통 소스 라인(CSL1) 내지 제3 공통 소스 라인(CSL3)이 형성된 후, 내부 응력으로 인하여 제1 공통 소스 라인(CSL1)은 셀 영역(CELL)에서 제3 방향(Z)에 대하여 중심면(CP)(도 1 참조)을 향하여 기울어질 수 있다. 또한, 셀 영역(CELL)의 채널 구조체(CH)도 제3 방향(Z)에 대하여 중심면(CP)(도 1 참조)을 향하여 기울어질 수 있다. 반면, 제1 공통 소스 라인(CSL1)의 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)에서의 비대칭적 배치, 제2 공통 소스 라인(CSL2)의 제1 패드 영역(PAD1)에서의 비대칭적 배치, 및 제3 공통 소스 라인(CSL3)의 제2 패드 영역(PAD2)에서의 비대칭적 배치로 인하여 상기 내부 응력이 상쇄될 수 있다. 따라서, 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2)에서 제1 공통 소스 라인(CSL1)은 제3 방향(Z)에 평행할 수 있다. 또한, 제1 패드 영역(PAD1)에서 제2 공통 소스 라인(CSL2)은 제3 방향(Z)에 평행할 수 있다. 또한, 제2 패드 영역(PAD2)에서 제3 공통 소스 라인(CSL3)은 제3 방향(Z)에 평행할 수 있다. 또한, 더미 채널 구조체(DCH)는 제3 방향(Z)에 평행할 수 있다.
다음으로, 제1 패드 영역(PAD1) 및 제2 패드 영역(PAD2) 상에 복수의 워드 라인 컨택(WLC)이 형성될 수 있다. 제1 공통 소스 라인(CSL1) 내지 제3 공통 소스 라인(CSL3)이 제3 방향(Z)에 평행하므로, 워드 라인 컨택(WLC)과 공통 소스 라인들(CSL1 내지 CSL3) 사이의 브리지가 방지될 수 있다.
도 16은 제1 공통 소스 라인(CSL1) 형성 전 제1 워드 라인 컷(C1)의 형상과 제1 워드 라인 컷(C1)을 채우는 제1 공통 소스 라인(CSL1)을 형성한 후 제1 공통 소스 라인(CSL1)의 형상을 비교한 도면이다.
도 16을 참조하면, 제1 공통 소스 라인(CSL1) 형성 후 제1 공통 소스 라인(CSL1)의 셀 영역(CELL)을 가로지르는 부분은 내부 응력으로 인하여 제3 방향(Z)에 대하여 중심면(CP)을 향하여 기울어지게 되므로, 제1 공통 소스 라인(CSL1) 형성 전 제1 워드 라인 컷(C1)의 형상과 제1 공통 소스 라인(CSL1) 형성 후 제1 공통 소스 라인(CSL1)의 형상 사이에 차이가 발생할 수 있다.
예를 들어, 제1 공통 소스 라인(CSL1) 형성 후, 제2 공통 소스 라인(CSL1)의 셀 영역(CELL)을 가로지르는 부분과 중심면(CP) 사이의 제2 방향(Y) 거리(DC)는, 제1 공통 소스 라인(CSL1)을 형성하기 전, 제1 워드 라인 컷(C1)의 셀 영역(CELL)을 가로지르는 부분과 중심면(CP) 사이 제2 방향(Y) 거리(DW)보다 작을 수 있다.
도 4a와 도 15a를 비교하면, 비록 도면들에는 제1 공통 소스 라인(CSL1)의 형상과 제1 워드 라인 컷(C1)의 형상이 동일한 것처럼 도시되었으나, 실제로는 제1 공통 소스 라인(CSL1)의 형상과 제1 워드 라인 컷(C1)의 형상이 상이할 수 있다. 이는, 공통 소스 라인들(CSL1, CSL2, CSL3) 형성 후 발생하는 내부 응력으로 인하여 발생하는 제1 공통 소스 라인(CSL1)의 셀 영역(CELL)을 가로지르는 부분 및 채널 구조체들(CH1 및 CH2)의 변형 때문이다. 따라서, 일부 실시예에서, 도 4a의 제1 공통 소스 라인(CSL1)과 제1 채널 구조체(CH1) 사이 거리(d1) 및 제1 공통 소스 라인(CSL1)과 제2 채널 구조체(CH2) 사이 거리(d2)는 각각 도 15a의 제1 워드 라인 컷(C1)과 제1 채널 구조체(CH1) 사이 거리(d1c) 및 제1 워드 라인 컷(C1)과 제2 채널 구조체(CH2) 사이 거리(d2c)와 각각 상이할 수 있다.
본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
CSL1, CSL2, CSL3: 공통 소스 라인, CH: 채널 구조체, DCH: 더미 채널 구조체, CELL: 셀 영역, PAD1: 제1 패드 영역, PAD2: 제2 패드 영역, C1, C2, C3, C: 워드 라인 컷, SS: 적층 구조체, CP: 중심면, 110: 기판, 120: 절연층, 130: 전도층, 140: 정보 저장층, 150: 채널층, 160: 매립 절연층, 190: 희생층

Claims (20)

  1. 기판;
    셀 영역 및 패드 영역을 포함하는 상기 기판 상의 적층 구조체;
    상기 셀 영역을 관통하는 제1 채널 구조체;
    상기 셀 영역을 관통하며 상기 제1 채널 구조체로부터 제1 방향으로 이격된 제2 채널 구조체;
    상기 패드 영역을 관통하는 제1 더미 채널 구조체;
    상기 패드 영역을 관통하며 상기 제1 더미 채널 구조체로부터 상기 제1 방향으로 이격된 제2 더미 채널 구조체; 및
    상기 제1 채널 구조체와 상기 제2 채널 구조체 사이 및 상기 제1 더미 채널 구조체와 상기 제2 더미 채널 구조체 사이를 지나가는 공통 소스 라인을 포함하고,
    상기 공통 소스 라인과 상기 제1 채널 구조체 사이의 상기 제1 방향 거리는 상기 공통 소스 라인과 상기 제2 채널 구조체 사이의 상기 제1 방향 거리와 같고,
    상기 공통 소스 라인과 상기 제1 더미 채널 구조체 사이의 상기 제1 방향 거리는 상기 공통 소스 라인과 상기 제2 더미 채널 구조체 사이의 상기 제1 방향 거리와 상이하고,
    상기 제1 채널 구조체 및 상기 제2 채널 구조체는 상기 기판의 주표면에 수직한 제3 방향에 대하여, 상기 제1 방향에 수직한 제2 방향으로 연장되고 상기 제3 방향에 평행하고 상기 적층 구조체를 이등분하는, 중심면을 향하여 기울어진 것 것을 특징으로 하는 3차원 반도체 소자.
  2. 제1 항에 있어서,
    상기 공통 소스 라인은 상기 제1 더미 채널 구조체 및 상기 제2 더미 채널 구조체 중, 상기 제2 방향으로 연장되고 상기 중심면으로부터 더 먼 것에 더 가까운 것을 특징으로 하는 3차원 반도체 소자.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 채널 구조체 및 상기 제2 채널 구조체가 상기 제3 방향과 이루는 각도는 상기 제1 더미 채널 구조체 및 상기 제2 더미 채널 구조체가 상기 제3 방향과 이루는 각도보다 큰 것을 특징으로 하는 3차원 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 더미 채널 구조체 및 상기 제2 더미 채널 구조체는 상기 제3 방향에 평행한 것을 특징으로 하는 3차원 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 채널 구조체와 상기 제2 채널 구조체 사이에서 상기 공통 소스 라인은 상기 제3 방향에 대하여, 상기 제2 방향으로 연장되고 상기 중심면을 향하여 기울어진 것을 특징으로 하는 3차원 반도체 소자.
  7. 제6 항에 있어서,
    상기 제1 채널 구조체와 상기 제2 채널 구조체 사이에서 상기 공통 소스 라인이 상기 제3 방향과 이루는 각도는 상기 제1 더미 채널 구조체와 상기 제2 더미 채널 구조체 사이에서 상기 공통 소스 라인이 상기 제3 방향과 이루는 각도보다 큰 것을 특징으로 하는 3차원 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 더미 채널 구조체와 상기 제2 더미 채널 구조체 사이에서 상기 공통 소스 라인은 상기 제3 방향에 평행한 것을 특징으로 하는 3차원 반도체 소자.
  9. 제1 항에 있어서,
    상기 공통 소스 라인은 상기 패드 영역 및 상기 셀 영역을 가로지르는 것을 특징으로 하는 3차원 반도체 소자.
  10. 제1 항에 있어서,
    상기 제1 더미 채널 구조체 및 상기 제2 더미 채널 구조체보다 상기 셀 영역으로부터 더 먼 제3 더미 채널 구조체, 및 상기 제3 더미 채널 구조체로부터 상기 제1 방향으로 이격된 제4 더미 채널 구조체를 더 포함하고,
    상기 공통 소스 라인은 상기 제3 더미 채널 구조체와 상기 제4 더미 채널 구조체 사이를 지나가고,
    상기 공통 소스 라인과 상기 제3 더미 채널 구조체 사이의 상기 제1 방향 거리와 상기 공통 소스 라인과 상기 제4 더미 채널 구조체 사이의 상기 제1 방향 거리의 차이는 상기 공통 소스 라인과 상기 제1 더미 채널 구조체 사이의 상기 제1 방향 거리와 상기 공통 소스 라인과 상기 제2 더미 채널 구조체 사이의 상기 제1 방향 거리의 차이보다 큰 것을 특징으로 하는 3차원 반도체 소자.
  11. 제1 패드 영역, 상기 제1 패드 영역으로부터 제1 방향으로 이격된 제2 패드 영역, 및 상기 제1 패드 영역과 상기 제2 패드 영역 사이의 셀 영역을 포함하는 적층 구조체; 및
    상기 제1 패드 영역, 상기 셀 영역, 및 상기 제2 패드 영역을 가로지르는 제1 공통 소스 라인을 포함하고,
    상기 제1 패드 영역 및 상기 제2 패드 영역에서 상기 제1 공통 소스 라인은 기판의 주표면에 수직한 수직 방향에 평행하고,
    상기 셀 영역에서 상기 제1 공통 소스 라인은 상기 수직 방향에 대하여 기울어진 것을 특징으로 하는 3차원 반도체 소자.
  12. 제11 항에 있어서,
    상기 제1 패드 영역을 가로지르는 제2 공통 소스 라인을 더 포함하고,
    상기 제2 공통 소스 라인은 상기 수직 방향에 평행한 것을 특징으로 하는 3차원 반도체 소자.
  13. 제11 항에 있어서,
    상기 제2 패드 영역을 가로지르는 제3 공통 소스 라인을 더 포함하고,
    상기 제3 공통 소스 라인은 상기 수직 방향에 평행한 것을 특징으로 하는 3차원 반도체 소자.
  14. 제11 항에 있어서,
    상기 셀 영역에서 상기 제1 공통 소스 라인은 상기 수직 방향에 대하여, 상기 제1 방향으로 연장되고 상기 수직 방향에 평행하고 상기 적층 구조체를 이등분하는, 중심면을 향하여 기울어진 것을 특징으로 하는 3차원 반도체 소자.
  15. 제11 항에 있어서,
    상기 제1 방향으로 연장되고 상기 수직 방향에 평행하고 상기 적층 구조체를 이등분하는, 중심면과 상기 제1 공통 소스 라인 사이 거리는 상기 제1 방향 위치에 의존하여 변화하는 것을 특징으로 하는 3차원 반도체 소자.
  16. 제15 항에 있어서,
    상기 제1 패드 영역 및 상기 제2 패드 영역에서 상기 중심면과 상기 제1 공통 소스 라인 사이 거리는 상기 제1 방향 위치가 상기 셀 영역에서 멀어질수록 증가하는 것을 특징으로 하는 3차원 반도체 소자.
  17. 제15 항에 있어서,
    상기 제1 패드 영역 및 상기 제2 패드 영역에서 상기 중심면과 상기 제1 공통 소스 라인 사이 거리는 상기 제1 방향 위치가 상기 셀 영역에서 멀어질수록 증가하였다가 감소하는 것을 특징으로 하는 3차원 반도체 소자.
  18. 제15 항에 있어서,
    상기 제1 공통 소스 라인은 상기 셀 영역을 가로지르는 제1 부분, 상기 제1 패드 영역을 가로지르는 제2 부분, 및 상기 제2 패드 영역을 가로지르는 제3 부분을 포함하고,
    상기 제1 공통 소스 라인의 상기 제1 부분, 상기 제2 부분, 상기 제3 부분 각각은 상기 제1 방향에 평행하고,
    상기 제1 부분은 상기 제2 부분 및 상기 제3 부분보다 상기 중심면에 가까운 것을 특징으로 하는 3차원 반도체 소자.
  19. 제15 항에 있어서,
    상기 제1 공통 소스 라인은 복수의 부분들을 포함하고,
    복수의 부분들 각각은 제1 방향에 평행하고, 상기 중심면으로부터 거리가 상이한 것을 특징으로 하는 3차원 반도체 소자.
  20. 기판;
    제1 패드 영역, 상기 제1 패드 영역으로부터 제1 방향으로 이격된 제2 패드 영역, 및 상기 제1 패드 영역과 상기 제2 패드 영역 사이의 셀 영역을 포함하는 상기 기판 상의 적층 구조체;
    상기 기판에 수직하고, 상기 제1 방향으로 연장되고, 상기 적층 구조체를 이둥분하는 중심면의 일 측에 위치하고, 상기 제1 패드 영역을 각각 관통하는 제1 더미 채널 구조체 및 제2 더미 채널 구조체;
    상기 중심면의 타 측에 위치하고, 상기 제1 패드 영역을 각각 관통하는 제3 더미 채널 구조체 및 제4 더미 채널 구조체;
    상기 제1 더미 채널 구조체와 상기 제2 더미 채널 구조체 사이를 지나가는 제1 공통 소스 라인; 및
    상기 제3 더미 채널 구조체와 상기 제4 더미 채널 구조체 사이를 지나가는 제2 공통 소스 라인;을 포함하고,
    상기 제1 공통 소스 라인은 상기 제1 더미 채널 구조체와 상기 제2 더미 채널 구조체 중 상기 중심면으로부터 더 먼 것에 더 가깝고,
    상기 제2 공통 소스 라인은 상기 제3 더미 채널 구조체와 상기 제4 더미 채널 구조체 중 상기 중심면으로부터 더 먼 것에 더 가까운 것을 특징으로 하는 3차원 반도체 소자.
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