KR100772904B1 - 가변저항 메모리 장치 및 그 제조 방법 - Google Patents

가변저항 메모리 장치 및 그 제조 방법 Download PDF

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노유환
최병길
조우영
오형록
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Abstract

가변저항 메모리 장치가 제공된다. 가변저항 메모리 장치는 실리콘 기판, 상기 실리콘 기판상에 서로 일정 간격 이격되어 제 1방향으로 형성된 액티브 라인들, 상기 각 액티브 라인 상부와 접촉하며 서로 이격되어 형성된 스위칭 소자들, 상기 각 스위칭 소자와 연결되며 상부에 형성된 가변저항 소자들, 상기 가변저항 소자들 상층에 제 2 방향으로 서로 일정간격 이격되어 형성되며 상기 각 가변저항 소자와 연결된 다수의 로컬 비트라인들(M1), 상기 다수의 로컬 비트라인들의 상층에 상기 제 1 방향으로 서로 일정간격 이격되어 형성된 다수의 로컬 워드라인들(M2), 상기 다수의 로컬 워드라인의 상층에 상기 제 2방향으로 서로 일정간격 이격되어 형성된 다수의 글로벌 비트라인들(M3), 및 상기 다수의 글로벌 비트라인의 상층에 상기 제 1방향으로 서로 일정간격 이격되어 형성된 다수의 글로벌 워드라인들(M4)을 포함한다.

Description

가변저항 메모리 장치 및 그 제조 방법{Semiconductor memory device using variable resistive element and mabufacturing method thereof}
도 1은 일반적인 가변저항 소자를 이용한 메모리 셀을 나타낸다
도 2는 본 발명의 실시예들에 따른 메모리 장치의 메모리 셀 어레이를 포함하는 회로도를 나타낸다.
도 3은 도 2의 메모리 셀 어레이의 계층적 신호라인들의 레이아웃을 나타낸다.
도 4는 도 3의 A부분을 확대한 것으로 크로스 포인트 구조의 메모리 셀을 함께 나타낸다.
도 5는 도 4의 제 1방향의 단면도를 나타낸다.
도 6은 도 4의 제 2방향의 단면도를 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 메모리 장치의 단면도를 나타낸다.
본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 계층적 구조의 워드 라인과 비트 라인을 갖는 가변 저항 메모리 장치에 관한 것이다.
메모리 장치의 저전력화의 요구에 따라 비휘발성이며 리프레쉬가 필요없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로는 상변화 물질을 이용하는 PRAM(Phase change Random Access Memory)과 전이금속산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성체 물질을 이용한 MRAM(Mabnetic Random Access Memory)등이 있다. 차세대 메모리 장치를 구성하는 물질들의 공통점은 전류 또는 전압에 따라 그 저항값이 가변되며 전류 또는 전압이 사라져도 그 저항값을 그대로 유지하는 비휘발성 특성을 갖기 때문에 리프레쉬가 필요 없다는 것이다.
도 1은 일반적인 차세대 메모리 장치의 단위 메모리셀의 회로도이다.
도 1을 참조하면, 단위 메모리 셀(10)은 하나의 가변저항 소자(11)와 스위칭소자(12)를 포함한다.
가변저항 소자(11)는 비트 라인(BL)과 스위칭소자(12) 사이에 연결되며, 스위칭소자(12)는 가변저항 소자(11)와 워드라인(WL)에 연결된다.
도 1의 메모리 셀의 가변저항 소자(11)의 종류에 따라 메모리 장치는 PRAM, RRAM, MRAM 중의 하나일 수 있다. 구체적으로, PRAM인 경우에는 상기 가변저항 소자(11)는 온도에 따라 저항이 변하는 상 변화 물질(GST,Ge-Sb-Te)일 수 있고, RRAM인 경우에는 가변저항 소자(11)가 상부전극과 하부전극 사이에 배치된 전이금속산화물(Complex Metal Oxides)일 수 있고, MRAM인 경우에는 가변저항 소자(11)가 자성체의 상하부전극과 그사이의 절연체일 수 있다.
이러한 PRAM의 메모리 셀에 대해서는 미국 특허번호 제6,760,017에, RRAM의 메모리 셀에 대해서는 미국 특허번호 제6,753,561에 그리고 MRAM의 메모리셀에 대해서는 미국 특허번호 제6,274,674에 개시되어 있다.
메모리 장치의 고용량화의 요구에 따라 메모리 장치의 칩크기는 계속적으로 커지게 된다. 이에 따라 메모리 장치 내부의 각 신호라인들은 자체 저항, 기생저항과 커패시터 성분들이 증가하게 되고 이는 고속동작에 한계를 가져오게 된다. 이를 해결하기 위해 각 신호라인들을 계층적으로 구성하는 방법들이 기존 DRAM에 적용되고 있으며 이에 대해 미국특허번호 제6,069,815호에 개시되어 있다.
마찬가지로 가변저항 물질을 이용하는 차세대 메모리 장치의 고용량화 및 고속동작의 위해서는 내부 신호라인들의 계층화가 요구될 것이다. 그러므로 DRAM셀과 달리 가변저항 소자와 스위칭소자를 이용한 가변저항 메모리 셀에 적합한 계층적인 신호라인들의 레이아웃 구조가 필요하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 우수한 메모리 셀 효율을 갖는 가변저항 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 우수한 메모리 셀 효율을 갖는 가변저항 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 가변저항 메모리 장치는 실리콘 기판, 상기 실리콘 기판상에 서로 일정 간격 이격되어 제 1방향으로 형성된 액티브 라인들, 상기 각 액티브 라인 상부와 접촉하며 서로 이격되어 형성된 스위칭 소자들, 상기 각 스위칭 소자와 연결되며 상부에 형성된 가변저항 소자들, 상기 가변저항 소자들 상층에 제 2 방향으로 서로 일정간격 이격되어 형성되며 상기 각 가변저항 소자와 연결된 다수의 로컬 비트라인들, 상기 다수의 로컬 비트라인들의 상층에 상기 제 1 방향으로 서로 일정간격 이격되어 형성된 다수의 로컬 워드라인들, 상기 다수의 로컬 워드라인의 상층에 상기 제 2방향으로 서로 일정간격 이격되어 형성된 다수의 글로벌 비트라인들 및 상기 다수의 글로벌 비트라인의 상층에 상기 제 1방향으로 서로 일정간격 이격되어 형성된 다수의 글로벌 워드라인들을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 가변저항 메모리 장치는 실리콘 기판, 상기 실리콘 기판상에 서로 일정 간격 이격되어 제 1방향으로 형성된 액티브 라인들, 상기 각 액티브 라인 상부와 접촉하며 서로 이격되어 형성된 스위칭 소자들, 상기 스위칭 소자들과 연결되며 상부에 형성된 가변저항 소자들, 상기 각 가변저항 소자들 상층에 제 2 방향으로 서로 일정간격 이격되어 형성되며 상기 각 가변저항 소자와 연결된 다수의 로컬 비트라인들, 상기 다수의 로컬 비트라인들의 상층에 상기 제 1 방향으로 서로 일정간격 이격되어 형성된 로컬 워드라인들, 상기 제 1방향으로 가변저항 소자들의 복수개의 단위마다 상기 액티브 라인과 상기 로컬 워드라인을 연결하는 콘택들, 상기 다수의 로컬 워드라인의 상층에 상기 제 2방향으로 서로 일정간격 이격되어 형성된 다수의 글로벌 비트라인들 및 상기 다수의 글로벌 비트라인의 상층에 상기 제 1방향으로 서로 일정간격 이격되어 형성된 다수의 글로벌 워드라인들을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 가변저항 메모리 장치의 제조 방법은 실리콘 기판상에 서로 일정간격 이격되어 제 1방향으로 액티브 라인들 형성하는 단계, 상기 액티브 라인들 상층에 서로 일정간격 이격된 스위칭 소자들을 형성하는 단계, 상기 각 스위칭 소자의 상부에 가변저항 소자들을 형성하는 단계, 상기 가변저항 소자들 상부에 제 2 방향으로 서로 일정 간격 이격되고 상기 가변저항 소자와 연결된 다수의 로컬 비트라인들을 형성하는 단계, 상기 다수의 로컬 비트라인들의 상층에 상기 제 1 방향으로 다수의 로컬 워드라인들을 형성하는 단계, 상기 다수의 로컬 워드라인의 상층에 상기 제 2방향을 길이방향으로 다수의 글로벌 비트라인들을 형성하는 단계 및 상기 다수의 글로벌 비트라인의 상층에 상기 제 1방향을 길이방향으로 다수의 글로벌 워드라인들을 형성하는 단계를 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 "및/또는"으로 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서는 설명의 편의를 위해 상기 가변저항 소자가 상 변화 물질인 경우를 설명하나, 본 발명의 기술적 사상은 RRAM 및 MRAM등에도 적용될 수 있음은 당연하다.
이하 도면을 참조하면서 본 발명의 실시예를 설명한다.
도 2는 본 발명에 따른 실시예들에 따른 메모리 장치의 메모리 셀 어레이의 회로도를 나타낸다.
도 2를 참조하면, 메모리 장치는 로컬워드라인 드라이버 영역(210), 로컬 비트라인 선택영역(220) 및 메모리 셀 어레이 영역(230)을 포함한다.
로컬 워드라인 드라이버 영역(210)은 해당 글로벌 워드라인(GWL, GWL1)과 연결되며 로컬 워드라인 선택신호들(SA00~SA11)에 응답해서 로컬워드라인들(LWL0~LWL3) 중 하나를 선택 활성화하는 드라이버들이 위치한다. 상기 드라이버 들은 인버터형으로 구성될 수 있으나 이에 한정되지는 않는다.
로컬 비트라인 선택영역(220)은 로컬 비트라인 선택신호들(LA00~LA11)에 응답해서 해당 글로벌 비트라인(GBL)을 로컬 비트라인들(LBL0~LBL3) 중 하나에 연결하는 스위치들이 위치한다. 상기 스위치들은 NMOS 트랜지스터들만으로 구성될 수 있으나 이에 한정되지는 않는다.
메모리 셀 어레이영역(230)은 로컬 워드라인들(LWL0~LWL3)과 상기 로컬 워드라인들(LWL0~LWL3)과 교차하도록 형성된 로컬 비트라인들(LBL0~LBL3)이 배치된다. 상기 교차 영역에는 도 1의 가변저항 메모리 셀이 형성된다. 상기 메모리 셀의 가변저항 물질의 종류에 따라 메모리 장치(200)은 PRAM, RRAM, MRAM 중에 하나가 될 수 있다.
즉, 메모리 장치(200)의 가변저항 메모리 셀을 선택하기 위한 워드라인들과 비트라인들이 각각 글로벌 워드라인(GWL0, GWL1)과 로컬 워드라인(LWL), 글로벌 비트라인(GBL)과 로컬 비트라인(LBL)으로 계층적으로 구성한다.
도 3은 도 2의 메모리 장치의 메모리 셀 어레이의 계층적 신호라인들의 레이아웃을 나타낸다. 도 3을 참조하면, 메모리 셀 어레이는 글로벌 워드라인들(GWL), 로컬 워드라인들(LWL0~LWL3), 글로벌 비트라인들(GBL) 및 로컬 비트라인들(LBL0~LBL3)을 포함한다.
상기 글로벌 워드라인들(GWL)과 상기 로컬 워드라인들(LWL0~LWL3)은 제 1방향으로 형성되며, 상기 글로벌 비트라인들(GBL)과 상기 로컬 비트라인들(LBL0~LBL3)은 상기 제 1방향과 교차하는 제 2방향으로 형성된다. 상기 제 1방향 은 로우 방향이고 상기 제 2방향은 컬럼 방향일 수 있다.
상기 각 신호라인들은 전도성이 뛰어난 금속으로 형성되며 각각 다른 배선 층(Layer)에 형성된다. 즉, 상기 로컬 비트라인(LBL0~LBL3)은 제 1 금속배선층, 상기 로컬 워드라인(LWL0~LWL3)은 제 2 금속배선층, 상기 글로벌 비트라인(GBL)은 제 3 금속배선층 및 상기 글로벌 워드라인(GWL)은 제 4 금속배선층에 형성된다. 물론 각 금속배선층 사이에는 금속배선층들 간의 전기적 절연을 위한 절연막이 형성된다.
또한 상기 글로벌 비트라인들(GBL)은 4개의 상기 로컬 비트라인(LBL0~LBL3)당 각각 하나씩 배치되며, 상기 글로벌 워드라인들(GWL)은 4개의 상기 로컬 워드라인(LWL0~LWL3)당 각각 하나씩 배치된다. 물론 상기 글로벌 라인들(GBL 또는 GWL) 각각에 배치되는 로컬 라인들(LBL0~LBL3, LWL0~LWL3)의 수는 2n(단, n은 자연수)개로 확대 가능하다.
도 4는 도 3의 A부분을 확대한 것으로 크로스 포인트(Cross Point) 구조의 메모리 셀을 나타낸다. 크로스 포인트 구조의 메모리 셀이란 워드라인과 비트라인들의 교차영역에 교차영역과 거의 동일한 크기의 메모리 셀이 형성되는 것을 의미하며, 크로스 포인트 메모리 셀 구조를 갖는 메모리 장치는 최대의 메모리 셀 효율을 가질 수 있다.
도 4를 참조하면, 각각의 로컬 워드라인(LWL)과 각각의 로컬 비트라인(LBL)들이 교차하는 영역(도 4에서는 원으로 표시함)에 각각 가변 저항 메모리 셀들이 위치하고 있어 크로스 포인트 메모리 셀 구조가 형성 배치된 것을 보여 주고 있다.
도 5는 도 4의 제 1방향의 단면도를 나타내고, 도 6은 도 4의 제 2방향의 단면도를 나타낸다. 이하 도 3 내지 도 6을 참조하면서 그 레이아웃 및 제조 방법을 함께 설명한다.
도 3 내지 도 6을 참조하면, 반도체 기판(P-sub)상에 복수개의 액티브 라인(ACT)들이 일정간격 서로 이격되어 제 1방향(예를 들어, x방향)을 길이방향으로 형성 배치된다. 상기 액티브 라인(ACT)은 고농도의 불순물이 도핑된 n+ 물질인 것이 바람직하다.
상기 액티브 라인(ACT)의 상부와 접촉하며, 서로 이격되어 스위칭 소자(12)가 형성 배치된다. 상기 스위칭 소자는 다이오드인 것이 바람직하며, 선택적 에피텍셜 성장법(selective epitaxial growth)으로 형성하는 것이 바람직하다.
상기 각 스위칭소자의 상부에 하부콘택(BC)을 형성한다. 상기 하부콘택은 상기 스위칭소자의 양극과 로컬비트라인을 전기적으로 연결한다.
상기 각각의 하부콘택 상부에 가변저항 물질(GST,Ge,Sb,Te)을 형성 배치한다. 여기서, 가변저항 물질(GST)은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질로 변형가능하다.
이후 상기 각각의 가변저항 물질(GST) 상부에 상부콘택(TC)을 형성함으로써 가변저항 메모리 셀들이 완성된다.
상기 메모리 셀들의 상부에는 상기 메모리 셀들을 선택하기 위한 신호라인들을 배치하기 위한 배선층들이 형성된다.
상기 배선층들 중 최하부층인 제 1금속배선층(M1)에는 로컬 비트라인들(LBL0~LBL3)이 제 2방향(예를 들어, y방향)을 길이방향으로 하여 일정간격 이격되어 형성 배치된다. 상기 로컬 비트라인들(LBL0~LBL3)은 상기 가변저항 소자와 상기 상부콘택(TC)을 통해 연결된다.
상기 제 1금속배선층(M1)의 상층의 제 2금속배선층(M2)에는 상기 로컬 워드라인들(LWL0~LWL3)이 상기 제 1방향(예를 들어, x방향)을 길이 방향으로 하여 일정 간격 이격되어 형성 배치된다. 상기 로컬 워드라인들(LWL0~LWL3) 각각은 상기 액티브 라인(ACT)들 각각과 대응되어 배치되며, 상기 액티브 라인(ACT)들과는 워드라인콘택(WC)을 통해 각각 연결된다. 상기 워드라인콘택(WC)은 도 3의 서브 워드라인 드라이브영역에만 배치되는 것이 가장 바람직하나, 상기 액티브 라인(ACT)의 저항을 감소하기 위해 복수의 메모리 셀을 단위로 하여 형성될 수 있다.
또한 상기 워드라인콘택(WC)과 인접한 메모리 셀은 다른 메모리 셀들과 주변 환경이 다르게 공정이 진행되어 제조되므로 메모리 셀 특성이 다를 수 있으므로, 도 7에서 도시된 바와 같이 상기 가변저항 물질(GST) 상부의 상부콘택(TC)을 형성하지 않을 수도 있다. 즉, 상기 워드라인콘택(WC)에 인접한 메모리 셀은 더미 메모리 셀 역할을 할 수도 있다. 이 경우 상기 더미 메모리 셀은 상기 제 2방향(예를 들어, y방향)으로 형성될 것이다.
상기 제 2금속배선층(M2)의 상층인 제 3금속배선층(M3)에는 상기 글로벌 비 트라인들이 상기 제 2방향(예를 들어, y방향)을 길이방향으로 하여 일정간격 이격되어 형성 배치된다. 상기 글로벌 비트라인들 각각은 상기 로컬 비트라인들 4개(LBL0~LBL3)에 하나씩 배치되며, 도 2의 로컬비트라인 선택영역(220)에서 로컬 비트라인 선택신호들(LA00~LA11)에 응답해서 선택 트랜지스터들을 통해 상기 로컬 비트라인들에 선택적으로 연결된다.
상기 제 3금속배선층(M3)의 상층인 제 4금속배선층(M4)에는 상기 글로벌 워드라인들이 상기 제 1방향(예를 들어, x방향)을 길이방향으로 하여 일정간격 이격되어 형성 배치된다. 상기 글로벌 워드라인들 각각은 상기 로컬 워드라인들 4개(GWL0~GWL3)에 하나씩 배치되며, 도 2의 로컬워드라인 드라이버 영역(210)에서 각 드라이버를 통해 상기 로컬 워드라인에 선택적으로 연결된다.
상기 신호라인들 각각은 전기전도성이 우수한 금속으로 배치하는 것이 바람직하며, 각 금속배선층(M1~M4) 사이에는 전기적 절연을 위한 절연막들이 형성되는 것은 당연하다.
도 2, 도 3, 도 4에서 하나의 글로벌 비트라인당 4개의 로컬 비트라인이 할당 배치되고, 하나의 글로벌 워드라인당 4개의 로컬 워드라인이 할당 배치되는 것을 설명하였으나, 본 발명의 보호 범위는 이에 한정되지 않고 하나의 글로벌 비트라인 또는 하나의 글로벌 워드라인에 각각 다양한 수의 로컬 비트라인 또는 로컬 워드라인을 배치할 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 가변저항 메모리 장치는 로컬비트라인, 로컬워드라인, 글로벌비트라인, 글로벌워드라인을 각각 다른 금속배선층에 형성하여 고속동작을 가능하게 하며, 또한 상기 로컬 비트라인과 상기 로컬 워드라인이 교차하는 영역마다 가변저항 메모리 셀들을 형성하므로 최적의 메모리 셀 효율을 확보할 수 있다.

Claims (17)

  1. 실리콘 기판;
    상기 실리콘 기판상에 서로 일정 간격 이격되어 제 1방향으로 형성된 액티브 라인들;
    상기 각 액티브 라인 상부와 접촉하며 서로 이격되어 형성된 스위칭 소자들;
    상기 각 스위칭 소자와 연결되며 상부에 형성된 가변저항 소자들;
    상기 가변저항 소자들 상층에 제 2 방향으로 서로 일정간격 이격되어 형성되며 상기 각 가변저항 소자와 연결된 다수의 로컬 비트라인들(M1);
    상기 다수의 로컬 비트라인들의 상층에 상기 제 1 방향으로 서로 일정간격 이격되어 형성된 다수의 로컬 워드라인들(M2);
    상기 다수의 로컬 워드라인의 상층에 상기 제 2방향으로 서로 일정간격 이격되어 형성된 다수의 글로벌 비트라인들(M3); 및
    상기 다수의 글로벌 비트라인의 상층에 상기 제 1방향으로 서로 일정간격 이격되어 형성된 다수의 글로벌 워드라인들(M4)을 포함하는 가변저항 메모리 장치.
  2. 제 1항에 있어서, 상기 로컬 워드라인들은 상기 액티브 라인들과 일대일로 대응되어 배치되며 콘택에 의해 연결되는 가변저항 메모리 장치.
  3. 제 1항에 있어서, 상기 다수의 로컬 비트 라인들은 2n(단, n은 자연수)개 단 위로 구분 가능하고, 상기 다수의 글로벌 비트라인들의 각각은 상기 다수의 로컬비트라인들의 2n개 단위로 할당 배치되는 가변저항 메모리 장치.
  4. 제 1항에 있어서, 상기 다수의 로컬 워드 라인들은 2n(단, n은 자연수)개 단위로 구분 가능하고, 상기 다수의 글로벌 워드라인들의 각각은 상기 다수의 로컬 워드라인들의 2n개 단위로 할당 배치되는 가변저항 메모리 장치.
  5. 제 3항에 있어서, 상기 다수의 글로벌 비트라인들 각각은 로걸 비트라인 선택신호에 응답해서 상기 2n개의 로컬 비트라인들 중 하나의 로컬 비트라인과 선택적으로 연결되는 가변저항 메모리 장치.
  6. 제 4항에 있어서, 상기 다수의 글로벌 워드라인들 각각은 로컬 워드라인 선택신호들에 응답해서 상기 2n개의 로컬 워드라인들 중 하나의 로컬 워드라인과 선택적으로 연결되는 가변저항 메모리 장치.
  7. 제 1항에 있어서, 상기 스위칭 소자는 다이오드로 구성되며, 상기 다이오드의 음극은 상기 액티브 라인과 연결되며 상기 다이오드의 양극은 상기 가변저항 소자와 연결되는 가변저항 메모리 장치.
  8. 제 7항에 있어서, 상기 가변저항 소자는 상부전극과 하부전극사이에 배치된 상변화 물질 또는 전이금속산화물질을 포함하는 것을 특징으로 하는 가변저항 반도체 메모리 장치
  9. 실리콘 기판;
    상기 실리콘 기판상에 서로 일정 간격 이격되어 제 1방향으로 형성된 액티브 라인들;
    상기 각 액티브 라인 상부와 접촉하며 서로 이격되어 형성된 스위칭 소자들;
    상기 스위칭 소자들과 연결되며 상부에 형성된 가변저항 소자들;
    상기 각 가변저항 소자들 상층에 제 2 방향으로 서로 일정간격 이격되어 형성되며 상기 각 가변저항 소자와 연결된 다수의 로컬 비트라인들(M1);
    상기 다수의 로컬 비트라인들의 상층에 상기 제 1 방향으로 서로 일정간격 이격되어 형성된 로컬 워드라인들(M2);
    상기 제 1방향으로 가변저항 소자들의 복수개의 단위마다 상기 액티브 라인과 상기 로컬 워드라인을 연결하는 콘택들;
    상기 다수의 로컬 워드라인의 상층에 상기 제 2방향으로 서로 일정간격 이격되어 형성된 다수의 글로벌 비트라인들(M3); 및
    상기 다수의 글로벌 비트라인의 상층에 상기 제 1방향으로 서로 일정간격 이격되어 형성된 다수의 글로벌 워드라인들(M4)을 포함하는 가변저항 메모리 장치.
  10. 제 9항에 있어서, 상기 콘택에 인접한 가변저항 소자는 상기 로컬 비트라인 과 연결되지 않고 더미 메모리 셀을 형성하는 것을 특징으로 하는 가변저항 메모리 장치.
  11. 제 10항에 있어서, 상기 더미 메모리 셀은 상기 제 2방향으로 서로 이격되어 형성된 것을 특징으로 하는 가변저항 메모리 장치.
  12. 실리콘 기판상에 서로 일정간격 이격되어 제 1방향으로 액티브 라인들 형성하는 단계;
    상기 액티브 라인들 상층에 서로 일정간격 이격된 스위칭 소자들을 형성하는 단계;
    상기 각 스위칭 소자의 상부에 가변저항 소자들을 형성하는 단계;
    상기 가변저항 소자들 상부에 제 2 방향으로 서로 일정 간격 이격되고 상기 가변저항 소자와 연결된 다수의 로컬 비트라인들을 형성하는 단계;
    상기 다수의 로컬 비트라인들의 상층에 상기 제 1 방향으로 다수의 로컬 워드라인들을 형성하는 단계;
    상기 다수의 로컬 워드라인의 상층에 상기 제 2방향을 길이방향으로 다수의 글로벌 비트라인들을 형성하는 단계; 및
    상기 다수의 글로벌 비트라인의 상층에 상기 제 1방향을 길이방향으로 다수의 글로벌 워드라인들을 형성하는 단계를 포함하는 가변저항 메모리 장치의 제조 방법.
  13. 제 12항에 있어서, 상기 로컬 워드라인들과 각각 대응하는 상기 액티브 라인과 연결하는 콘택을 형성하는 단계를 더 포함하는 가변저항 메모리 장치의 제조 방법.
  14. 제 12항에 있어서, 상기 스위칭 소작는 다이오드이며 선택적 에피택셜 성장(selective epitaxial growth)방법을 통해 형성되는 가변저항 메모리 장치의 제조방법.
  15. 제 14항에 있어서, 상기 다이오드와 그 상부의 가변저항 소자 사이에 하부콘택을 형성하는 단계를 더 포함하는 가변저항 메모리 장치의 제조방법.
  16. 제 15항에 있어서, 상기 가변저항 소자와 그 상부의 로컬 비트라인 사이에 상부 콘택을 형성하는 단계를 더 포함하는 가변저항 메모리 장치의 제조방법.
  17. 제 13항에 있어서, 상기 가변저항 소자와 그 상부의 로컬 비트라인 사이에 상부 콘택을 형성하되, 상기 콘택에 인접한 가변저항 소자와 그 상부의 로컬 비트라인 사이에는 상기 상부 콘택을 형성하지 않는 단계를 더 포함하는 가변저항 메모리 장치의 제조방법.
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