KR20210155735A

KR20210155735A - 반도체 메모리 장치

Info

Publication number: KR20210155735A
Application number: KR1020200181275A
Authority: KR
Inventors: 김송이
Original assignee: 삼성전자주식회사
Priority date: 2020-06-15
Filing date: 2020-12-22
Publication date: 2021-12-23

Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판 상을 제 1 방향으로 가로지르며 서로 평행한 복수개의 제 1 도전 라인들, 상기 제 1 도전 라인들은 각각 서로 반대되는 제 1 단부들과 제 2 단부들을 포함하고, 상기 제 1 방향은 상기 기판의 상면에 평행하고; 상기 제 1 도전 라인들의 상기 제 1 단부들에 각각 연결되는 제 1 선택 트랜지스터들; 및 상기 제 1 도전 라인들의 상기 제 2 단부들에 각각 연결되는 제 2 선택 트랜지스터들을 포함하되, 상기 제 1 선택 트랜지스터들 각각은 제 1 게이트 폭을 가지고, 상기 제 2 선택 트랜지스터들 각각은 상기 제 1 게이트 폭보다 작은 제 2 게이트 폭을 가진다.

Description

반도체 메모리 장치{Semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 집적도가 보다 향상된 반도체 메모리 장치에 관한 것이다.

일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.

본원 발명이 해결하고자 하는 과제는 집적도가 향상된 반도체 메모리 장치를 제공하는데 있다.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기제로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명에 따른 반도체 메모리 장치는, 기판 상을 제 1 방향으로 가로지르며 서로 평행한 복수개의 제 1 도전 라인들, 상기 제 1 도전 라인들은 각각 서로 반대되는 제 1 단부들과 제 2 단부들을 포함하고, 상기 제 1 방향은 상기 기판의 상면에 평행하고; 상기 제 1 도전 라인들의 상기 제 1 단부들에 각각 연결되는 제 1 선택 트랜지스터들; 및 상기 제 1 도전 라인들의 상기 제 2 단부들에 각각 연결되는 제 2 선택 트랜지스터들을 포함하되, 상기 제 1 선택 트랜지스터들 각각은 제 1 게이트 폭을 가지고, 상기 제 2 선택 트랜지스터들 각각은 상기 제 1 게이트 폭보다 작은 제 2 게이트 폭을 가진다.

본 발명의 일 양태에 따른 반도체 메모리 장치는, 주변회로부 상에 배치되는 셀 어레이부를 포함하되, 상기 셀 어레이부는: 제 1 방향으로 연장되며 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격된 제 1 도전 라인들; 상기 제 2 방향으로 상기 제 1 도전 라인들 상을 가로지르며 상기 제 1 방향으로 서로 이격된 제 2 도전 라인들; 및 상기 제 1 도전 라인들과 상기 제 2 도전 라인들 사이에서 각각 배치되는 메모리 셀들을 포함하고, 상기 주변회로부는: 기판에 배치되며 상기 제 1 도전 라인들과 연결되는 제 1 도전라인 선택 트랜지스터들; 및 상기 기판에 배치되며 상기 제 2 도전 라인들과 연결되는 제 2 도전라인 선택 트랜지스터들을 포함하고, 상기 제 1 선택 트랜지스터들 각각은 제 1 게이트 폭을 가지고, 상기 제 2 선택 트랜지스터들 각각은 상기 제 1 게이트 폭과 다른 제 2 게이트 폭을 가진다.

본 발명의 다른 양태에 따른 반도체 메모리 장치는, 기판 상을 제 1 방향으로 가로지르는 제 1 도전 라인들; 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 1 도전 라인들 상을 가로지르는 제 2 도전 라인들; 상기 제 2 도전 라인들 상을 상기 제 1 방향으로 가로지르는 제 3 도전 라인들; 상기 제 3 도전 라인들 상을 상기 제 2 방향으로 가로지르는 제 4 도전 라인들; 및 상기 기판에 배치되며 상기 제 1 내지 제 4 도전 라인들과 각각 연결되는 제 1 내지 제 4 선택 영역들을 포함하되, 상기 제 1 선택 영역과 상기 제 3 선택 영역은 상기 제 1 방향으로 서로 이격되고, 상기 제 2 선택 영역과 상기 제 4 선택 영역은 상기 제 2 방향으로 서로 이격되고, 각각 상기 제 1 방향으로 길쭉하며, 상기 제 1 선택 영역의 면적은 상기 제 3 선택 영역과 다르거나 또는 상기 제 2 선택 영역의 면적은 상기 제 4 선택 영역과 다르다.

본 발명에서는 주변회로부가 셀 어레이 부 아래에 배치되어 고집적화된 반도체 메모리 장치를 구현할 수 있다. 또한, Planar 타입의 트랜지스터가 아닌, 입체형 트랜지스터들(게이트 돌출부들을 가진 트랜지스터, FinFET, MBCFET)을 이용하여, 성능의 열화 없이, 선택 트랜지스터들이 배치되는 영역의 면적을 줄여 고집적화에 더욱 유리할 수 있다.

도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 영역을 나타내는 개략적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메모리 영역의 일부분을 나타내는 회로도이다.
도 4a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다.
도 4b는 도 4a를 IA-IA’선으로 자른 단면도이다.
도 5a는 본 발명의 실시예들에 따른 주변회로부의 평면도이다.
도 5b는 본 발명의 실시예들에 따라 도 5a를 IB-IB’선과 IC-IC’선으로 자른 단면도들이다.
도 5c는 본 발명의 실시예들에 따라 도 5a를 ID-ID’선, IE-IE’선 및 IF-IF’선으로 자른 단면도들이다.
도 5d는 본 발명의 실시예들에 따라 도 5a를 ID-ID’선, IE-IE’선 및 IF-IF’선으로 자른 단면도들이다.
도 6a는 본 발명의 실시예들에 따른 주변회로부의 평면도이다.
도 6b는 본 발명의 실시예들에 따라 도 6a를 ID-ID’선, IE-IE’선 및 IF-IF’선으로 자른 단면도들이다.
도 7a는 본 발명의 실시예들에 따른 주변회로부의 평면도이다.
도 7b는 본 발명의 실시예들에 따라 도 7a를 IB-IB’선과 IC-IC’선으로 자른 단면도들이다.
도 7c는 본 발명의 실시예들에 따라 도 7a를 ID-ID’선, IE-IE’선 및 IF-IF’선으로 자른 단면도들이다.
도 8a는 본 발명의 실시예들에 따른 주변회로부의 평면도이다.
도 8b는 본 발명의 실시예들에 따라 도 8a를 ID-ID’선, IE-IE’선 및 IF-IF’선으로 자른 단면도들이다.
도 9a는 본 발명의 실시예들에 따라 도 8a를 IB-IB’선으로 자른 단면이다.
도 9b는 본 발명의 실시예들에 따라 도 8a를 ID-ID’선, IE-IE’선 및 IF-IF’선으로 자른 단면도들이다.
도 10a는 본 발명의 실시예들에 따른 주변회로부의 평면도이다.
도 10b 내지 도 10d는 본 발명의 실시예들에 따라 도 10a를 ID-ID'선, IE-IE'선 및 IF-IF'선으로 자른 단면도들이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다.
도 12는 도 11의 셀 어레이부와 주변회로부 간의 연결 관계를 나타내는 사시도이다.
도 13a 내지 도 13d는 본 발명의 실시예들에 따른 주변회로부의 평면도들을 나타낸다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다.
도 15는 도 14의 셀 어레이부와 주변회로부 간의 연결 관계를 나타내는 사시도이다.
도 16a 및 16b는 본 발명의 실시예들에 따른 주변회로부의 평면도들을 나타낸다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다.
도 18은 도 17의 셀 어레이부와 주변회로부 간의 연결 관계를 나타내는 사시도이다.
도 19a 및 19b는 본 발명의 실시예들에 따른 주변회로부의 평면도들을 나타낸다.
도 20은 도 12의 변형예이다.
도 21은 도 20에 포함되는 주변회로부의 확대도이다.

이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치에 대해 상세히 설명하기로 한다.

도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 개략 블록도이다.

도 1을 참조하면, 반도체 메모리 장치는 메모리 영역(MEM)과, 메모리 영역(MEM) 둘레의 주변 회로 영역(PERI)을 포함한다.

일 실시예에 따르면, 메모리 영역(MEM)에는 메모리 셀 어레이, 및 메모리 셀들을 구동하는 셀 구동 회로들이 배치될 수 있다. 메모리 셀 어레이는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)을 포함하며, 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 지점들에 메모리 셀들이 연결된다. 메모리 셀들은 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴을 포함한다. 예를 들어, 가변 저항 패턴은 상변화 물질(phase change materials), 전이 금속 산화물(transition metal oxide) 또는 자성체 물질(magnetic materials)를 포함한다. 일 실시예에서, 메모리 셀들은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 메모리 셀들 및 셀 선택 회로들에 대해서는 도 2 및 도 3을 참조하여 보다 상세히 설명한다.

주변 회로 영역(PERI)에는 어드레스 디코더(31), 비트 라인 선택부(33), 데이터 입출력 회로(35), 입출력 버퍼(37) 및 제어부(39)가 배치될 수 있다.

어드레스 디코더(31)는 외부에서 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL) 및 비트 라인(BL)을 선택한다. 어드레스(ADDR)는 워드 라인(WL)을 선택하기 위한 행 어드레스(row address)와 비트 라인(BL)을 선택하기 위한 열 어드레스(column address)를 포함한다. 어드레스 디코더(31)는 비트 라인(BL)을 선택하기 위한 비트 라인 선택 신호(YSi)를 발생하며, 비트 라인 선택 신호(YSi)를 비트 라인 선택부(33)로 제공한다.

비트 라인 선택부(33)는 비트 라인들(BL)을 통해 메모리 영역(MEM)과 연결되며, 데이터 라인(DL) 및 센싱 라인(SL)을 통해 데이터 입출력 회로(35)와 연결된다. 비트 라인 선택부(33)는 어드레스 디코더(31)로부터 제공되는 비트 라인 선택 신호(YSi)에 응답하여 비트 라인(BL)과 데이터 라인(DL)을 전기적으로 연결하거나, 비트 라인(BL)과 센싱 라인(SL)을 연결한다. 일 실시예에 따르면, 메모리 셀과 연결되는 비트 라인들(BL)은 다수의 글로벌 비트 라인(도 2의 GBL0)과 다수의 로컬 비트 라인(도 2의 LBL0~LBL3)을 이용한 계층적 구조를 가질 수 있다. 이러한 경우, 비트 라인 선택부(33)는, 글로벌 비트 라인들(도 2의 GBL0) 중 어느 하나를 선택하는 글로벌 비트 라인 선택부와, 로컬 비트 라인들(도 2의 LBL0~LBL3) 중 어느 하나를 선택하는 로컬 비트 라인 선택부를 포함할 수 있다. 또한, 일 실시예에 따르면, 글로벌 비트 라인 선택부는 주변 회로 영역(PERI)에 배치되고, 로컬 비트 라인 선택부는 메모리 영역(MEM)에 배치될 수 있다.

데이터 입출력 회로(35)는 메모리 셀 어레이에 데이터들(DI)을 기입하거나, 메모리 셀 어레이로부터 데이터들(DO)을 독출한다. 이를 위해 데이터 입출력 회로(135)는 쓰기 드라이버(write driver;32) 및 감지 증폭기(sense amplifier; 34)를 포함한다.

쓰기 드라이버(32)는 기입 동작시 데이터 라인(DL)을 통해 선택된 비트 라인(BL)으로 프로그램(또는 쓰기) 전류를 제공한다. 보다 상세하게, 쓰기 드라이버(32)는 제어부(39)로부터 셋 펄스(P_SET) 또는 리셋 펄스(P_RST)를 입력 받아, 셋 전류(set current) 또는 리셋 전류(reset current)를 발생시킨다. 쓰기 드라이버(32)는 입출력 버퍼(37)로부터 데이터(DI)를 제공받아, 비트라인 선택부(33)를 통해 셋 전류 또는 리셋 전류를 선택된 비트 라인(BL)으로 제공한다. 또한, 쓰기 드라이버(32)는 제어부(39)로부터 제공되는 바이어스 전압(DC_BIAS)에 따라 선택된 비트 라인(BL)에 공급되는 전류량을 제어할 수 있다. 즉, 쓰기 드라이버(32)는 데이터 '0'이 입력되는 경우에는 셋 펄스(P_SET)에 응답하여 메모리 셀에 셋 전류를 제공하고, 데이터 '1'이 입력되는 경우에는 리셋 펄스(P_RST)에 응답하여 메모리 셀에 리셋 전류를 제공한다.

감지 증폭기(34)는 독출 동작시 센싱 라인(SL)을 통해 선택된 메모리 셀의 데이터(DO)를 독출한다. 보다 상세하게, 감지 증폭기(34)는 독출 동작시 센싱 라인(SL)을 통해 메모리 셀 어레이로 읽기 전류를 제공한다. 감지 증폭기(34)는 독출 동작시 센싱 라인(SL)의 전압과 기준 전압을 비교함으로써, 메모리 셀에 저장된 데이터(DO)를 독출할 수 있다. 감지 증폭기(34)를 통해 독출된 데이터(DO)는 입출력 버퍼(37)를 통해 외부로 출력될 수 있다.

입출력 버퍼(37)는 외부에서 입력된 데이터(DATA)를 쓰기 드라이버(32)에 제공하거나, 감지 증폭기(34)에서 독출한 데이터(DATA)를 외부로 출력한다.

제어부(39)는 외부에서 제공된 명령 신호(CTRL)에 따라, 반도체 메모리 장치를 제어하는 제어 신호들을 출력한다. 즉, 제어부(39)는 기입 동작시에는 쓰기 드라이버(32)의 동작을 제어하며, 독출 동작시에는 감지 증폭기(34)의 동작을 제어한다. 구체적으로, 제어부(39)에서는 기입 동작시 프로그램 전류를 발생시키기 위한 셋 펄스(P_SET) 또는 리셋 펄스(P_RST)를 쓰기 드라이버(32)로 제공한다. 그리고, 제어부(39)는 메모리 셀에 공급되는 전류량을 제어하기 위한 바이어스 전압(DC_BIAS)를 쓰기 드라이버(32)로 제공한다. 또한, 제어부(39)에서는 독출 동작시, 센싱 라인(SL)의 전압과 비교하기 위한 기준 전압(VREF)을 감지 증폭기(34)로 제공한다.

도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치의 메모리 영역을 나타내는 개략적인 회로도이다.

도 2를 참조하면, 메모리 영역(MEM)은 셀 어레이 영역들(10)과, 셀 어레이 영역들(10) 주변의 코어 영역들(20)을 포함한다.

셀 어레이 영역(10)에는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)이 배치되며, 워드 라인(WL)과 비트 라인(BL)이 교차하는 지점들에 메모리 셀들(MC)이 연결된다. 일 실시예에서, 메모리 셀들(MC)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함한다.

코어 영역(20)은 워드 라인들(WL)을 선택하는 워드 라인 드라이버(SWD)가 배치되는 워드라인 드라이버 영역(21)과, 비트 라인들(BL)을 선택하는 비트라인 선택 회로들(YST)이 배치되는 비트라인 선택영역(22)을 포함할 수 있다.

셀 어레이 영역들(10)은 2차원적으로 배열될 수 있으며, 셀 어레이 영역들(10) 사이에 코어 영역(20)이 배치될 수 있다. 일 실시예에 따르면, 제 1 방향(D1)으로 인접하는 셀 어레이 영역들(10) 사이에 워드라인 드라이버 영역(21))이 배치되며, 제 2 방향(D2)으로 인접하는 셀 어레이 영역들(10) 사이에 비트라인 선택 영역(22)이 배치될 수 있다.

보다 상세하게, 각각의 셀 어레이 영역들(10)은 복수 개의 워드 라인들(WL), 비트 라인들(BL) 및 메모리 셀들(MC)을 포함한다. 일 실시예에서, 워드 라인들(WL)은 도면에 도시된 것처럼, 복수의 메인 워드 라인들(MWL)과 복수의 서브 워드 라인들(SWL)을 이용한 계층적 워드 라인 구조를 가질 수 있다. 또한, 비트 라인들(BL)은 복수의 글로벌 비트 라인들(GBL)과 복수의 로컬 비트 라인들(LBL)을 이용한 계층적 비트 라인 구조를 가질 수 있다. 그리고, 복수의 서브 워드 라인들(SWL)이 워드라인 드라이버들(SWD)을 통해 하나의 메인 워드 라인(MWL)에 선택적으로 연결될 수 있다. 그리고, 복수의 로컬 비트 라인들(LBL) 각각은 비트라인 선택 회로들(YST)을 통해 하나의 글로벌 비트 라인(GBL)에 선택적으로 연결될 수 있다. 이러한 구조에서, 메모리 셀들(MC)은 서브 워드 라인(SWL)과 로컬 비트 라인(LBL)의 교차점(cross-point)에 연결될 수 있다. 일 실시예에서, 각각의 메모리 셀들(MC)은 가변 저항 패턴(11)와 스위칭 소자(12)를 포함한다. 가변 저항 패턴(11)는 로컬 비트 라인(LBL)과 스위칭 소자(12) 사이에 연결되며, 스위칭 소자(12)는 가변 저항 패턴(11)와 서브 워드 라인(SWL) 사이에 연결된다.

가변 저항 패턴(11)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 물질을 포함한다. 일 실시예에서, 가변 저항 패턴은 GST(Ge-Sb-Te)와 같이 온도에 따라 저항이 변화하는 상변화 물질을 포함하는 것을 예로 들어 설명한다. 상변화 물질은 온도에 따라 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 이러한 가변 저항 패턴(11)는 로컬 비트 라인(LBL)을 통해 공급되는 전류의 양에 따라 결정 상태가 변화될 수 있다. 구체적으로, 가변 저항 패턴(11)를 구성하는 상변화 물질은 전류 공급에 의해 제 1 시간 동안 용융 온도보다 높은 온도로 가열한 뒤 급속히 냉각시키면 비정질 상태를 가질 수 있다. 상변화 물질이 비정질 상태일 때, 메모리 셀에는 리셋 상태(RESET state) 또는 데이터 '1'이 저장된 상태일 수 있다. 그리고, 상변화 물질은, 결정화 온도보다 높고 용융 온도보다는 낮은 온도에서 제 1 시간보다 긴 제 2 시간 동안 가열한 뒤 서서히 냉각시키면 결정 상태를 가질 수 있다. 상변화 물질이 결정 상태일 때, 메모리 셀(MC)에는 셋 상태(SET state) 또는 데이터 '0'이 저장된 상태일 수 있다. 이와 같이, 상변화 물질에 전류를 공급하여 데이터를 저장하고, 상변화 물질의 저항값을 측정하여 메모리 셀로부터 데이터를 읽어낼 수 있다.

상기 가변 저항 패턴(11)는 칼코게나이드(chalcogenide)계 원소인 Te, Se 및 S 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상기 가변 저항 패턴(11)는 GeTe, GeSe, GeS, SbSe, SbTe, SbS, SnSb, InSe, InSb, AsTe, AlTe, GaSb, AlSb, BiSb, ScSb, Ysb, CeSb, DySb, 및 NdSb와 같은 2원계 물질, GeSbSe, AlSbTe, AlSbSe, SiSbSe, SiSbTe, GeSeTe, InGeTe, GeSbTe, GeAsTe, SnSeTe, GeGaSe, BiSbSe, GaSeTe, InGeSb, GaSbSe, GaSbTe, InSbSe, InSbTe, SnSbSe, SnSbTe, ScSbTe, ScSbSe, ScSbS, YSbTe, YSbSe, YSbS, CeSbTe, CeSbSe, CeSbS, DySbTe, DySbSe, DySbS, NdSbTe, NdSbSe, 및 NdSbS와 같은 3원계 물질, GeSbTeS, BiSbTeSe, AgInSbTe, GeSbSeTe, GeSnSbTe, SiGeSbTe, SiGeSbSe, SiGeSeTe, BiGeSeTe, BiSiGeSe, BiSiGeTe, GeSbTeBi, GeSbSeBi, GeSbSeIn, GeSbSeGa, GeSbSeAl, GeSbSeTl, GeSbSeSn, GeSbSeZn, GeSbTeIn, GeSbTeGa, GeSbTeAl, GeSbTeTl, GeSbTeSn, GeSbTeZn, ScGeSbTe, ScGeSbSe, ScGeSbS, YGeSbTe, YGeSbSe, YGeSbS, CeGeSbTe, CeGeSbSe, CeGeSbS, DyGeSbTe, DyGeSbSe, DyGeSbS, NdGeSbTe, NdGeSbSe, 및 NdGeSbS 와 같은 4원계 물질, InSbTeAsSe, GeScSbSeTe, GeSbSeTeS, GeScSbSeS, GeScSbTeS, GeScSeTeS, GeScSbSeP, GeScSbTeP, GeSbSeTeP, GeScSbSeIn, GeScSbSeGa, GeScSbSeAl, GeScSbSeTl, GeScSbSeZn, GeScSbSeSn, GeScSbTeIn, GeScSbTeGa, GeSbAsTeAl, GeScSbTeTl, GeScSbTeZn, GeScSbTeSn, GeSbSeTeIn, GeSbSeTeGa, GeSbSeTeAl, GeSbSeTeTl, GeSbSeTeZn, GeSbSeTeSn, GeSbSeSIn, GeSbSeSGa, GeSbSeSAl, GeSbSeSTl, GeSbSeSZn, GeSbSeSSn, GeSbTeSIn, GeSbTeSGa, GeSbTeSAl, GeSbTeSTl, GeSbTeSZn, GeSbTeSSn, GeSbSeInGa, GeSbSeInAl, GeSbSeInTl, GeSbSeInZn, GeSbSeInSn, GeSbSeGaAl, GeSbSeGaTl, GeSbSeGaZn, GeSbSeGaSn, GeSbSeAlTl, GeSbSeAlZn, GeSbSeAlSn, GeSbSeTlZn, GeSbSeTlSn, 및 GeSbSeZnSn와 같은 5원계 물질 중 적어도 하나를 포함할 수 있다. 상기 가변 저항 패턴(11)는 상기 물질 중 하나를 포함하는 하나의 층으로 구성될 수도 있으나, 이와는 달리 복수의 층들을 포함하고 상기 복수의 층들 각각은 상기 물질들 중 서로 다른 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 패턴(11)는 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적층된 초격자 구조를 가질 수 있다. 일 예로, 상기 가변 저항 패턴(11)는 GeTe층과 Sb2Te3층이 반복 적층되거나, GeTe층과 Bi2Te3층이 반복 적층된 구조를 가질 수 있다. 추가적으로, 상기 가변 저항 패턴(11)는 B, C, N, O, P, Cd, W, Ti, Hf, 및 Zr 중 적어도 하나를 위의 예시된 물질들에 추가하여 더 포함할 수 있다.

일 실시예에서, 스위칭 소자(12)는 PN 접합 다이오드일 수 있다. 스위칭 소자(12)가 PN 접합 다이오드인 경우, 다이오드의 애노드(anode)가 가변 저항 패턴(11)와 연결되며, 다이오드의 캐소드(cathode)가 서브 워드 라인(SWL)과 연결된다. 즉, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 패턴(11)에 전류가 공급될 수 있다.

또는 상기 스위칭 소자(12)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 일 예로, 상기 스위칭 소자(12)은 비선형적(일 예로, S자형) I-V 커브를 갖는 쓰레숄드(threshold) 스위칭 현상에 기초한 소자들일 수 있다. 상기 스위칭 소자(12)은 상기 가변 저항 패턴(11)보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다. 일 예로, 상기 스위칭 소자(12)의 상전이 온도는 약 350℃내지 약450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 가변 저항 패턴의 동작 시, 상기 가변 저항 패턴(11)은 동작 전압 하에서 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 스위칭 소자(12)은 상기 동작 전압 하에서 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.

상기 스위칭 소자(12)은 칼코게나이드(chalcogenide)계 원소인 Te, Se 및 S 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상기 스위칭 소자(12)은 GeSe, GeS, AsSe, AsTe, AsS SiTe, SiSe, SiS, GeAs, SiAs, SnSe, 및 SnTe와 같은 이원계 물질, GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, 및 SnAsTe와 같은 3원계 물질, GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, 및 GeAsTeZn와 같은 4원계 물질, GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, 및 GeAsSeZnSn와 같은 5원계 물질, GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, 및 GeAsSeSAlSn와 같은 6원계 물질을 포함할 수 있다.

상기 스위칭 소자(12)은 상기 물질 중 하나를 포함하는 하나의 층으로 구성될 수도 있으나, 이와는 달리 복수의 층들을 포함하고 상기 복수의 층들 각각은 상기 물질들 중 서로 다른 하나를 포함할 수 있다. 추가적으로, 상기 스위칭 소자(12)은 B, C, N, 및 O 중 적어도 하나를 위의 예시된 물질들에 추가하여 더 포함할 수 있다.

일 실시예에 따르면, 워드라인 드라이버 영역(21)에는 서브 워드라인 선택신호들(SAi)에 응답하여 서브 워드라인들(SWL) 중 하나를 메인 워드라인(MWL)과 연결하는 워드 라인 드라이버들(SWD)이 배치될 수 있다. 워드라인 드라이버들(SWD)은 모스(MOS) 트랜지스터들로 구성되는 인버터를 포함할 수 있다. 또한, 복수의 메인 워드 라인들(MWL)은 주변 회로 영역(도 1의 PERI)의 어드레스 디코더(도 1의 31 )와 연결될 수 있다.

일 실시예에 따르면, 비트라인 선택 영역(22)은 로컬 비트라인 선택신호들(YSi)에 응답하여 로컬 비트라인들(LBL) 중 하나를 글로벌 비트라인(GBL)과 연결하는 비트라인 선택 회로들(YST)이 배치될 수 있다. 여기서, 비트라인 선택 회로들(YST)은 MOS 트랜지스터들을 포함할 수 있다. 또한, 복수의 글로벌 비트 라인들(GBL)은 주변 회로 영역(도 1의 PERI)의 어드레스 디코더(도 1의 31) 및 비트 라인 선택부(도 1의 33)와 연결될 수 있다. 일 실시예에 따르면, 비트 라인들이 복수의 글로벌 비트 라인들(GBL)과 복수의 로컬 비트 라인들(LBL)을 이용한 계층적 구조를 가질 때, 비트라인 선택 영역(22)에는 로컬 비트 라인 선택 회로들(YST)이 배치될 수 있다.

일 실시예에서, 가변 저항 패턴(11)가 전류량에 따라 결정 상태가 변화하는 상변화 물질을 포함할 때, 코어 영역(20)에 배치되는 워드라인 드라이버들(SWD) 및 비트라인 선택 회로들(YST)은 메모리 셀들(MC)에 제공되는 전류량을 제어한다. 즉, 가변 저항 패턴들(11)에 제공되는 전류량은 워드라인 드라이버들(SWD) 및 비트라인 선택 회로들(YST)의 구동 능력에 의하여 제어될 수 있다.

일 실시예에서, 워드라인 드라이버들(SWD) 및 비트라인 선택 회로들(YST)이 모스(MOS) 트랜지스터들로 구성되는 경우, 모스 트랜지스터들은 서브 워드 라인들(WL) 및 로컬 비트 라인들(LBL) 각각에 연결되므로, 모스 트랜지스터 및 모스 트랜지스터와 연결된 배선구조가 차지하는 면적의 비율이 증가될 수 있다. 즉, 반도체 메모리 장치에서 셀 어레이 영역(10)이 차지하는 면적보다 코어 영역(20)이 차지하는 면적이 클 수 있다. 이로써 고집적화에 불리할 수 있다.

또한, 워드라인 드라이버들(SWD) 및 비트라인 선택회로들(YST)을 구성하는 모스 트랜지스터들의 구동 능력(driving performance)은 모스 트랜지스터의 크기를 증가시킴으로써 향상될 수 있다. 그런데, 모스 트랜지스터의 크기를 물리적으로 증가시킬 경우, 코어 영역(20)의 면적을 보다 증가시키게 되어 고집적화에 불리할 수 있다. 본 발명에서는 이를 해결하기 위하여, 코어 영역(20)을 셀 어레이 영역(10) 아래로 배치시킨다. 이로써 고집적화된 반도체 메모리 장치를 제공할 수 있다. 이에 대한 설명은 후술하기로 한다.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 메모리 영역의 일부분을 나타내는 회로도이다.

도 3을 참조하면, 하나의 셀 어레이 영역(10)에서 서브 워드라인들(SWL)과 로컬 비트라인들(LBL)이 서로 교차하도록 배치될 수 있다. 서브 워드라인들(SWL)과 로컬 비트라인들(LBL)이 교차하는 지점들에 메모리 셀들(MC)이 배열될 수 있다. 상기 서브 워드라인들(SWL)은 각각 서로 반대되는 제 1 단부(EP1)와 제 2 단부(EP2)를 포함할 수 있다.

상기 서브 워드라인들(SWL)의 제 1 단부들(EP1)은 제 1 워드라인 선택 트랜지스터들(WST1)에 연결될 수 있다. 상기 서브 워드라인들(SWL)의 제 2 단부들(EP2)은 제 2 워드라인 선택 트랜지스터들(WST2)에 연결될 수 있다. 상기 제 1 워드라인 선택 트랜지스터(WST1)와 상기 제 2 워드라인 선택 트랜지스터(WST2)에 의해 상기 서브 워드라인들(SWL) 중 하나의 상기 제 1 단부(EP1)와 상기 제 2 단부(EP2)에 동일한 전기적 신호(ex. 전압 또는 전류)가 인가된다. 이로써 상기 서브 워드라인(SWL) 내에서 거리에 따른 전압 강하를 방지하거나 최소화할 수 있다.

상기 제 1 워드라인 선택 트랜지스터들(WST1)은 제 1 워드라인 드라이버 영역(21a)에 배치되고, 상기 제 2 워드라인 선택 트랜지스터들(WST2)은 제 2 워드라인 드라이버 영역(21b)에 배치될 수 있다. 본 예에 있어서, 상기 제 1 워드라인 드라이버 영역(21a)에 배치되는 상기 제 1 워드라인 선택 트랜지스터들(WST1)의 총 개수는 상기 제 2 워드라인 드라이버 영역(21b)에 배치되는 상기 제 2 워드라인 선택 트랜지스터들(WST2)의 총 개수와 같다. 상기 제 1 워드라인 드라이버 영역(21a)의 면적은 상기 제 2 워드라인 드라이버 영역(21b)의 면적과 다르다. 예를 들면 상기 제 1 워드라인 드라이버 영역(21a)의 면적은 상기 제 2 워드라인 드라이버 영역(21b)의 면적보다 클 수 있다.

상기 제 1 워드라인 선택 트랜지스터들(WST1)은 각각 제 1 활성 영역(ACT1)을 가로지르는 제 1 게이트 전극(G1)을 포함할 수 있다. 제 1 게이트 폭(GW1)은 상기 제 1 게이트 전극(G1)의 길이 방향(본 예에서는 제 2 방향(D2))으로 상기 제 1 게이트 전극(G1)과 상기 제 1 활성 영역(ACT1)이 중첩되는 길이에 해당한다. 마찬가지로, 상기 제 2 워드라인 선택 트랜지스터들(WST2)은 각각 제 2 활성 영역(ACT2)을 가로지르는 제 2 게이트 전극(G2)을 포함할 수 있다. 제 2 게이트 폭(GW2)은 상기 제 2 게이트 전극(G2)의 길이 방향(본 예에서는 제 2 방향(D2))으로 상기 제 2 게이트 전극(G2)과 상기 제 2 활성 영역(ACT2)이 중첩되는 길이에 해당한다. 본 예에서, 상기 제 1 게이트 폭(GW1)은 상기 제 2 게이트 폭(GW2)과 다르다. 구체적인 예로써, 상기 제 1 게이트 폭(GW1)은 상기 제 2 게이트 폭(GW2) 보다 클 수 있다.

본 예에서, 상기 제 1 게이트 폭(GW1)은 상기 제 2 게이트 폭(GW2)과 다르지만, 상기 제 1 워드라인 선택 트랜지스터(WST1)의 유효 게이트 폭과 제 2 워드라인 선택 트랜지스터(WST2)의 유효 게이트 폭은 같다. 이로써, 하나의 제 1 서브 워드라인(SWL)에 연결된 상기 제 1 워드라인 선택 트랜지스터(WST1)와 제 2 워드라인 선택 트랜지스터(WST2)은 상기 하나의 제 1 서브 워드라인(SWL)에 동일한 전기적 신호를 인가할 수 있다.

상기 로컬 비트라인들(LBL)은 비트라인 선택 트랜지스터들(BST)에 연결될 수 있다. 상기 비트라인 선택 트랜지스터들(BST)은 비트라인 선택 영역(22)에 배치될 수 있다. 상기 비트라인 선택 트랜지스터들(BST)은 로컬 비트 라인 선택 회로들(도 2의 YST)에 포함될 수 있다. 상기 비트라인 선택 트랜지스터들(BST)은 각각 제 3 활성 영역(ACT3)을 가로지르는 제 3 게이트 전극(G3)을 포함할 수 있다. 제 3 게이트 폭(GW3)은 상기 제 3 게이트 전극(G3)의 길이 방향(본 예에서는 제 2 방향(D2))으로 상기 제 3 게이트 전극(G3)과 상기 제 3 활성 영역(ACT3)이 중첩되는 길이에 해당한다. 상기 제 3 게이트 폭(GW3)은 상기 제 1 게이트 폭(GW1)과 상기 제 2 게이트 폭(GW2) 중 적어도 하나와 다르다. 구체적인 예로써 상기 제 3 게이트 폭(GW3)은 상기 제 1 게이트 폭(GW1)과 상기 제 2 게이트 폭(GW2) 모두 보다 작을 수 있다. 상기 비트라인 선택 영역(22), 상기 제 1 워드라인 드라이버 영역(21a) 및 상기 제 2 워드라인 드라이버 영역(21b)은 코어 영역(20)을 구성할 수 있다. 비트라인 선택 영역(22)의 면적은 상기 제 1 워드라인 드라이버 영역(21a) 및 상기 제 2 워드라인 드라이버 영역(21b) 중 적어도 하나의 면적보다 작을 수 있다.

도 4a는 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다. 도 4b는 도 4a를 IA-IA'선으로 자른 단면도이다.

도 4a 및 도 4b를 참조하면, 본 예에 따른 반도체 메모리 장치(300)에서는 주변 회로부(100) 상에 셀 어레이 부(200)가 배치될 수 있다. 상기 주변회로부(100)는 도 1 내지 도 3을 참조하여 설명한 주변 회로 영역(PERI)과 코어 영역들(20)을 포함할 수 있다. 이로써 상기 반도체 메모리 장치(300)는 고집적화에 유리할 수 있다.

상기 셀 어레이 부(200)는 도 1 내지 도 3을 참조하여 설명한 셀 어레이 영역들(10)을 포함할 수 있다. 도 3의 제 1 및 제 2 워드라인 드라이버 영역들(21a, 21b)은 서브 워드라인들(SWL)과 적어도 일부 중첩될 수 있다. 도 3의 비트라인 선택 영역(22)은 로컬 비트라인들(LBL)과 적어도 일부 중첩될 수 있다.

도 4b를 참조하면, 상기 주변 회로부(100)는 기판(101), 소자분리막(103), 선택 트랜지스터들(WST1, WST2, BST), 주변 층간절연막들(107), 주변 콘택들(109) 및 주변 배선들(111)을 더 포함할 수 있다. 상기 기판(101)은 예를 들면 실리콘과 같은 반도체 물질을 포함하는 반도체 기판일 수 있다. 상기 기판(101)은 실리콘 단결정 기판, 실리콘 에피택시얼층 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 소자분리막(103)은 상기 기판(101)에 배치되어 상기 선택 트랜지스터들(WST1~WST4, BST1~BST4)을 위한 활성 영역들을 정의할 수 있다. 상기 소자분리막(103)은 실리콘 산화막 및 실리콘 질화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 주변 층간절연막들(107)은 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다. 상기 주변 콘택들(109)은 상기 주변 층간절연막들(107)을 관통하여 상기 주변 배선들(111)과 연결될 수 있다. 상기 주변 콘택들(109)과 상기 주변 배선들(111)은 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨, 티타늄질화막, 탄탈륨 질화막과 같은 금속 함유막으로 형성될 수 있다.

상기 셀 어레이 부(200)는 셀 층간절연막(120)을 더 포함할 수 있다. 상기 셀 층간절연막(120)은 상기 서브 워드라인들(SWL) 사이, 그리고 상기 메모리 셀들(MC) 사이의 공간을 채울 수 있다. 연결 콘택들(CT)은 각각 상기 셀 층간절연막(120)을 관통하여 상기 주변 콘택들(109) 또는 상기 주변 배선들(111) 중 어느 하나와 연결될 수 있다. 상기 연결 콘택들(CT) 중 일부는 상기 비트라인 선택 트랜지스터들(BST)과 로컬 비트라인들(LBL)을 연결시킬 수 있다. 상기 연결 콘택들(CT) 중 다른 일부는 상기 워드라인 선택 트랜지스터들(WST1, WST2)과 서브 워드라인들(SWL)을 연결시킬 수 있다.

도 5a는 본 발명의 실시예들에 따른 주변회로부의 평면도이다. 도 5b는 본 발명의 실시예들에 따라 도 5a를 IB-IB'선과 IC-IC'선으로 자른 단면도들이다. 도 5c는 본 발명의 실시예들에 따라 도 5a를 ID-ID'선, IE-IE'선 및 IF-IF'선으로 자른 단면도들이다. 도 5d는 본 발명의 실시예들에 따라 도 5a를 ID-ID'선, IE-IE'선 및 IF-IF'선으로 자른 단면도들이다.

도 5a 내지 도 5c를 참조하면, 본 예에 따른 반도체 메모리 장치의 주변회로부(100a)에는 코어 영역(20)이 배치된다. 상기 코어 영역(20)은 서로 이격된 제 1 워드라인 드라이버 영역(21a), 제 2 워드라인 드라이버 영역(21b) 및 비트라인 선택 영역(22)을 포함한다. 상기 제 1 워드라인 드라이버 영역(21a)에는 도 3의 서브 워드라인들(SWL)의 제 1 단부들(EP1)과 연결되는 제 1 워드라인 선택 트랜지스터들(WST1)이 배치될 수 있다. 상기 제 2 워드라인 드라이버 영역(21b)에는 도 3의 서브 워드라인들(SWL)의 제 2 단부들(EP2)과 연결되는 제 2 워드라인 선택 트랜지스터들(WST2)이 배치될 수 있다. 상기 비트라인 선택 영역(22)에는 도 3의 로컬 비트라인들(LBL)과 연결되는 비트라인 선택 트랜지스터들(BST)이 배치될 수 있다.

기판(101)에는 소자분리막(103)이 배치되어 제 1 내지 제 3 활성 영역들(ACT1, ACT2, ACT3)을 한정한다. 상기 제 1 워드라인 선택 트랜지스터(WST1)은 상기 제 1 활성 영역(ACT1)을 제 2 방향(D2)으로 가로지르는 제 1 게이트 전극(G1)과 이의 양측의 상기 기판(101) 내에 배치되는 제 1 소오스/드레인 영역(SD1)을 포함할 수 있다. 상기 제 2 워드라인 선택 트랜지스터(WST2)은 상기 제 2 활성 영역(ACT2)을 제 2 방향(D2)으로 가로지르는 제 2 게이트 전극(G2)과 이의 양측의 상기 기판(101) 내에 배치되는 제 2 소오스/드레인 영역(SD2)을 포함할 수 있다. 상기 비트라인 선택 트랜지스터(BST)은 상기 제 3 활성 영역(ACT3)을 제 2 방향(D2)으로 가로지르는 제 3 게이트 전극(G3)과 이의 양측의 상기 기판(101) 내에 배치되는 제 3 소오스/드레인 영역(SD3)을 포함할 수 있다.

게이트 전극들(G1~G3)과 기판(101) 사이에는 게이트 절연막(GI)이 개재될 수 있다. 상기 게이트 전극들(G1~G3)의 측벽은 게이트 스페이서(GS)로 덮일 수 있다. 상기 게이트 전극들(G1~G3) 상에는 각각 게이트 캐핑 패턴(GP)으로 덮일 수 있다. 상기 게이트 절연막(GI)은 실리콘 산화막, 실리콘 질화막, 금속산화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다. 상기 게이트 스페이서(GS)와 상기 게이트 캐핑 패턴(GP)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.

게이트 폭들(GW1~GW3)은 각각 해당 게이트 전극들(G1~G3)의 길이 방향(본 예에서는 제 2 방향(D2))으로 해당 게이트 전극들(G1~G3)과 해당 활성 영역(ACT1~ACT3)이 중첩되는 길이에 해당할 수 있다. 게이트 전극의 길이 방향은 게이트 전극의 양측의 소오스/드레인 영역들을 연결하는 방향에 직교할 수 있다.

상기 제 1 워드라인 선택 트랜지스터(WST1)의 제 1 게이트 폭(GW1)은 상기 제 2 워드라인 선택 트랜지스터(WST2)의 제 2 게이트 폭(GW2) 보다 클 수 있다. 그러나, 상기 제 1 워드라인 선택 트랜지스터(WST1)의 유효(effective) 게이트 폭은 상기 제 2 워드라인 선택 트랜지스터(WST2)의 유효 게이트 폭과 같아, 상기 제 2 워드라인 선택 트랜지스터(WST2)의 크기가 상기 제 1 워드라인 선택 트랜지스터(WST1) 보다 작을 지라도 상기 제 2 워드라인 선택 트랜지스터(WST2)는 상기 제 1 워드라인 선택 트랜지스터(WST1)과 동일한 성능을 나타낼 수 있다. 여기서 '유효 게이트 폭'은 상기 게이트 전극(G1~G3)의 길이 방향(D2)으로 상기 기판(101) 또는 상기 활성 영역(ACT1~ACT3)과 중첩되는 상기 게이트 전극(G1~G3)의 하부면의 길이에 해당할 수 있다.

구체적으로 제 1 게이트 전극(G1)의 하부면은 전체적으로 평탄할 수 있다. 상기 제 2 게이트 전극(G2)과 상기 제 3 게이트 전극(G3)의 하부면들은 각각 요철구조를 가질 수 있다. 상기 제 2 게이트 전극(G2)과 상기 제 3 게이트 전극(G3) 아래에서 상기 기판(1)에는 복수개의 트렌치들(TC)이 형성될 수 있다. 상기 제 2 게이트 전극(G2)과 상기 제 3 게이트 전극(G3)은 각각 상기 트렌치들(TC) 속으로 삽입되는 게이트 돌출부들(GEP2, GEP3)을 포함할 수 있다. 상기 제 2 게이트 전극(G2)은 상기 기판(101) 속으로 돌출되는 제 2 게이트 돌출부(GEP2)를 포함하고, 상기 제 3 게이트 전극(G3)은 상기 기판(101) 속으로 돌출되는 제 3 게이트 돌출부(GEP3)를 포함할 수 있다. 제 2 게이트 돌출부(GEP2)의 개수는 제 3 게이트 돌출부(GEP3)의 개수보다 작을 수 있다. 상기 게이트 돌출부들(GEP2, GEP3)은 모두 상기 기판(101)의 상부면으로부터 동일한 깊이(DT1)를 가질 수 있다.

상기 제 2 게이트 전극(G2)의 제 2 게이트 폭(GW2)은 상기 제 1 게이트 폭(GW1)보다 작을지라도, 상기 제 2 게이트 돌출부(GEP2)에 의해 상기 제 2 워드라인 선택 트랜지스터(WST2)의 유효 게이트 폭이 커질 수 있다. 상기 제 2 게이트 돌출부(GEP2)의 개수 및 깊이를 조절하여 상기 제 2 워드라인 선택 트랜지스터(WST2)의 유효 게이트 폭이 상기 제 1 워드라인 선택 트랜지스터(WST1)의 상기 제 1 게이트 폭(GW1)과 같게 할 수 있다. 이로써, 상기 제 2 워드라인 선택 트랜지스터(WST2)의 크기가 상기 제 1 워드라인 선택 트랜지스터(WST1) 보다 작을 지라도 상기 제 2 워드라인 선택 트랜지스터(WST2)는 상기 제 1 워드라인 선택 트랜지스터(WST1)과 동일한 성능을 나타낼 수 있다.

상기 비트라인 선택 트랜지스터(BST)가 상기 제 2 워드라인 선택 트랜지스터(WST2)와 동일한 성능을 나타내는 경우, 상기 비트라인 선택 트랜지스터(BST)의 제 3 게이트 폭(GW3)은 상기 제 2 워드라인 선택 트랜지스터(WST2)의 제 2 게이트 폭(GW2)보다 작지만, 제 3 게이트 돌출부(GEP3)의 개수가 제 2 게이트 돌출부(GEP2)의 개수보다 많아, 상기 비트라인 선택 트랜지스터(BST)의 유효 게이트 폭은 상기 제 2 워드라인 선택 트랜지스터(WST2)의 유효 게이트 폭과 같게 할 수 있다.

본 예에서 제 2 게이트 폭(GW2)은 제 1 게이트 폭(GW1)보다 작고 제 3 게이트 폭(GW3) 보다 클 수 있고, 게이트 돌출부들(GEP2, GEP3)의 깊이(DT1)가 모두 동일하다. 만약 상기 비트라인 선택 트랜지스터(BST), 상기 제 1 워드라인 선택 트랜지스터(WST1) 및 상기 제 2 워드라인 선택 트랜지스터(WST1)이 모두 같은 성능을 나타낸다면, 상기 제 2 워드라인 선택 트랜지스터(WST1)의 게이트 돌출부(GEP2)의 개수는 상기 제 1 워드라인 선택 트랜지스터(WST1) 보다 많고, 상기 비트라인 선택 트랜지스터(BST) 보다 적다.

도 5d를 참조하면, 제 1 게이트 전극(G1)도 제 1 게이트 돌출부(GEP1)를 가질 수 있다. 상기 제 1 게이트 돌출부(GEP1)의 개수는 상기 제 2 게이트 돌출부(GEP2)의 개수보다 작을 수 있다. 그 외의 구성은 도 5c를 참조하여 설명한 바와 동일/유사할 수 있다.

도 6a는 본 발명의 실시예들에 따른 주변회로부의 평면도이다. 도 6b는 본 발명의 실시예들에 따라 도 6a를 ID-ID'선, IE-IE'선 및 IF-IF'선으로 자른 단면도들이다.

도 6a 및 도 6b를 참조하면, 본 예에 따른 반도체 메모리 장치의 주변회로부(100b)에서, 제 2 게이트 전극(G2)은 하나의 제 2 게이트 돌출부(GEP2)를 가질 수 있다. 제 3 게이트 전극(G3)은 하나의 제 3 게이트 돌출부(GEP3)를 가질 수 있다. 상기 제 2 게이트 돌출부(GEP2)의 하부면은 상기 기판(101)의 상부면으로부터 제 2 깊이(DT2)를 가질 수 있다. 상기 제 3 게이트 돌출부(GEP3)의 하부면은 상기 기판(101)의 상부면으로부터 제 3 깊이(DT3)를 가질 수 있다. 상기 제 3 깊이(DT3)은 상기 제 2 깊이(DT2)보다 클 수 있다.

상기 비트라인 선택 트랜지스터(BST)가 상기 제 2 워드라인 선택 트랜지스터(WST2)와 동일한 성능을 나타내는 경우, 상기 비트라인 선택 트랜지스터(BST)의 제 3 게이트 폭(GW3)은 상기 제 2 워드라인 선택 트랜지스터(WST2)의 제 2 게이트 폭(GW2)보다 작지만, 상기 제 3 깊이(DT3)은 상기 제 2 깊이(DT2)보다 커서, 상기 비트라인 선택 트랜지스터(BST)의 유효 게이트 폭은 상기 제 2 워드라인 선택 트랜지스터(WST2)의 유효 게이트 폭과 같게 할 수 있다. 그 외의 구성은 도 5c를 참조하여 설명한 바와 동일/유사할 수 있다.

도 7a는 본 발명의 실시예들에 따른 주변회로부의 평면도이다. 도 7b는 본 발명의 실시예들에 따라 도 7a를 IB-IB'선과 IC-IC'선으로 자른 단면도들이다. 도 7c는 본 발명의 실시예들에 따라 도 7a를 ID-ID'선, IE-IE'선 및 IF-IF'선으로 자른 단면도들이다.

도 7a 내지 도 7c를 참조하면, 본 예에 따른 반도체 메모리 장치의 주변회로부(100c)에서, 제 2 게이트 전극(G2) 아래에서 기판(101)의 일부가 상기 제 2 게이트 전극(G2) 쪽으로 돌출되어 제 2 활성 핀(AF2)을 구성할 수 있다. 또한 제 3 게이트 전극(G3) 아래에서 기판(101)의 일부가 상기 제 3 게이트 전극(G3) 쪽으로 돌출되어 제 3 활성 핀(AF3)을 구성할 수 있다. 상기 제 2 활성 핀(AF2)과 상기 제 3 활성 핀(AF3)은 각각 소자분리막(103)의 상부면보다 돌출될 수 있다. 제 2 게이트 전극(G2)은 상기 제 2 활성 핀(AF2)을 가로지를 수 있다. 제 2 게이트 전극(G2) 양 옆의 상기 기판(101) 상에 또는 상기 제 2 활성 핀(AF2) 상에는 소오스/드레인 패턴들(SDP)이 배치될 수 있다. 제 3 게이트 전극(G3)은 상기 제 3 활성 핀(AF3)을 가로지를 수 있다. 제 3 게이트 전극(G3) 양 옆의 상기 기판(101) 상에 또는 상기 제 2 활성 핀(AF2) 상에도 소오스/드레인 패턴들(SDP)이 배치될 수 있다. 제 1 워드라인 선택 트랜지스터(WST1)은 Planar 타입의 모스 트랜지스터일 수 있다. 제 2 워드라인 선택 트랜지스터(WST2)과 비트라인 선택 트랜지스터(BST)은 FinFET 형태를 가질 수 있다.

본 예에서, 하나의 제 2 워드라인 선택 트랜지스터(WST2)에서 상기 제 2 활성 핀(AF2)의 개수는 1개이며, 상기 제 2 활성 핀(AF2)의 폭은 제 2 게이트 폭(GW2)과 동일할 수 있다. 또한, 하나의 비트라인 선택 트랜지스터(BST)에서 상기 제 3 활성 핀(AF3)의 개수는 1개이며, 상기 제 3 활성 핀(AF3)의 폭은 제 3 게이트 폭(GW3)과 동일할 수 있다. 상기 제 2 게이트 폭(GW2)은 상기 제 3 게이트 폭(GW3) 보다 클 수 있다. 제 1 워드라인 선택 트랜지스터(WST1)는 도 5c를 참조하여 설명한 바와 동일/유사할 수 있다.

제 2 게이트 전극(G2)은 상기 제 2 활성 핀(AF2)의 제 2 상부면(US2)과 제 2 측면들(SW2)을 덮을 수 있다. 상기 제 2 측면(SW2)은 상기 소자분리막(103)의 측벽과 정렬될 수 있다. 상기 기판(101)의 상부면 또는 상기 소자분리막(103)의 상부면으로부터 상기 제 2 상부면(US2)은 제 2 높이(H2)를 가질 수 있다.

제 3 게이트 전극(G3)은 상기 제 3 활성 핀(AF3)의 제 3 상부면(US3)과 제 3 측면들(SW3)을 덮을 수 있다. 상기 제 3 측면(SW3)은 상기 소자분리막(103)의 측벽과 정렬될 수 있다. 상기 기판(101)의 상부면 또는 상기 소자분리막(103)의 상부면으로부터 상기 제 3 상부면(US3)은 제 3 높이(H3)를 가질 수 있다. 상기 제 3 높이(H3)는 상기 제 2 높이(H2) 보다 클 수 있다.

상기 제 2 워드라인 선택 트랜지스터(WST2)의 유효 게이트 폭은 상기 제 2 측면(SW2)의 길이의 두 배와 상기 제 2 상부면(US2)의 길이를 합한 제 1 값과 같을 수 있으며, 상기 제 2 워드라인 선택 트랜지스터(WST2)이 상기 제 1 워드라인 선택 트랜지스터(WST1)와 동일 성능을 나타낸다면, 상기 제 1 값은 제 1 게이트 폭(GW1)과 같을 수 있다. 상기 비트라인 선택 트랜지스터(BST)의 유효 게이트 폭은 상기 제 3 측면(SW3)의 길이의 두 배와 상기 제 3 상부면(US3)의 길이를 합한 제 2 값과 같을 수 있으며, 상기 비트라인 선택 트랜지스터(BST)이 상기 제 1 워드라인 선택 트랜지스터(WST1)와 동일 성능을 나타낸다면, 상기 제 2 값은 제 1 게이트 폭(GW1)과 같을 수 있다. 그 외의 구성은 도 5c를 참조하여 설명한 바와 동일/유사할 수 있다.

도 8a는 본 발명의 실시예들에 따른 주변회로부의 평면도이다. 도 8b는 본 발명의 실시예들에 따라 도 8a를 ID-ID'선, IE-IE'선 및 IF-IF'선으로 자른 단면도들이다. 도 8a를 IB-IB'선 및 IC-IC'선으로 자른 단면들은 도 7b의 IC-IC' 단면과 동일/유사할 수 있다.

도 8a 및 도 8b를 참조하면, 본 예에 따른 반도체 메모리 장치의 주변회로부(100d)에서, 제 1 워드라인 선택 트랜지스터(WST1), 제 2 워드라인 선택 트랜지스터(WST2)과 비트라인 선택 트랜지스터(BST)은 모두 FinFET 형태를 가질 수 있다. 구체적으로, 제 1 워드라인 선택 트랜지스터(WST1)의 제 1 게이트 전극(G1)은 세 개의 제 1 활성 핀들(AF1)을 가로지를 수 있다. 제 2 워드라인 선택 트랜지스터(WST2)의 제 2 게이트 전극(G2)은 세 개의 제 2 활성 핀들(AF2)을 가로지를 수 있다. 비트라인 선택 트랜지스터(BST)의 제 3 게이트 전극(G3)은 세 개의 제 3 활성 핀들(AF3)을 가로지를 수 있다. 상기 제 1 내지 제 3 활성 핀들(AF1~AF3)의 상부면들은 모두 상기 기판(101) 또는 상기 소자분리막(103)의 상부면으로부터 제 1 높이(H1)에 위치할 수 있다. 상기 제 1 내지 제 3 활성 핀들(AF1~AF3)은 각각 서로 동일한 폭을 가질 수 있다. 상기 선택 트랜지스터들(WST1, WST2, BST)의 유효 게이트 폭들은 각각 해당하는 활성 핀(AF1~AF3)의 측벽 길이의 두배와 상부면의 길이를 합한 값에 활성 핀들(AF1~AF3)의 개수를 곱한 것에 해당할 수 있다. 상기 제 1 내지 제 3 활성 핀들(AF1~AF3)의 폭들, 높이 그리고 개수는 서로 같기 때문에, 상기 선택 트랜지스터들(WST1, WST2, BST)의 유효 게이트 폭들은 서로 같을 수 있다. 이로써 상기 선택 트랜지스터들(WST1, WST2, BST)은 서로 동일한 성능을 나타낼 수 있다.

상기 제 1 활성 핀들(AF1) 중에 가장 왼쪽에 위치하는 것의 일 측벽과 가장 오른쪽에 위치하는 것의 다른 측벽 간의 간격은 제 1 게이트 폭(GW1)에 해당할 수 있다. 상기 제 1 활성 핀들(AF1)은 서로 제 1 간격(DS1)으로 이격될 수 있다. 상기 제 2 활성 핀들(AF2) 중에 가장 왼쪽에 위치하는 것의 일 측벽과 가장 오른쪽에 위치하는 것의 다른 측벽 간의 간격은 제 2 게이트 폭(GW2)에 해당할 수 있다. 상기 제 2 활성 핀들(AF2)은 서로 제 2 간격(DS2)으로 이격될 수 있다. 상기 제 3 활성 핀들(AF3) 중에 가장 왼쪽에 위치하는 것의 일 측벽과 가장 오른쪽에 위치하는 것의 다른 측벽 간의 간격은 제 3 게이트 폭(GW3)에 해당할 수 있다. 상기 제 3 활성 핀들(AF3)은 서로 제 3 간격(DS3)으로 이격될 수 있다. 상기 제 2 게이트 폭(GW2)은 상기 제 1 게이트 폭(GW1) 보다 작고 상기 제 3 게이트 폭(GW3) 보다 클 수 있다. 상기 제 2 간격(DS2)은 상기 제 1 간격(DS1) 보다 작고 상기 간격(DS3) 보다 클 수 있다.

게이트 절연막(GI)은 제 2 게이트 전극(G2)과 제 2 활성 핀(AF2) 사이 그리고 제 2 게이트 전극(G2)과 게이트 스페이서(GS) 사이에 개재될 수 있다. 도시하지는 않았지만, 게이트 절연막(GI)은 제 3 게이트 전극(G3)과 제 3 활성 핀(AF3) 사이 그리고 제 3 게이트 전극(G3)과 게이트 스페이서(GS) 사이에 개재될 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.

도 9a는 본 발명의 실시예들에 따라 도 8a를 IB-IB'선으로 자른 단면이다. 도 8a를 IC-IC'선으로 자른 단면도 도 9a와 동일/유사할 수 있다. 도 9b는 본 발명의 실시예들에 따라 도 8a를 ID-ID'선, IE-IE'선 및 IF-IF'선으로 자른 단면도들이다.

도 9a 및 도 9b를 참조하면, 제 1 워드라인 선택 트랜지스터(WST1), 제 2 워드라인 선택 트랜지스터(WST2)과 비트라인 선택 트랜지스터(BST)은 모두 MBCFET(Multi-Bridge Channel Field Effect Transistor) 형태를 가질 수 있다. 구체적으로, 제 1 활성 핀(AF1) 상에 제 1 채널 패턴들(CH1)이 서로 이격되며 적층될 수 있다. 제 1 게이트 전극(G1)의 일부는 상기 제 1 채널 패턴들(CH1) 사이, 상기 제 1 채널 패턴(CH1)과 상기 제 1 활성 핀(AF1) 사이에 개재될 수 있다. 상기 제 1 게이트 전극(G1)과 상기 제 1 채널 패턴들(CH1) 사이 그리고 상기 제 1 게이트 전극(G1)과 상기 제 1 활성 핀(AF1) 사이에는 게이트 절연막(GI)이 개재될 수 있다.

이와 마찬가지로, 제 2 활성 핀(AF2) 상에는 제 2 채널 패턴들(CH2)이 서로 이격되며 적층될 수 있다. 제 2 게이트 전극(G2)의 일부는 상기 제 2 채널 패턴들(CH2) 사이, 상기 제 2 채널 패턴(CH2)과 상기 제 2 활성 핀(AF2) 사이에 개재될 수 있다. 제 3 활성 핀(AF3) 상에는 제 3 채널 패턴들(CH3)이 서로 이격되며 적층될 수 있다. 제 3 게이트 전극(G3)의 일부는 상기 제 3 채널 패턴들(CH3) 사이, 상기 제 3 채널 패턴(CH3)과 상기 제 3 활성 핀(AF3) 사이에 개재될 수 있다.

본 예에서 하나의 활성 핀(AF1~AF3) 상에 적층되는 채널 패턴(CH1~CH3)의 개수는 2개일 수 있으나, 이에 한정되지 않는다. 상기 채널 패턴들(CH1~CH3)은 실리콘과 같은 반도체 물질을 포함할 수 있다. 상기 채널 패턴들(CH1~CH3)의 폭들은 상기 활성 핀들(AF1~AF3)의 폭들과 각각 같을 수 있다. 상기 채널 패턴들(CH1~CH3) 간의 간격, 높이 및 폭은 서로 같을 수 있다. 본 예에 있어서, 상기 선택 트랜지스터들(WST1, WST2, BST)의 유효 게이트 폭은 해당하는 활성 핀들의 측벽 길이들 및 상부면 길이에 해당하는 채널 패턴들(CH1~CH3)의 둘레 길이들을 더한 값에 해당할 수 있다. 상기 채널 패턴들(CH1~CH3)의 높이 및 폭이 서로 같고 활성 핀들(AF1~AF3)의 높이와 폭이 서로 같기에, 상기 선택 트랜지스터들(WST1, WST2, BST)은 서로 동일한 성능을 나타낼 수 있다. 그 외의 구성은 도 8b를 참조하여 설명한 바와 동일/유사할 수 있다.

도 10a는 본 발명의 실시예들에 따른 주변회로부의 평면도이다. 도 10b 내지 도 10d는 본 발명의 실시예들에 따라 도 10a를 ID-ID'선, IE-IE'선 및 IF-IF'선으로 자른 단면도들이다. 도 8a를 IB-IB'선으로 자른 단면은 도 7b의 IB-IB' 단면과 동일/유사할 수 있다. 도 8a를 IC-IC'선으로 자른 단면은 도 7b의 IC-IC' 단면 또는 도 9a의 IB-IB' 단면과 동일/유사할 수 있다.

도 10a 및 도 10b를 참조하면, 본 예에 따른 반도체 메모리 장치의 주변회로부(100e)에서, 제 1 워드라인 선택 트랜지스터(WST1)은 Planar 타입의 트랜지스터일 수 있고, 제 2 워드라인 선택 트랜지스터(WST2)과 비트라인 선택 트랜지스터(BST)은 모두 FinFET(Fin Field Effect Transistor) 형태를 가질 수 있다. 이때 상기 제 2 워드라인 선택 트랜지스터(WST2)은 하나의 제 2 활성 핀(AF2)을 가질 수 있다. 비트라인 선택 트랜지스터(BST)은 두 개의 제 3 활성 핀들(AF3)을 가질 수 있다. 소자분리막(103)의 상부면으로부터 제 2 활성 핀(AF2)의 높이(H2)는 소자분리막(103)의 상부면으로부터 제 3 활성 핀들(AF3)의 높이들(H2)과 같을 수 있다. 상기 제 2 활성 핀(AF2)의 폭(GW2)은 제 2 게이트 폭(GW2)에 대응될 수 있다. 제 3 활성 핀들(AF3) 중 왼쪽에 있는 것의 일측과 오른쪽에 있는 것의 다른 측 간의 간격은 제 3 게이트 폭(GW3)에 대응될 수 있다. 상기 제 3 활성 핀(AF3)의 폭(AW3)은 상기 제 2 활성 핀(AF2)의 폭(GW2) 보다 작을 수 있다. 이 경우 상기 제 3 활성 핀(AF3)의 개수가 상기 제 2 활성 핀(AF2) 개수보다 많을 수 있다. 이로써 상기 비트라인 선택 트랜지스터(BST)의 유효 게이트 폭을 제 2 워드라인 선택 트랜지스터(WST2)의 유효 게이트 폭과 같게 할 수 있다.

또는 도 10c를 참조하면, 제 1 워드라인 선택 트랜지스터(WST1)은 Planar 타입의 트랜지스터일 수 있고, 제 2 워드라인 선택 트랜지스터(WST2)은 FinFET 이고 비트라인 선택 트랜지스터(BST)은 MBCFET일 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다. 즉, 비트라인 선택 트랜지스터(BST)은 제 3 활성 핀(AF3) 상에 배치되는 제 3 채널 패턴(CH3)을 더 포함하고 제 3 게이트 전극(G3)은 상기 제 3 채널 패턴(CH3)과 상기 제 3 활성 핀(AF3) 사이에 개재될 수 있다.

또는 도 10d를 참조하면, 제 1 워드라인 선택 트랜지스터(WST1)은 Planar 타입의 트랜지스터일 수 있고, 제 2 워드라인 선택 트랜지스터(WST2)과 비트라인 선택 트랜지스터(BST)은 MBCFET일 수 있다. 상기 제 2 워드라인 선택 트랜지스터(WST2)은 제 2 활성 핀(AF2)상에 1층으로 배치되는 제 2 채널 패턴(CH2)을 더 포함할 수 있다. 상기 제 2 채널 패턴(CH2)의 폭(GW2)은 상기 제 2 활성 핀(AF2)의 폭(GW2)과 같을 수 있다. 상기 비트라인 선택 트랜지스터(BST)은 제 3 활성 핀(AF3) 상에 2층으로 적층되는 제 3 채널 패턴들(CH3)을 더 포함할 수 있다. 상기 제 3 채널 패턴(CH3)의 폭은 상기 제 3 활성 핀(AF3)의 폭과 같으며, 상기 제 2 채널 패턴(CH2)의 폭 보다 작을 수 있다. 하나의 제 3 활성 핀(AF3) 상에 적층되는 제 3 채널 패턴(CH3)의 개수는 하나의 제 2 활성 핀(AF2) 상에 적층되는 제 2 채널 패턴(CH2)의 개수보다 많을 수 있다. 이로써 상대적으로 좁은 게이트 폭(GW3)을 가질지라도 동일한 유효 게이트 폭을 가질 수 있다.

도 3 내지 도 10c를 참조하여 설명한 선택 트랜지스터들(WST1, WST2, BST) 간의 관계나 영역들(21a, 21b, 22) 간의 관계는 서로 바뀌거나 조합될 수 있다. 예를 들면, 비트라인 선택 트랜지스터(BST)의 제 3 게이트 폭(GW3)이 가장 크고, 워드라인 선택 트랜지스터들(WST1, WST2)의 제 1 또는 제 2 게이트 폭(GW1, GW2)이 제일 작을 수 있다.

본 발명에서는 도 3 내지 도 10c를 참조하여 설명한 바와 같이, 입체형 트랜지스터들(게이트 돌출부들을 가진 트랜지스터, FinFET, MBCFET)을 이용하여, 트랜지스터들의 평면 크기를 작게 하는 대신, 유효 게이트 폭의 크기를 같게 하여 트랜지스터들이 동일한 성능(전압/전류)을 내도록 설계할 수 있다. 이로써 상기 영역들(21a, 21b, 22)의 면적을 기존에 비하여 상대적으로 작게 하여 성능 열화 없이, 고집적화된 반도체 메모리 장치를 구현할 수 있다.

도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다. 도 12는 도 11의 셀 어레이부와 주변회로부 간의 연결 관계를 나타내는 사시도이다. 도 13a 내지 도 13d는 본 발명의 실시예들에 따른 주변회로부의 평면도들을 나타낸다.

도 11 내지 도 13d를 참조하면, 본 예에 따른 반도체 메모리 장치(300a)에서는 주변회로부(100f) 상에 셀 어레이부(200a)가 배치된다. 상기 셀 어레이 부(200a)는 차례로 적층된 1층 서브 워드라인들(SWL_L1), 1층 메모리 셀들(MC_L1), 로컬 비트라인들(LBL), 2층 메모리 셀들(MC_L2) 및 2층 서브 워드라인들(SWL_L2)을 포함할 수 있다. 주변회로부(100f)에는 코어 영역(20a)이 배치될 수 있다. 상기 코어 영역(20a)은 비트라인 선택 영역(22), 제1-2층 워드라인 드라이버 영역(21a_L2), 제1-1층 워드라인 드라이버 영역(21a_L1), 제2-2층 워드라인 드라이버 영역(21b_L2) 및 제2-1층 워드라인 드라이버 영역(21b_L1)을 포함할 수 있다. 상기 비트라인 선택 영역(22)은 제 1 방향(D1)으로 길쭉하며 로컬 비트라인들(LBL)과 교차할 수 있다. 비트라인 선택 영역(22)은 제1-2층 워드라인 드라이버 영역(21a_L2), 제1-1층 워드라인 드라이버 영역(21a_L1), 제2-2층 워드라인 드라이버 영역(21b_L2) 및 제2-1층 워드라인 드라이버 영역(21b_L1)과 제 2 방향(D2)으로 이격될 수 있다.

제1-2층 워드라인 드라이버 영역(21a_L2), 제1-1층 워드라인 드라이버 영역(21a_L1), 제2-2층 워드라인 드라이버 영역(21b_L2) 및 제2-1층 워드라인 드라이버 영역(21b_L1)은 제 1 방향(D1)을 따라 나란히 배열될 수 있으며 하나의 워드라인 드라이버 그룹을 이룰 수 있다. 두 개의 워드라인 드라이버 그룹들이 상기 비트라인 선택 영역(22)을 사이에 두고 제 2 방향(D2)으로 서로 이격될 수 있다.

1층 서브 워드라인(SWL_L1)들의 제1 단부들(EP1_L1)과 제2 단부들(EP2_L1)은 각각 1층 워드라인 연결 콘택들(CTW_L1)에 의해 제1-1층 워드라인 드라이버 영역(21a_L1)(의 제1-1층 워드라인 선택 트랜지스터들) 및 제2-1층 워드라인 드라이버 영역(21b_L1)(의 제2-1층 워드라인 선택 트랜지스터들)과 연결될 수 있다. 2층 서브 워드라인(SWL_L2)들의 제1 단부들(EP1_L2)과 제2 단부들(EP2_L2)은 각각 2층 워드라인 연결 콘택들(CTW_L2)에 의해 제1-2층 워드라인 드라이버 영역(21a_L2)(의 제1-2층 워드라인 선택 트랜지스터들) 및 제2-2층 워드라인 드라이버 영역(21b_L2)(의 제2-2층 워드라인 선택 트랜지스터들)과 연결될 수 있다. 로컬 비트라인들(LBL)의 중간 지점들은 각각 비트라인 연결 콘택들(CTB)에 의해 비트라인 선택 영역(22)과 연결될 수 있다.

비트라인 선택 영역(22)에는 비트라인 선택 트랜지스터들(BST)이 배치될 수 있다. 제1-1층 워드라인 드라이버 영역(21a_L1)과 제1-2층 워드라인 드라이버 영역(21a_L2)에는 제 1 워드라인 선택 트랜지스터들(WST1)이 배치될 수 있다. 상기 제2-1층 워드라인 드라이버 영역(21b_L1)과 제2-2층 워드라인 드라이버 영역(21b_L2)에는 제 2 워드라인 선택 트랜지스터들(WST2)이 배치될 수 있다. 상기 비트라인 선택 트랜지스터들(BST), 상기 제 1 워드라인 선택 트랜지스터들(WST1) 및 제 2 워드라인 선택 트랜지스터들(WST2)은 각각 독립적으로 도 3 내지 도 10c에서 설명한 선택 트랜지스터들(WST1, WST2, BST) 중 어느 하나의 형태를 가질 수 있다.

도 13a 내지 도 13d를 참조하면, 비트라인 선택 영역(22), 제1-2층 워드라인 드라이버 영역(21a_L2), 제1-1층 워드라인 드라이버 영역(21a_L1), 제2-2층 워드라인 드라이버 영역(21b_L2) 및 제2-1층 워드라인 드라이버 영역(21b_L1)의 면적은 서로 동일하거나 다를 수 있다. 예를 들면, 도 13d처럼, 제1-1층 워드라인 드라이버 영역(21a_L1)과 제2-1층 워드라인 드라이버 영역(21b_L1)은 1-2층 워드라인 드라이버 영역(21a_L2)과 제2-2층 워드라인 드라이버 영역(21b_L2) 보다 상대적으로 작은 면적을 가질 수 있다. 이렇게 상대적으로 작은 면적을 가지는 제1-1층 워드라인 드라이버 영역(21a_L1)과 제2-1층 워드라인 드라이버 영역(21b_L1)에서는 도 3 내지 도 10c에서 설명한, 상대적으로 작은 게이트 폭을 가지는 게이트 돌출부들(GEP2, GEP3)을 가지거나 FinFET 또는 MBCFET 형태의 선택 트랜지스터들이 배치될 수 있다.

또는 도 13c처럼, 제1-2층 워드라인 드라이버 영역(21a_L2)을 두 개의 서브 영역들로 나누어 제1-1층 워드라인 드라이버 영역(21a_L1)의 양 옆에 배치할 수 있다. 또한 제2-2층 워드라인 드라이버 영역(21b_L2)을 두 개의 서브 영역들로 나누어 제2-1층 워드라인 드라이버 영역(21b_L1)의 양 옆에 배치할 수 있다. 제1-2층 워드라인 드라이버 영역들(21a_L2) 중 하나에는 2층 서브 워드라인들(SWL_L2) 중 일부가 연결되고, 1-2층 워드라인 드라이버 영역들(21a_L2) 중 다른 하나에는 2층 서브 워드라인들(SWL_L2) 중 나머지가 연결될 수 있다.

이렇게 서브 영역들로 나누어 상대적으로 작은 면적을 가지는 제1-2층 워드라인 드라이버 영역(21a_L2)과 제2-2층 워드라인 드라이버 영역(21b_L2)에서는 도 3 내지 도 10c에서 설명한, 상대적으로 작은 게이트 폭을 가지는 게이트 돌출부들(GEP2, GEP3)을 가지거나 FinFET 또는 MBCFET 형태의 선택 트랜지스터들이 배치될 수 있다.

또는 도 13d처럼, 제2-1층 워드라인 드라이버 영역(21b_L1)과 제2-2층 워드라인 드라이버 영역(21b_L2)이 상대적으로 작은 면적을 가질 수 있으며 여기에 상대적으로 작은 게이트 폭을 가지는 선택 트랜지스터들이 배치될 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.

도 14는 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다. 도 15는 도 14의 셀 어레이부와 주변회로부 간의 연결 관계를 나타내는 사시도이다. 도 16a 및 16b는 본 발명의 실시예들에 따른 주변회로부의 평면도들을 나타낸다.

도 14 내지 도 16b를 참조하면, 본 예에 따른 반도체 메모리 장치(300b)에서는 주변회로부(100g) 상에 셀 어레이부(200b)가 배치된다. 상기 셀 어레이 부(200b)는 차례로 적층된 1층 서브 워드라인들(SWL_L1), 1층 메모리 셀들(MC_L1), 1층 로컬 비트라인들(LBL_L1), 2층 메모리 셀들(MC_L2), 2층 서브 워드라인들(SWL_L2), 3층 메모리 셀들(MC_L3) 및 2층 로컬 비트라인들(LBL_L2)을 포함할 수 있다.

주변회로부(100g)에는 코어 영역(20b)이 배치될 수 있다. 상기 코어 영역(20b)은 1층 비트라인 선택 영역(22_L1), 2층 비트라인 선택 영역(22_L2) 제1-2층 워드라인 드라이버 영역(21a_L2), 제1-1층 워드라인 드라이버 영역(21a_L1), 제2-2층 워드라인 드라이버 영역(21b_L2) 및 제2-1층 워드라인 드라이버 영역(21b_L1)을 포함할 수 있다. 상기 1층 비트라인 선택 영역(22_L1)과 2층 비트라인 선택 영역(22_L2)은 각각 제 1 방향(D1)으로 길쭉하며 로컬 비트라인들(LBL)과 교차할 수 있다. 상기 1층 비트라인 선택 영역(22_L1)과 2층 비트라인 선택 영역(22_L2)은 서로 제 2 방향(D2)으로 이격될 수 있다.

1층 로컬 비트라인들(LBL_L1)의 중간 지점들은 각각 1층 비트라인 연결 콘택들(CTB_L1)에 의해 1층 비트라인 선택 영역(22_L1)(의 1층 비트라인 선택 트랜지스터들)과 연결될 수 있다. 2층 로컬 비트라인들(LBL_L2)의 중간 지점들은 각각 2층 비트라인 연결 콘택들(CTB_L2)에 의해 2층 비트라인 선택 영역(22_L2) (의 2층 비트라인 선택 트랜지스터들)과 연결될 수 있다. 상기 1층 비트라인 선택 영역(22_L1)과 2층 비트라인 선택 영역(22_L2)은 서로 같거나 다른 면적/폭을 가질 수 있다. 상기 1층 비트라인 선택 영역(22_L1)과 2층 비트라인 선택 영역(22_L2) 중 작은 면적을 가지는 곳에 상대적으로 작은 게이트 폭을 가지는 비트라인 선택 트랜지스터들(BST)이 배치될 수 있다.

또는 도 16b와 같이, 2층 비트라인 선택 영역(22_L2)이 두 개의 서브 영역들로 나누어져, 상기 1층 비트라인 선택 영역(22_L1) 앞뒤로 배치될 수 있다. 이로써 상대적으로 작은 면적을 가지는 2층 비트라인 선택 영역들(22_L2)에 상대적으로 작은 게이트 폭을 가지는 비트라인 선택 트랜지스터들(BST)이 배치될 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.

도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치의 사시도이다. 도 18은 도 17의 셀 어레이부와 주변회로부 간의 연결 관계를 나타내는 사시도이다. 도 19a 및 19b는 본 발명의 실시예들에 따른 주변회로부의 평면도들을 나타낸다.

도 17 내지 도 19b를 참조하면, 본 예에 따른 반도체 메모리 장치(300c)에서는 주변회로부(100h) 상에 셀 어레이부(200c)가 배치된다. 상기 셀 어레이 부(200c)는 차례로 적층된 1층 서브 워드라인들(SWL_L1), 1층 메모리 셀들(MC_L1), 1층 로컬 비트라인들(LBL_L1), 2층 메모리 셀들(MC_L2), 2층 서브 워드라인들(SWL_L2), 3층 메모리 셀들(MC_L3), 2층 로컬 비트라인들(LBL_L2), 4층 메모리 셀들(MC_L4) 및 3층 서브 워드라인들(SWL_L3)을 포함할 수 있다.

도 19a를 참조하면, 주변회로부(100h)에는 코어 영역(20c)이 배치될 수 있다. 상기 코어 영역(20c)은 제 2 방향(D2)으로 서로 이격되며 제 1 방향(D1)으로 길쭉한 1층 비트라인 선택 영역(22_L1)과 2층 비트라인 선택 영역(22_L2)을 포함할 수 있다. 상기 코어 영역(20c)은 제 1 방향(D1)으로 차례로 배치되는 제1-2층 워드라인 드라이버 영역(21a_L2), 제1-3층 워드라인 드라이버 영역(21a_L3), 제1-1층 워드라인 드라이버 영역(21a_L1), 제2-2층 워드라인 드라이버 영역(21b_L2), 제2-2층 워드라인 드라이버 영역(21b_L2), 및 제2-1층 워드라인 드라이버 영역(21b_L1)을 포함할 수 있다. 제1-1층 워드라인 드라이버 영역(21a_L1)과 제2-1층 워드라인 드라이버 영역(21b_L1)은 상대적으로 작은 면적을 가질 수 있다.

또는 도 19b와 같이, 제1-1층 워드라인 드라이버 영역(21a_L1)이 두 개의 서브 영역들로 나뉘어져, 제1-3층 워드라인 드라이버 영역(21a_L3) 양 옆에 배치될 수 있다. 제2-1층 워드라인 드라이버 영역(21b_L1)이 두 개의 서브 영역들로 나뉘어져, 제2-3층 워드라인 드라이버 영역(21b_L3) 양 옆에 배치될 수 있다. 2층 비트라인 선택 영역(22_L2)이 두 개의 서브 영역들로 나뉘어져, 1층 비트라인 선택 영역(22_L1) 앞뒤에 배치될 수 있다. 상대적으로 작은 면적을 가지는 서브 영역들에 상대적으로 작은 게이트 폭을 가지는 선택 트랜지스터들을 배치할 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.

도 20은 도 12의 변형예이다. 도 21은 도 20에 포함되는 주변회로부의 확대도이다.

도 20 및 도 21을 참조하면, 본 예에 따른 반도체 메모리 장치(300d)에서는 주변회로부(100g) 상에 셀 어레이부(200d)가 배치된다. 주변회로부(100g)에는 코어 영역(20d)이 배치될 수 있다. 상기 코어 영역(20d)는 1층 워드라인 드라이버 영역들(21_L1), 1층 워드라인 드라이버 영역들(21_L1)과 비트라인 선택 영역(22)을 포함할 수 있다. 즉, 주변회로부(100g)에는 1층 워드라인 드라이버 영역들(21_L1), 1층 워드라인 드라이버 영역들(21_L1)과 비트라인 선택 영역(22)이 배치된다. 1층 워드라인 드라이버 영역들(21_L1)에는 1층 워드라인 선택 트랜지스터들(WST_L1)이 배치된다. 2층 워드라인 드라이버 영역들(21_L2)에는 2층 워드라인 선택 트랜지스터들(WST_L2)이 배치된다. 상기 비트라인 선택 영역(22)에는 비트라인 선택 트랜지스터들(BST)이 배치될 수 있다. 상기 1층 워드라인 선택 트랜지스터들(WST_L1)은 각각 제 1 게이트 폭(GW1)을 가질 수 있다. 상기 2층 워드라인 선택 트랜지스터들(WST_L2)은 각각 제 2 게이트 폭(GW2)을 가질 수 있다. 상기 비트라인 선택 트랜지스터들(BST)은 각각 제 3 게이트 폭(GW3)을 가질 수 있다. 상기 제 1 게이트 폭(GW1), 상기 제 2 게이트 폭(GW2) 및 상기 제 3 게이트 폭(GW3) 중 적어도 하나는 나머지 것과 다를 수 있다. 상기 제 1 게이트 폭(GW1), 상기 제 2 게이트 폭(GW2) 및 상기 제 3 게이트 폭(GW3)은 각각 서로 다를 수 있다. 상기 1층 워드라인 선택 트랜지스터들(WST_L1), 상기 2층 워드라인 선택 트랜지스터들(WST_L2) 및 비트라인 선택 트랜지스터들(BST)은 크기에 있어서 각각 서로 다를 수 있다. 1층 워드라인 드라이버 영역들(21_L1), 1층 워드라인 드라이버 영역들(21_L1)과 비트라인 선택 영역(22)은 면적 크기에 있어서 각각 서로 다를 수 있다.

예를 들면, 상기 1층 워드라인 선택 트랜지스터들(WST_L1)은 각각 도 5a 내지 도 10d를 참조하여 설명한 제 1 워드라인 선택 트랜지스터(WST1) 및 제 2 워드라인 선택 트랜지스터(WST2) 중 어느 하나의 형태를 가질 수 있다. 상기 2층 워드라인 선택 트랜지스터들(WST_L2)은 각각 도 5a 내지 도 10d를 참조하여 설명한 제 1 워드라인 선택 트랜지스터(WST1) 및 제 2 워드라인 선택 트랜지스터(WST2) 중 다른 하나의 형태를 가질 수 있다.

상기 셀 어레이 부(200d)는 도 12의 셀 어레이 부(200d)와 같으나, 도 12와 차이점으로는 1층 서브 워드라인들(SWL_L1)의 제1 단부들(EP1_L1)과 2층 서브 워드라인들(SWL_L2)의 제1 단부들(EP1_L2) 만이 주변회로부(100g)와 연결된다. 1층 서브 워드라인들(SWL_L1)의 제2 단부들(EP2_L1)과 2층 서브 워드라인들(SWL_L2)의 제2 단부들(EP2_L2)은 주변회로부(100g)와 연결되지 않는다. 즉, 상기 셀 어레이 부(200d)에서 1층 서브 워드라인들(SWL_L1)의 제1 단부들(EP1_L1)은 1층 워드라인 연결 콘택들(CTW_L1)에 의해 주변회로부(100g)의 1층 워드라인 드라이버 영역들(21_L1) 안의 1층 워드라인 선택 트랜지스터들(WST_L1)과 연결된다. 상기 셀 어레이 부(200d)에서 2층 서브 워드라인들(SWL_L2)의 제1 단부들(EP1_L2)은 2층 워드라인 연결 콘택들(CTW_L2)에 의해 주변회로부(100g)의 2층 워드라인 드라이버 영역들(21_L2) 안의 2층 워드라인 선택 트랜지스터들(WST_L2)과 연결된다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.

도 1 내지 도 21의 실시예들은 서로 조합될 수 있다. 본 명세서에서 (서브/메인) 워드라인과 (로컬/글로벌) 비트라인은 각각 '도전 라인'으로 명명될 수 있다. 또한 워드라인 드라이버 영역과 비트라인 선택 영역은 '도전 라인 선택 영역' 또는 '선택 영역'으로 명명될 수 있다. 위의 구조에서 각 영역의 서브 영역들의 개수는 각각 두 개로 하였으나 이에 한정되지 않으며 세 개 이상일 수도 있다. 또한 메모리 셀들은 5층 이상으로 배치될 수 있으며, 이에 연결되는 도전 라인들도 추가로 배치될 수 있다. 또한 상기 도전 라인들에 연결되는 선택 영역들은 도 13a 내지 13d, 16a, 16b, 19a 및 19b의 평면도들을 조합/응용하여 배치될 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims

기판 상을 제 1 방향으로 가로지르며 서로 평행한 복수개의 제 1 도전 라인들, 상기 제 1 도전 라인들은 각각 서로 반대되는 제 1 단부들과 제 2 단부들을 포함하고, 상기 제 1 방향은 상기 기판의 상면에 평행하고;
상기 제 1 도전 라인들의 상기 제 1 단부들에 각각 연결되는 제 1 선택 트랜지스터들; 및
상기 제 1 도전 라인들의 상기 제 2 단부들에 각각 연결되는 제 2 선택 트랜지스터들을 포함하되,
상기 제 1 선택 트랜지스터들 각각은 제 1 게이트 폭을 가지고, 상기 제 2 선택 트랜지스터들 각각은 상기 제 1 게이트 폭보다 작은 제 2 게이트 폭을 가지는 반도체 메모리 장치.
제 1 항에 있어서,
상기 기판은 상기 제 1 선택 트랜지스터들이 배치되는 제 1 선택 영역과 상기 제 2 선택 트랜지스터들이 배치되는 제 2 선택 영역을 포함하며, 상기 제 1 선택 영역의 면적은 상기 제 2 선택 영역의 면적보다 큰 반도체 메모리 장치.
제 1 항에 있어서,
상기 제 1 선택 트랜지스터들과 상기 제 2 선택 트랜지스터들은 상기 제 1 도전 라인들과 상기 제 2 도전 라인들 아래에 위치하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 제 1 선택 트랜지스터들은 각각 제 1 게이트 전극을 포함하고,
상기 제 2 선택 트랜지스터들은 각각 제 2 게이트 전극을 포함하고,
상기 제 1 게이트 전극은 상기 기판 속으로 돌출되는 적어도 하나의 제 1 게이트 돌출부를 포함하고,
상기 제 2 게이트 전극은 상기 기판 속으로 돌출되는 적어도 하나의 제 2 게이트 돌출부를 포함하고,
상기 제 1 게이트 돌출부의 개수는 상기 제 2 게이트 돌출부의 개수 보다 적은 반도체 메모리 장치.
제 1 항에 있어서,
상기 제 1 선택 트랜지스터들은 각각 제 1 게이트 전극을 포함하고,
상기 제 2 선택 트랜지스터들은 각각 제 2 게이트 전극을 포함하고,
상기 제 1 게이트 전극은 상기 기판 속으로 돌출되는 적어도 하나의 제 1 게이트 돌출부를 포함하고,
상기 제 1 게이트 전극은 상기 기판 속으로 돌출되는 적어도 하나의 제 2 게이트 돌출부를 포함하고,
상기 기판의 표면으로부터 상기 제 1 게이트 돌출부의 하부면까지의 거리는 상기 기판의 표면으로부터 상기 제 2 게이트 돌출부의 하부면까지의 거리보다 짧은 반도체 메모리 장치.
제 1 항에 있어서,
상기 기판에 배치되어 상기 기판의 상부면으로부터 돌출된 적어도 하나의 제 1 활성 핀과 적어도 하나의 제 2 활성 핀을 정의하는 소자분리막을 더 포함하되,
상기 제 1 활성 핀과 상기 제 2 활성 핀은 상기 소자분리막의 상부면 보다 상기 기판 위로 돌출되고,
상기 제 1 선택 트랜지스터들은 각각 적어도 하나의 상기 제 1 활성 핀을 가로지르는 제 1 게이트 전극을 포함하고,
상기 제 2 선택 트랜지스터들은 각각 적어도 하나의 상기 제 2 활성 핀을 가로지르는 제 2 게이트 전극을 포함하고,
상기 소자분리막의 상부면으로부터 상기 제 1 활성 핀의 상부면의 높이는 상기 소자분리막의 상부면으로부터 상기 제 2 활성 핀의 높이보다 낮은 반도체 메모리 장치.
제 1 항에 있어서,
상기 기판에 배치되어 상기 기판의 상부면으로부터 돌출된 적어도 하나의 제 1 활성 핀과 적어도 하나의 제 2 활성 핀을 정의하는 소자분리막을 더 포함하되,
상기 제 1 활성 핀과 상기 제 2 활성 핀은 상기 소자분리막의 상부면 보다 상기 기판 위로 돌출되고,
상기 제 1 선택 트랜지스터들은 각각 적어도 하나의 상기 제 1 활성 핀을 가로지르는 제 1 게이트 전극을 포함하고,
상기 제 2 선택 트랜지스터들은 각각 적어도 하나의 상기 제 2 활성 핀을 가로지르는 제 2 게이트 전극을 포함하고,
상기 제 2 활성 핀의 개수는 상기 제 1 활성 핀의 개수보다 많은 반도체 메모리 장치.
제 1 항에 있어서,
상기 기판에 배치되어 상기 기판의 상부면으로부터 돌출된 복수개의 제 1 활성 핀들과 복수개의 제 2 활성 핀들을 정의하는 소자분리막을 더 포함하되,
상기 제 1 활성 핀들과 상기 제 2 활성 핀들은 상기 소자분리막의 상부면 보다 상기 기판 위로 돌출되고,
상기 제 1 선택 트랜지스터들은 각각 상기 제 1 활성 핀들을 가로지르는 제 1 게이트 전극을 포함하고,
상기 제 2 선택 트랜지스터들은 각각 상기 제 2 활성 핀들을 가로지르는 제 2 게이트 전극을 포함하고,
상기 제 2 활성 핀들 간의 간격은 상기 제 1 활성 핀들 간의 간격보다 좁은 반도체 메모리 장치.
제 1 항에 있어서,
상기 기판에 배치되어 상기 기판의 상부면으로부터 적어도 하나의 제 1 활성 핀과 적어도 하나의 제 2 활성 핀을 정의하는 소자분리막, 상기 제 1 활성 핀들과 상기 제 2 활성 핀들은 상기 소자분리막의 상부면 보다 상기 기판 위로 돌출되고; 및
상기 제 2 활성 핀 상에 적층되는 적어도 하나의 제 2 채널 패턴을 더 포함하고,
상기 제 1 선택 트랜지스터들은 각각 상기 제 1 활성 핀의 측벽과 상부면을 덮는 제 1 게이트 전극을 포함하고,
상기 제 2 선택 트랜지스터들은 각각 상기 제 2 활성 핀의 측벽과 상부면을 덮으며 상기 제 2 활성 핀과 상기 제 2 채널 패턴 사이에 개제되는 제 2 게이트 전극을 포함하는 반도체 메모리 장치.
제 9 항에 있어서,
상기 제 1 활성 핀 상에 적층되는 적어도 하나의 제 1 채널 패턴을 더 포함하고,
상기 제 1 게이트 전극은 상기 제 1 채널 패턴과 상기 제 1 활성 핀 사이에 개재되고,
상기 제 1 채널 패턴의 개수는 상기 제 2 채널 패턴의 개수보다 작은 반도체 메모리 장치.
제 1 항에 있어서,
상기 제 1 도전 라인들 상을 제 2 방향으로 가로지르며 서로 평행한 복수개의 제 2 도전 라인들, 상기 제 2 방향은 상기 기판의 상면에 평행하며 상기 제 1 방향과 교차하고;
상기 제 2 도전 라인들에 각각 연결되는 제 3 선택 트랜지스터들을 더 포함하되,
상기 제 3 선택 트랜지스터들 각각은 제 3 게이트 폭을 가지고,
상기 제 3 게이트 폭은 상기 제 1 게이트 폭과 상기 제 2 게이트 폭 중 적어도 하나와 다른 반도체 메모리 장치.
제 11 항에 있어서,
상기 기판은,
상기 제 1 선택 트랜지스터들이 배치되는 제 1 선택 영역;
상기 제 2 선택 트랜지스터들이 배치되는 제 2 선택 영역; 및
상기 제 3 선택 트랜지스터들이 배치되는 제 3 선택 영역을 포함하되,
상기 제 1 선택 영역과 상기 제 2 선택 영역은 상기 제 1 방향으로 서로 이격되며,
상기 제 3 선택 영역은 상기 제 2 방향으로 상기 제 1 선택 영역 및 상기 제 2 선택 영역과 이격되고,
상기 제 3 선택 영역은 상기 제 1 방향으로 길쭉한 반도체 메모리 장치.
제 11 항에 있어서,
상기 제 2 도전 라인들 상을 상기 제 1 방향으로 가로지르며 서로 팽행한 복수개의 제 3 도전 라인들; 및
상기 제 3 도전 라인들과 각각 연결되는 제 4 선택 트랜지스터들을 포함하되,
상기 제 4 선택 트랜지스터들 각각은 제 4 게이트 폭을 가지고,
상기 제 4 게이트 폭은 상기 제 1 내지 제 3 게이트 폭들 중 적어도 하나와 다른 반도체 메모리 장치.
제 13 항에 있어서,
상기 기판은,
상기 제 1 선택 트랜지스터들이 배치되는 제 1 선택 영역;
상기 제 2 선택 트랜지스터들이 배치되는 제 2 선택 영역;
상기 제 3 선택 트랜지스터들이 배치되는 제 3 선택 영역; 및
상기 제 4 선택 트랜지스터들이 배치되는 제 4 선택 영역을 포함하되,
상기 제 1 선택 영역, 상기 제 2 선택 영역 및 상기 제 4 선택 영역은 상기 제 1 방향으로 서로 이격되며,
상기 제 3 선택 영역은 상기 제 2 방향으로 상기 제 1 선택 영역, 상기 제 2 선택 영역 및 상기 제 4 선택 영역과 이격되고,
상기 제 3 선택 영역은 상기 제 1 방향으로 길쭉한 반도체 메모리 장치.
제 14 항에 있어서,
상기 제 4 선택 영역은 상기 제 4 선택 트랜지스터들의 일부가 배치되는 제 1 서브 선택 영역과 상기 제 4 선택 트랜지스터들의 나머지가 배치되는 제 2 서브 선택 영역을 포함하되,
상기 제 1 선택 영역과 상기 제 2 선택 영역 사이에 상기 제 1 서브 선택 영역이 배치되고,
상기 제 2 서브 선택 영역은 상기 제 1 선택 영역에 의해 상기 제 1 서브 선택 영역과 이격되는 반도체 메모리 장치.
제 13 항에 있어서,
상기 제 3 도전 라인들 상을 상기 제 2 방향으로 가로지르며 서로 팽행한 복수개의 제 4 도전 라인들; 및
상기 제 4 도전 라인들과 각각 연결되는 제 5 선택 트랜지스터들을 포함하되,
상기 제 5 선택 트랜지스터들 각각은 제 5 게이트 폭을 가지고,
상기 제 5게이트 폭은 상기 제 1 내지 제 4 게이트 폭들 중 적어도 하나와 다른 반도체 메모리 장치.
주변회로부 상에 배치되는 셀 어레이부를 포함하되,
상기 셀 어레이부는:
제 1 방향으로 연장되며 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격된 제 1 도전 라인들;
상기 제 2 방향으로 상기 제 1 도전 라인들 상을 가로지르며 상기 제 1 방향으로 서로 이격된 제 2 도전 라인들; 및
상기 제 1 도전 라인들과 상기 제 2 도전 라인들 사이에서 각각 배치되는 메모리 셀들을 포함하고,
상기 주변회로부는:
기판에 배치되며 상기 제 1 도전 라인들과 연결되는 제 1 도전라인 선택 트랜지스터들; 및
상기 기판에 배치되며 상기 제 2 도전 라인들과 연결되는 제 2 도전라인 선택 트랜지스터들을 포함하고,
상기 제 1 선택 트랜지스터들 각각은 제 1 게이트 폭을 가지고, 상기 제 2 선택 트랜지스터들 각각은 상기 제 1 게이트 폭과 다른 제 2 게이트 폭을 가지는 반도체 메모리 장치.
제 17 항에 있어서,
상기 기판은 상기 제 1 선택 트랜지스터들이 배치되는 제 1 선택 영역과 상기 제 2 선택 트랜지스터들이 배치되는 제 2 선택 영역을 포함하며, 상기 제 1 선택 영역의 면적은 상기 제 2 선택 영역의 면적과 다른 반도체 메모리 장치.
기판 상을 제 1 방향으로 가로지르는 제 1 도전 라인들;
상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 1 도전 라인들 상을 가로지르는 제 2 도전 라인들;
상기 제 2 도전 라인들 상을 상기 제 1 방향으로 가로지르는 제 3 도전 라인들;
상기 제 3 도전 라인들 상을 상기 제 2 방향으로 가로지르는 제 4 도전 라인들; 및
상기 기판에 배치되며 상기 제 1 내지 제 4 도전 라인들과 각각 연결되는 제 1 내지 제 4 선택 영역들을 포함하되,
상기 제 1 선택 영역과 상기 제 3 선택 영역은 상기 제 1 방향으로 서로 이격되고,
상기 제 2 선택 영역과 상기 제 4 선택 영역은 상기 제 2 방향으로 서로 이격되고, 각각 상기 제 1 방향으로 길쭉하며,
상기 제 1 선택 영역의 면적은 상기 제 3 선택 영역과 다르거나 또는
상기 제 2 선택 영역의 면적은 상기 제 4 선택 영역과 다른 반도체 메모리 장치.
제 19 항에 있어서,
상기 제 3 선택 영역은 상기 제 3 도전 라인들의 일부와 연결되는 제 1 서브 선택 영역과 상기 제 3 도전 라인들의 나머지와 연결되는 제 2 서브 선택 영역을 포함하고,
상기 제 1 서브 선택 영역은 상기 제 1 선택 영역과 상기 제 3 선택 영역 사이에 배치되고,
상기 제 2 서브 선택 영역은 상기 제 3 선택 영역에 의해 상기 제 1 서브 선택 영역과 이격되는 반도체 메모리 장치.