JP7321677B2 - 半導体素子 - Google Patents
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Description
本発明は半導体素子に関し、より詳細には互いに異なる動作特性を有するメモリセルを有する半導体素子に関する。
半導体素子はメモリ素子及び論理素子に区分される。メモリ素子はデータを格納する素子である。一般的に、半導体メモリ装置は大きく、揮発性（ｖｏｌａｔｉｌｅ）メモリ装置と、不揮発性（ｎｏｎｖｏｌａｔｉｌｅ）メモリ装置とに区分される。揮発性メモリ装置は電源の供給が中斷されると、格納されたデータが消滅するメモリ装置であり、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等である。不揮発性メモリ装置は電源の供給が中断されても格納されたデータが消滅されないメモリ装置であり、例えばＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ装置（Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）等である。
また、最近には半導体メモリ装置の高性能化及び低電力化の趨勢に合わせて、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＰＲＡＭ（Ｐｈａｓｅ－Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような次世代半導体メモリ装置が開発されている。このような次世代半導体メモリ装置を構成する物質は電流又は電圧に応じて、その抵抗値が変わり、電流又は電圧の供給が中断されても抵抗値をそのまま維持する特性を有する。
本発明が達成しようとする技術的課題の１つは高集積化された半導体素子を提供することにある。本発明が解決しようとする課題はその課題に制限されない。
本発明に係る半導体素子は、基板上に並べて配置される第１メモリ部と、第１周辺回路部と、及び第２周辺回路部と、前記第２周辺回路部上の第２メモリ部と、前記第２周辺回路部と前記第２メモリ部との間の配線部と、を含むことができる。前記第１メモリ部は複数の第１メモリセルを含み、前記第１メモリセルの各々はセルトランジスタ及び前記セルトランジスタの一端子に連結されるキャパシターを含むことができる。前記第２メモリ部は複数の第２メモリセルを含み、前記第２メモリセルの各々は互いに直列に連結される可変抵抗要素及び選択要素を含むことができる。前記配線部の配線パターンは前記基板から前記キャパシターと同一な高さに提供され、前記第２メモリセルは前記基板から前記キャパシターより高い高さに提供されることができる。
本発明に係る半導体素子は、第１素子領域及び第２素子領域を含む基板と、前記第１素子領域上の第１メモリ部と、前記第２素子領域上の第２メモリ部と、前記第２素子領域上に提供され、前記基板と前記第２メモリ部との間に提供される配線部と、を含むことができる。前記第１メモリ部はキャパシター構造体を含むことができる。前記第２メモリ部は前記基板上に２次元又は３次元的に配列される可変抵抗要素、及び前記可変抵抗要素に各々直列に連結される選択要素を含むことができる。前記配線部の配線パターンは前記基板から前記キャパシター構造体と同一な高さに提供され、前記可変抵抗要素及び前記選択要素は前記基板から前記キャパシター構造体より高い高さに提供されることができる。
本発明の概念によれば、高集積化された半導体素子が容易に提供されることができる。
以下、添付した図面を参照して本発明の実施形態を説明することによって本発明を詳細に説明する。
図１は本発明の実施形態に係る半導体素子の内部構造の配置を概略的に示す断面図であり、図２は図１の第１メモリ部、第１周辺回路部、第２メモリ部、及び第２周辺回路部の相対的な配置を示す平面図である。
図１及び図２を参照すれば、半導体素子１０００は第１素子領域Ｒ１及び第２素子領域Ｒ２を含む基板１００を含む。第１素子領域Ｒ１及び第２素子領域Ｒ２は基板１００の互いに異なる領域である。
半導体素子１０００は第１素子領域Ｒ１上に提供される第１メモリ部１０、第１周辺回路部２０、及び第１配線部３０を含む。第１メモリ部１０及び第１周辺回路部２０は基板１００上に並べて配置される。第１周辺回路部２０は第１メモリ部１０の少なくとも一つの辺の側（ｏｎｅ ｓｉｄｅ）に提供される。一例として、第１周辺回路部２０は第１メモリ部１０の一つの辺の側（ｏｎｅ ｓｉｄｅ）１０Ａのみに隣接するように配置されるか、第１メモリ部１０の二つの辺の側１０Ａ、１０Ｂに隣接するように配置されるか、第１メモリ部１０の三つの辺の側１０Ａ、１０Ｂ、１０Ｃに隣接するように配置されるか、或いは第１メモリ部１０の四つの辺の側１０Ａ、１０Ｂ、１０Ｃ、１０Ｄで囲むように配置される。第１配線部３０は第１メモリ部１０及び第１周辺回路部２０上に提供される。第１メモリ部１０及び第１周辺回路部２０は基板１００と第１配線部３０との間に介在する。
半導体素子１０００は第２素子領域Ｒ２上に提供される第２メモリ部６０、第２周辺回路部４０、及び第２配線部５０を含む。基板１００上に第２メモリ部６０が提供され、基板１００と第２メモリ部６０との間に第２周辺回路部４０が介在する。平面から見る時、第２周辺回路部４０の少なくとも一部は第２メモリ部６０と重畳する。第２メモリ部６０と第２周辺回路部４０との間に第２配線部５０が介在する。
第１メモリ部１０はＤＲＡＭセルアレイ構造を含み、第２メモリ部６０は可変抵抗メモリセルアレイ構造を含む。一例として、第１メモリ部１０及び第２メモリ部６０は別個のメインメモリとして各々機能することができる。他の例として、第１メモリ部１０及び第２メモリ部６０の中で１つはメインメモリとして機能し、第１メモリ部１０及び第２メモリ部６０の中で他の１つはバッファメモリとして機能することができる。
図３は図１の第１メモリ部に配置されるメモリセルアレイの回路図である。
図３を参照すれば、第１メモリ部１０はＤＲＡＭセルアレイを含む。具体的に、第１メモリ部１０はワードラインＷＬ、ワードラインＷＬに交差するビットラインＢＬ、及び複数の第１メモリセルＭＣ１を含む。第１メモリセルＭＣ１の各々はワードラインＷＬの中で対応するワードラインＷＬ、及びビットラインＢＬの中で対応するビットラインＢＬに連結される。第１メモリセルＭＣ１の各々は対応するワードラインＷＬに連結されるセルトランジスタＣＴＲ、及びセルトランジスタＣＴＲの一端子に連結されるキャパシターＣＡを含む。セルトランジスタＣＴＲのドレーン領域は対応するビットラインＢＬに連結され、セルトランジスタＣＴＲのソース領域はキャパシターＣＡに連結される。セルトランジスタＣＴＲはキャパシターＣＡに流れる電荷の流れを選択的に制御するように構成される。第１メモリセルＭＣ１の各々はキャパシターＣＡに格納された電荷の有無に応じて０又は１のデータを格納する。
図４は図１の第２メモリ部に配置されるメモリセルアレイの回路図であり、図５は図１の第２メモリ部に配置される単位メモリセルを示す回路図である。
図４及び図５を参照すれば、第２メモリ部６０は可変抵抗メモリセルアレイを含む。可変抵抗メモリセルアレイはＭＲＡＭ、ＰＲＡＭ、及びＲＲＡＭ（登録商標）の中で少なくとも１つのメモリセルアレイを含む。具体的に、第２メモリ部６０は第１導電ラインＣＬ１、第１導電ラインＣＬ１に交差する第２導電ラインＣＬ２、及び第１導電ラインＣＬ１と第２導電ラインＣＬ２との間に提供される複数の第２メモリセルＭＣ２を含む。第２メモリセルＭＣ２は第１導電ラインＣＬ１と第２導電ラインＣＬ２との間の交差点に各々提供される。
第２メモリセルＭＣ２の各々は、第１導電ラインＣＬ１の中で対応する第１導電ラインＣＬ１と第２導電ラインＣＬ２の中で対応する第２導電ラインＣＬ２との間の交差点に配置され、対応する第１導電ラインＣＬ１と対応する第２導電ラインＣＬ２に連結される。第２メモリセルＭＣ２の各々は可変抵抗要素ＶＲ及び選択要素ＳＷを含む。可変抵抗要素ＶＲ及び選択要素ＳＷは対応する第１導電ラインＣＬ１と対応する第２導電ラインＣＬ２との間で互いに直列に連結される。一例として、可変抵抗要素ＶＲは対応する第１導電ラインＣＬ１と選択要素ＳＷとの間に連結され、選択要素ＳＷは可変抵抗要素ＶＲと対応する第２導電ラインＣＬ２との間に連結される。他の例として、図５に図示されたものと異なり、可変抵抗要素ＶＲは対応する第２導電ラインＣＬ２と選択要素ＳＷとの間に連結され、選択要素ＳＷは可変抵抗要素ＶＲと対応する第１導電ラインＣＬ１との間に連結されてもよい。
可変抵抗要素ＶＲはデータ格納要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。可変抵抗要素ＶＲは、これに印加される電圧や電流に依存して、２つ以上の安定な抵抗状態の間で可逆的に抵抗状態が変わり、外部電源が供給されない限り、抵抗状態が維持される。第２メモリセルＭＣ２の各々は可変抵抗要素ＶＲの抵抗状態に対応するデータを格納する。
選択要素ＳＷは可変抵抗要素ＶＲを通る電荷の流れを選択的に制御するように構成される。一例として、選択要素ＳＷは非線形電流－電圧特性又は整流特性を有し、したがって、第２メモリセルＭＣ２の各々に流れる電流の流れを上方又は下方に導く。他の例として、選択要素ＳＷは印加電圧のサイズに応じて抵抗値が変化される非線形抵抗体を含むことができる。抵抗体の抵抗値が印加電圧に反比例する場合、相対的に大きい電圧が印加される選択セルでは抵抗値が相対的に小さいので、電流の流れが許容され、相対的に小さい電圧が印加される非選択セルでは抵抗値が相対的に大きいので、電流の流れが許容されない。その他の例として、選択要素ＳＷは非線形（一例として、Ｓ字形）Ｉ－Ｖカーブを有する閾値（ｔｈｒｅｓｈｏｌｄ）スイッチング現象に基づいた素子である。選択要素ＳＷは両方向（ｂｉ－ｄｉｒｅｃｔｉｏｎａｌ）特性を有するＯＴＳ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈ）素子である。
図示されないが、第２メモリ部６０は第２導電ラインＣＬ２に交差する第３導電ライン、及び第２導電ラインＣＬ２と第３導電ラインとの間に提供される追加的な第２メモリセルＭＣ２をさらに含むことができる。追加的な第２メモリセルＭＣ２は第２導電ラインＣＬ２と第３導電ラインとの間の交差点に各々提供される。この場合、第２メモリ部６０は、第２メモリセルＭＣ２が図１の基板１００の上面に平行である方向及び垂直になる方向に沿って３次元的に配列されるクロス－ポイント（ｃｒｏｓｓ－ｐｏｉｎｔ）セルアレイ構造を有する。
図１及び図２を再び参照すれば、第１周辺回路部２０は図３の第１メモリセルＭＣ１を駆動させるための第１周辺回路を含む。第１周辺回路は図３のワードラインＷＬに連結されるローデコーダー（Ｒｏｗ ｄｅｃｏｄｅｒ）、図３のビットラインＢＬに連結されるカラムデコーダー（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）、及び入出力センスアンプ（Ｉ／Ｏ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）等を含む。第１配線部３０は図３の第１メモリセルＭＣ１を第１周辺回路に電気的に連結する第１配線パターンを含む。第２周辺回路部４０は図４の第２メモリセルＭＣ２を駆動させるための第２周辺回路を含む。第２周辺回路は図４の第１導電ラインＣＬ１に連結される第１デコーダー回路、第２導電ラインＣＬ２に連結される第２デコーダー回路、及び第１導電ラインＣＬ１又は第２導電ラインＣＬ２に連結される入出力センスアンプ（Ｉ／Ｏ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）等を含む。第２配線部５０は図４の第２メモリセルＭＣ２を第２周辺回路に電気的に連結する第２配線パターンを含む。
図６は本発明の一部の実施形態に係る半導体素子の平面図であり、図７は図６のI－I’、II－II’、及びIII－III’に沿う断面図である。図８は図７のＡ部分の拡大図である。
図６及び図７を参照すれば、第１素子領域Ｒ１及び第２素子領域Ｒ２を含む基板１００が提供される。支持基板１００は半導体基板（一例として、シリコン基板、ゲルマニウム基板、又はシリコン－ゲルマニウム基板）である。第１素子領域Ｒ１及び第２素子領域Ｒ２は基板１００の互いに異なる領域である。素子分離膜ＳＴが基板１００上に提供されて活性領域を定義する。活性領域はセル活性領域ＡＣＴ、第１周辺活性領域ＰＡＣＴ１、及び第２周辺活性領域ＰＡＣＴ２を含む。セル活性領域ＡＣＴ及び第１周辺活性領域ＰＡＣＴ１は基板１００の第１素子領域Ｒ１上に提供され、第２周辺活性領域ＰＡＣＴ２は基板１００の第２素子領域Ｒ２上に提供される。素子分離膜ＳＴは一例として、シリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸化窒化膜を含む。
第１メモリ部１０は基板１００の第１素子領域Ｒ１上に提供される。第１メモリ部１０は複数のセル活性領域ＡＣＴを含む。平面から見る時、セル活性領域ＡＣＴの各々はバー（ｂａｒ）形状を有し、第１方向Ｄ１及び第２方向Ｄ２に交差する第３方向Ｄ３に長軸が位置されるように配置される。第２方向Ｄ２は第１方向Ｄ１に交差し、第１乃至第３方向Ｄ１、Ｄ２、Ｄ３は基板１００の上面に平行である方向である。
第１メモリ部１０は基板１００内に提供されてセル活性領域ＡＣＴを横切るゲート構造体ＧＳを含む。ゲート構造体ＧＳは、図３を参照して説明した、ワードラインＷＬに対応する。ゲート構造体ＧＳは第１方向Ｄ１に延長され、第２方向Ｄ２に配列される。ゲート構造体ＧＳの各々は基板１００内に埋め込まれたゲート電極ＧＥ、ゲート電極ＧＥとセル活性領域ＡＣＴとの間及びゲート電極ＧＥと素子分離膜ＳＴとの間に介在するゲート誘電パターンＧＩ、及びゲート電極ＧＥの上面上のゲートキャッピングパターンＣＡＰを含む。ゲートキャッピングパターンＣＡＰの上面は基板１００の上面と実質的に共面をなす。一部の実施形態によれば、ゲートキャッピングパターンＣＡＰの下面はゲート誘電パターンＧＩの最上部面と接し、ゲートキャッピングパターンＣＡＰの両側壁はセル活性領域ＡＣＴ及び／又は素子分離膜ＳＴと接する。しかし、他の実施形態によれば、図示されものと異なり、ゲート誘電パターンＧＩはゲートキャッピングパターンＣＡＰとセル活性領域ＡＣＴとの間及び／又はゲートキャッピングパターンＣＡＰと素子分離膜ＳＴとの間に延長されることができる。
ゲート電極ＧＥは導電物質を含む。一例として、導電物質はドーピングされた半導体物質（ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化膜（窒化チタニウム、窒化タンタル等）、金属（タングステン、チタニウム、タンタル等）、及び金属－半導体化合物（タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）の中でいずれか１つである。ゲート誘電パターンＧＩは、一例としてシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。ゲートキャッピングパターンＣＡＰは、一例としてシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。
第１メモリ部１０はセル活性領域ＡＣＴの各々内に提供される第１不純物注入領域ＳＤ１及び第２不純物注入領域ＳＤ２を含む。第２不純物注入領域ＳＤ２は第１不純物注入領域ＳＤ１を介して互いに離隔される。第１不純物注入領域ＳＤ１は１つのセル活性領域ＡＣＴを横切る一対のゲート構造体ＧＳの間のセル活性領域ＡＣＴ内に提供される。第２不純物注入領域ＳＤ２はセル活性領域ＡＣＴ内に提供され、一対のゲート構造体ＧＳを介して互いに離隔される。第１不純物注入領域ＳＤ１は第２不純物注入領域ＳＤ２より基板１００の内部に深く形成される。第１不純物注入領域ＳＤ１は第２不純物注入領域ＳＤ２と同一導電形の不純物を含む。
第１メモリ部１０は基板１００上に提供されてゲート構造体ＧＳを横切るビットライン構造体ＢＬＳを含む。ビットライン構造体ＢＬＳは、図３を参照して説明した、ビットラインＢＬに対応する。ビットライン構造体ＢＬＳは第２方向Ｄ２に延長され、第１方向Ｄ１に配列される。ビットライン構造体ＢＬＳの各々は第１不純物注入領域ＳＤ１に電気的に連結される導電コンタクト１１０、導電コンタクト１１０上に提供され、第２方向Ｄ２に延長される導電ライン１３０、及び導電コンタクト１１０と導電ライン１３０との間のバリアーパターン１２０を含む。ビットライン構造体ＢＬＳの各々は導電コンタクト１１０を通じてセル活性領域ＡＣＴの中で対応するセル活性領域ＡＣＴの各々の第１不純物注入領域ＳＤ１に電気的に連結される。導電コンタクト１１０は第１不純物注入領域ＳＤ１と接する。導電コンタクト１１０の底面は基板１００の上面より低い高さに位置する。導電コンタクト１１０の両側壁は導電ライン１３０の両側壁に整列される。ビットライン構造体ＢＬＳの各々は導電ライン１３０の上面上のキャッピングパターン１４０、及び導電ライン１３０の側面上のスペーサーパターン１５０を含む。キャッピングパターン１４０及びスペーサーパターン１５０は導電ライン１３０の上面及び側面に沿って第２方向Ｄ２に延長される。スペーサーパターン１５０はキャッピングパターン１４０、バリアーパターン１２０、及び導電コンタクト１１０の側面を覆い、第１不純物注入領域ＳＤ１と接する。
導電コンタクト１１０は、一例としてドーピングされた半導体物質（ドーピングされたシリコン、ドーピングされたゲルマニウム等）、導電性金属窒化膜（窒化チタニウム、窒化タンタル等）、金属（タングステン、チタニウム、タンタル等）、及び金属－半導体化合物（タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）の中でいずれか１つを含む。導電ライン１３０及びバリアーパターン１２０の各々は、一例として導電性金属窒化膜（窒化チタニウム、窒化タンタル等）、金属（タングステン、チタニウム、タンタル等）、及び金属－半導体化合物（タングステンシリサイド、コバルトシリサイド、チタニウムシリサイド等）の中でいずれか１つを含む。キャッピングパターン１４０及びスペーサーパターン１５０の各々は、一例としてシリコン窒化膜、シリコン酸化膜、及び／又はシリコン酸窒化膜を含む。
第１メモリ部１０は基板１００上に提供されてビットライン構造体ＢＬＳを覆う第１層間絶縁膜１６０を含む。第１層間絶縁膜１６０はシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸化窒化膜を含む。第１メモリ部１０は第１層間絶縁膜１６０内に提供される埋め込みコンタクト１７０を含む。埋め込みコンタクト１７０は第１層間絶縁膜１６０を貫通してセル活性領域ＡＣＴの各々の第２不純物注入領域ＳＤ２に各々電気的に連結される。埋め込みコンタクト１７０はドーピングされたシリコン、金属等のような導電物質を含む。
第１メモリ部１０は第１層間絶縁膜１６０上のキャパシター構造体ＣＡＳを含む。キャパシター構造体ＣＡＳは第１層間絶縁膜１６０上に提供され、埋め込みコンタクト１７０に各々連結される下部電極１８０を含む。下部電極１８０は埋め込みコンタクト１７０を通じて第２不純物注入領域ＳＤ２に各々電気的に連結される。下部電極１８０はカップ形状を有するが、本発明の概念はこれに限定されない。キャパシター構造体ＣＡＳは下部電極１８０を構造的に支持する支持構造体１８５を含む。支持構造体１８５は下部電極１８０の側面と接する。キャパシター構造体ＣＡＳは下部電極１８０及び支持構造体１８５を共通に覆う上部電極２００を含む。下部電極１８０及び支持構造体１８５は上部電極２００内に埋め込みされた形状に提供される。上部電極２００は下部電極１８０の各々の外面及び内面を覆う。キャパシター構造体ＣＡＳは支持構造体１８５と上部電極２００との間、及び下部電極１８０の各々と上部電極２００との間に介在する誘電膜１９０を含む。下部電極１８０の各々、下部電極１８０の各々を覆う上部電極２００、及びこれらの間に介在する誘電膜１９０は、図３を参照して説明した、キャパシターＣＡを構成する。
下部電極１８０及び上部電極２００はポリシリコン、金属、金属シリサイド、及び金属窒化膜の中の少なくとも１つを含む。誘電膜１９０は酸化膜（例えば、シリコン酸化膜）、窒化膜（例えば、シリコン窒化膜）、酸化窒化膜（例えば、シリコン酸窒化物）、又は高誘電膜（例えば、ハフニウム酸化膜）の中の少なくとも１つを含む。支持構造体１８５は絶縁性物質を含む。一例として、支持構造体１８５は酸化膜、窒化膜、及び酸化窒化膜の中の少なくとも１つを含む。
第１周辺回路部２０は基板１００の第１素子領域Ｒ１上に提供され、第１メモリ部１０の少なくとも一側に配置される。第１周辺回路部２０は第１周辺活性領域ＰＡＣＴ１、及び第１周辺活性領域ＰＡＣＴ１上の第１周辺トランジスタＰＴＲ１を含む。第１周辺トランジスタＰＴＲ１は第１周辺活性領域ＰＡＣＴ１を横切る第１周辺ゲート電極ＰＧＥ１、基板１００と第１周辺ゲート電極ＰＧＥ１との間の第１周辺ゲート誘電パターンＰＧＩ１、第１周辺ゲート電極ＰＧＥ１の上面上の第１周辺ゲートキャッピングパターンＰＣＡＰ１、第１周辺ゲート電極ＰＧＥ１の側面上の第１周辺ゲートスペーサーＰＧＳＰ１、及び第１周辺ゲート電極ＰＧＥ１の両側の第１周辺活性領域ＰＡＣＴ１内の第１周辺ソース／ドレーン領域ＰＳＤ１を含む。第１周辺ゲート電極ＰＧＥ１は導電物質を含む。第１周辺ゲート誘電パターンＰＧＩ１、第１周辺ゲートキャッピングパターンＰＣＡＰ１、及び第１周辺ゲートスペーサーＰＧＳＰ１は酸化膜、窒化膜、及び／又は酸窒化膜を含む。第１周辺ソース／ドレーン領域ＰＳＤ１は基板１００内に提供される不純物注入領域である。
第１周辺回路部２０は第１周辺トランジスタＰＴＲ１に電気的に連結される第１周辺コンタクト１０２及び第１周辺配線１０４を含む。第１周辺コンタクト１０２及び第１周辺配線１０４は導電物質を含む。第１周辺トランジスタＰＴＲ１、第１周辺コンタクト１０２、及び第１周辺配線１０４は、図３の第１メモリセルＭＣ１を駆動させるための第１周辺回路を構成する。
第１層間絶縁膜１６０は基板１００の上面に沿って延長されて第１周辺トランジスタＰＴＲ１を覆う。第１周辺コンタクト１０２及び第１周辺配線１０４は第１層間絶縁膜１６０の少なくとも一部を貫通して第１周辺トランジスタＰＴＲ１に電気的に連結される。
第１周辺回路部２０は第１周辺トランジスタＰＴＲ１上の第１層間絶縁膜１６０、及び第１層間絶縁膜１６０上の第２層間絶縁膜１６２を含む。第１周辺コンタクト１０２及び第１周辺配線１０４の中で少なくとも一部は第２層間絶縁膜１６２内に提供される。第１層間絶縁膜１６２はシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸化窒化膜を含む。
第１配線部３０は基板１００の第１素子領域Ｒ１上に提供され、第１メモリ部１０及び第１周辺回路部２０は基板１００と第１配線部３０との間に配置される。第１配線部３０はキャパシター構造体ＣＡＳ及び第２層間絶縁膜１６２上に提供される第１配線パターン２１０及び第１配線コンタクト２１２を含む。第１配線パターン２１０及び第１配線コンタクト２１２は、図３の第１メモリセルＭＣ１を第１周辺回路に電気的に連結するように構成される。第１周辺トランジスタＰＴＲ１は第１配線コンタクト２１２の中で対応する第１配線コンタクト２１２を通じて第１配線パターン２１０の中で対応する第１配線パターン２１０に電気的に連結される。図示していないが、ゲート構造体ＧＳの各々は第１配線コンタクト２１２の中で対応する第１配線コンタクト２１２を通じて第１配線パターン２１０の中で対応する第１配線パターン２１０に電気的に連結され、ビットライン構造体ＢＬＳの各々は第１配線コンタクト２１２の中で対応する第１配線コンタクト２１２を通じて第１配線パターン２１０の中で対応する第１配線パターン２１０に電気的に連結されることができる。キャパシター構造体ＣＡＳの上部電極２００は第１配線コンタクト２１２の中で対応する第１配線コンタクト２１２を通じて第１配線パターン２１０の中で対応する第１配線パターン２１０に電気的に連結される。
第２周辺回路部４０は基板１００の第２素子領域Ｒ２上に提供される。第２周辺回路部４０は第２周辺活性領域ＰＡＣＴ２、及び第２周辺活性領域ＰＡＣＴ２上の第２周辺トランジスタＰＴＲ２を含む。第２周辺トランジスタＰＴＲ２は第２周辺活性領域ＰＡＣＴ２を横切る第２周辺ゲート電極ＰＧＥ２、基板１００と第２周辺ゲート電極ＰＧＥ２との間の第２周辺ゲート誘電パターンＰＧＩ２、第２周辺ゲート電極ＰＧＥ２の上面上の第２周辺ゲートキャッピングパターンＰＣＡＰ２、第２周辺ゲート電極ＰＧＥ２の側面上の第２周辺ゲートスペーサーＰＧＳＰ２、及び第２周辺ゲート電極ＰＧＥ２の両側の第２周辺活性領域ＰＡＣＴ２内の第２周辺ソース／ドレーン領域ＰＳＤ２を含む。
第１周辺トランジスタＰＴＲ１及び第２周辺トランジスタＰＴＲ２は基板１００から実質的に同一なレベルに提供される。第２周辺トランジスタＰＴＲ２は基板１００から第１周辺トランジスタＰＴＲ１と実質的に同一な高さに位置する。第１及び第２周辺トランジスタＰＴＲ１、ＰＴＲ２はこれらの構造、物質、及び形成方法の中で少なくとも１つで互いに同一である。一例として、第１周辺ゲート電極ＰＧＥ１、第１周辺ゲート誘電パターンＰＧＩ１、第１周辺ゲートキャッピングパターンＰＣＡＰ１、第１周辺ゲートスペーサーＰＧＳＰ１、及び第１周辺ソース／ドレーン領域ＰＳＤ１は、これらの構造、物質、及び形成方法の中で少なくとも１つで、第２周辺ゲート電極ＰＧＥ２、第２周辺ゲート誘電パターンＰＧＩ２、第２周辺ゲートキャッピングパターンＰＣＡＰ２、第２周辺ゲートスペーサーＰＧＳＰ２、及び第２周辺ソース／ドレーン領域ＰＳＤ２と各々同一である。一部の実施形態によれば、第１周辺ゲート電極ＰＧＥ１、第１周辺ゲート誘電パターンＰＧＩ１、第１周辺ゲートキャッピングパターンＰＣＡＰ１、第１周辺ゲートスペーサーＰＧＳＰ１、及び第１周辺ソース／ドレーン領域ＰＳＤ１は、第２周辺ゲート電極ＰＧＥ２、第２周辺ゲート誘電パターンＰＧＩ２、第２周辺ゲートキャッピングパターンＰＣＡＰ２、第２周辺ゲートスペーサーＰＧＳＰ２、及び第２周辺ソース／ドレーン領域ＰＳＤ２と各々同時に形成されることができる。
第２周辺回路部４０は第２周辺トランジスタＰＴＲ２に電気的に連結される第２周辺コンタクト１０６及び第２周辺配線１０８を含む。第２周辺コンタクト１０６及び第２周辺配線１０８は導電物質を含む。第２周辺トランジスタＰＴＲ２、第２周辺コンタクト１０６、及び第２周辺配線１０８は、図４の第２メモリセルＭＣ２を駆動させるための第２周辺回路を構成する。
第１層間絶縁膜１６０は基板１００の第２素子領域Ｒ２の上に延長されて第２周辺トランジスタＰＴＲ２を覆う。第１周辺コンタクト１０２及び第１周辺配線１０４は第１層間絶縁膜１６０の少なくとも一部を貫通して第１周辺トランジスタＰＴＲ１に電気的に連結される。第２周辺回路部４０は第２周辺トランジスタＰＴＲ２上の第１層間絶縁膜１６０を含む。
第２配線部５０は基板１００の第２素子領域Ｒ２上に提供され、第２メモリ部４０は基板１００と第２配線部５０との間に配置される。第２配線部５０は第１層間絶縁膜１６０上に提供される第２配線パターン２２０及び第２配線コンタクト２２２を含む。第２配線パターン２２０及び第２配線コンタクト２２２は、図４の第２メモリセルＭＣ２を第２周辺回路に電気的に連結するように構成される。第２周辺トランジスタＰＴＲ２は第２配線コンタクト２２２の中で対応する第２配線コンタクト２２２を通じて第２配線パターン２２０の中で対応する第２配線パターン２２０に電気的に連結される。
第２配線パターン２２０及び第２配線コンタクト２２２は基板１００からキャパシター構造体ＣＡＳと実質的に同一なレベルに提供される。第２配線パターン２２０及び第２配線コンタクト２２２は基板１００からキャパシター構造体ＣＡＳと実質的に同一な高さに位置する。一例として、第２配線パターン２２０の中で最下部の第２配線パターン２２０の下面２２０Ｌはキャパシター構造体ＣＡＳの最下部面ＣＡＳ＿Ｌと同一であるか、或いはそれより高い高さに位置する。第２配線パターン２２０の中で最上部の第２配線パターン２２０の上面２２０Ｌはキャパシター構造体ＣＡＳの最下部面ＣＡＳ＿Ｌと同一であるか、或いはそれより低い高さに位置する。一部の実施形態によれば、第２配線パターン２２０及び第２配線コンタクト２２２はキャパシター構造体ＣＡＳが形成される間に、形成される。第２配線パターン２２０及び第２配線コンタクト２２２を形成するための複数の工程の中で少なくとも１つは、キャパシター構造体ＣＡＳを形成するための複数の工程の中で少なくとも１つと同時に遂行される。
第２層間絶縁膜１６２は基板１００の第２素子領域Ｒ２の上に延長されて第２配線パターン２２０及び第２配線コンタクト２２２を覆う。第２配線部５０は第２配線パターン２２０及び第２配線コンタクト２２２上の第２層間絶縁膜１６２を含む。
第２メモリ部６０は基板１００の第２素子領域Ｒ２上に提供されることができ第２周辺回路部４０及び第２配線部５０は基板１００と第２メモリ部６０との間に配置される。第２メモリ部６０は第２層間絶縁膜１６２上の第１導電ラインＣＬ１及び第２導電ラインＣＬ２を含む。第１導電ラインＣＬ１は第２方向Ｄ２に延長され、第１方向Ｄ１に配列される。第２導電ラインＣＬ２は基板１００の上面に垂直になる方向に沿って第１導電ラインＣＬ１から離隔される。第２導電ラインＣＬ２は第１方向Ｄ１に延長され、第２方向Ｄ２に配列される。第２導電ラインＣＬ２は第１導電ラインＣＬ１を横切る。第１導電ラインＣＬ１及び第２導電ラインＣＬ２は金属（例えば、銅、タングステン、又はアルミニウム）及び／又は金属窒化膜（例えば、タンタル窒化物、チタニウム窒化物、又はタングステン窒化膜）を含む。
第２メモリ部６０は第１導電ラインＣＬ１と第２導電ラインＣＬ２との間に提供される複数のメモリセルＭＣ２を含む。メモリセルＭＣ２は、図４及び図５を参照して説明した、第２メモリセルＭＣ２に対応する。メモリセルＭＣ２は第１導電ラインＣＬ１と第２導電ラインＣＬ２との交差点に各々提供される。メモリセルＭＣ２は第１方向Ｄ１及び第２方向Ｄ２に沿って２次元的に配列される。メモリセルＭＣ２はメモリセルスタックＭＣＡを構成する。説明の簡易化するために、１つのメモリセルスタックＭＣＡのみが図示されたが、第２メモリ部６０は基板１００の上面に垂直になる方向に積層される複数のメモリセルスタックＭＣＡを含むことができる。この場合、メモリセルスタックＭＣＡ及び第１及び第２導電ラインＣＬ１、ＣＬ２に相応する構造が基板１００上に繰り返しに積層される。
図８を参照すれば、メモリセルＭＣ２の各々は対応する第１導電ラインＣＬ１と対応する第２導電ラインＣＬ２との間で直列に連結される可変抵抗要素ＶＲ及び選択要素ＳＷを含む。可変抵抗要素ＶＲは対応する第１導電ラインＣＬ１と選択要素ＳＷとの間に提供されるが、本発明の概念はこれに限定されない。図示されたものと異なり、選択要素ＳＷが対応する第１導電ラインＣＬ１と可変抵抗要素ＶＲとの間に提供されてもよい。
可変抵抗要素ＶＲは抵抗変化に応じて情報を格納する物質を含む。一部の実施形態によれば、可変抵抗要素ＶＲは温度に応じて結晶質と非晶質との間の可逆的相変化が可能な物質を含む。可変抵抗要素ＶＲはカルコゲン（ｃｈａｌｃｏｇｅｎ）元素であるＴｅ及びＳｅの中で少なくとも１つと、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｉｎ、Ｔｉ、Ｇａ、Ｐ、Ｏ及びＣの中で少なくとも１つが組合された化合物を含むことができる。一例として、可変抵抗要素ＶＲはＧｅＳｂＴｅ、ＧｅＴｅＡｓ、ＳｂＴｅＳｅ、ＧｅＴｅ、ＳｂＴｅ、ＳｅＴｅＳｎ、ＧｅＴｅＳｅ、ＳｂＳｅＢｉ、ＧｅＢｉＴｅ、ＧｅＴｅＴｉ、ＩｎＳｅ、ＧａＴｅＳｅ、及びＩｎＳｂＴｅの中で少なくとも１つを含むことができる。他の例として、可変抵抗要素ＶＲはＧｅを含む層とＧｅを含まない層が繰り返して積層された超格子構造（例えば、ＧｅＴｅ層とＳｂＴｅ層が繰り返して積層された構造）を有することができる。他の実施形態によれば、可変抵抗要素ＶＲはペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物又は導電性金属酸化物の中で少なくとも１つを含むことができる。一例として、可変抵抗要素ＶＲはニオビウム酸化物（ｎｉｏｂｉｕｍ ｏｘｉｄｅ）、チタニウム酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ニッケル酸化物（ｎｉｋｅｌ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バナジウム酸化物（ｖａｎａｄｉｕｍ ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ３）、ストロンチウム－チタニウム酸化物（ｓｔｒｏｎｔｉｕｍ－ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウム－ストロンチウム－チタニウム酸化物（ｂａｒｉｕｍ－ｓｔｒｏｎｔｉｕｍ－ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウム－ジルコニウム酸化物（ｓｔｒｏｎｔｉｕｍ－ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウム－ジルコニウム酸化物（ｂａｒｉｕｍ－ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、及びバリウム－ストロンチウム－ジルコニウム酸化物（ｂａｒｉｕｍ－ｓｔｒｏｎｔｉｕｍ－ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）の中で少なくとも１つを含むことができる。その他の実施形態によれば、可変抵抗要素ＶＲは導電性金属酸化膜とトンネル絶縁膜との二重構造であるか、或いは第１導電性金属酸化膜、トンネル絶縁膜、及び第２導電性金属酸化膜の三重構造である。この場合、トンネル絶縁膜はアルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、又はシリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）を含む。
選択要素ＳＷは、一例として整流特性を有するシリコンダイオード又は酸化物ダイオードを含む。この場合、選択要素ＳＷはｐ－Ｓｉとｎ－Ｓｉが接合されたシリコンダイオードで構成されるか、又はｐ－ＮｉＯｘとｎ－ＴｉＯｘが接合されるか、或いはｐ－ＣｕＯｘとｎ－ＴｉＯｘが接合された酸化物ダイオードで構成されることができる。他の例として、選択要素ＳＷは特定電圧以下では抵抗が高いので、電流が概ね流れないか、或いはその特定電圧以上であれば、抵抗が低くなって電流を流れるようにする酸化物、一例としてＺｎＯｘ、ＭｇＯｘ、ＡｌＯｘ等を含むことができる。その他の例として、選択要素ＳＷは両方向（ｂｉ－ｄｉｒｅｃｔｉｏｎａｌ）特性を有するＯＴＳ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈ）素子である。この場合、選択要素ＳＷは実質的に非晶質状態であるカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）物質を含む。ここで、実質的に非晶質状態というのは対象の一部に局所的に（ｌｏｃａｌｌｙ）結晶粒界が存在するか、或いは局所的に結晶化された部分が存在することを排除しない。カルコゲナイド物質はカルコゲン（ｃｈａｌｃｏｇｅｎ）元素であるＴｅ及びＳｅの中で少なくとも１つと、Ｇｅ、Ｓｂ、Ｂｉ、Ａｌ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｉｎ、Ｔｉ、Ｇａ及びＰの中で少なくとも１つが組合された化合物を含むことができる。一例として、カルコゲナイド物質はＡｓＴｅ、ＡｓＳｅ、ＧｅＴｅ、ＳｎＴｅ、ＧｅＳｅ、ＳｎＴｅ、ＳｎＳｅ、ＺｎＴｅ、ＡｓＴｅＳｅ、ＡｓＴｅＧｅ、ＡｓＳｅＧｅ、ＡｓＴｅＧｅＳｅ、ＡｓＳｅＧｅＳｉ、ＡｓＴｅＧｅＳｉ、ＡｓＴｅＧｅＳ、ＡｓＴｅＧｅＳｉＩｎ、ＡｓＴｅＧｅＳｉＰ、ＡｓＴｅＧｅＳｉＳｂＳ、ＡｓＴｅＧｅＳｉＳｂＰ、ＡｓＴｅＧｅＳｅＳｂ、ＡｓＴｅＧｅＳｅＳｉ、ＳｅＴｅＧｅＳｉ、ＧｅＳｂＴｅＳｅ、ＧｅＢｉＴｅＳｅ、ＧｅＡｓＳｂＳｅ、ＧｅＡｓＢｉＴｅ、及びＧｅＡｓＢｉＳｅの中で少なくとも１つを含むことができる。
メモリセルＭＣ２の各々は可変抵抗要素ＶＲと対応する第１導電ラインＣＬ１との間の第１電極ＥＰ１、可変抵抗要素ＶＲと選択要素ＳＷとの間の第２電極ＥＰ２、及び選択要素ＳＷと対応する第２導電ラインＣＬ２との間の第３電極ＥＰ３を含む。第２電極ＥＰ２は可変抵抗要素ＶＲと選択要素ＳＷを電気的に連結し、可変抵抗要素ＶＲと選択要素ＳＷの直接的な接触を防止する。可変抵抗要素ＶＲは第１電極ＥＰ１によって対応する第１導電ラインＣＬ１に電気的に連結され、選択要素ＳＷは第３電極ＥＰ３によって対応する第２導電ラインＣＬ２に電気的に連結される。第１電極ＥＰ１は可変抵抗要素ＶＲを加熱して相変化させるヒーターのように（ｈｅａｔｅｒ）電極である。第１電極ＥＰ１は第１及び第２導電ラインＣＬ１、ＣＬ２より非抵抗が大きい物質を含む。第１乃至第３電極ＥＰ１、ＥＰ２、ＥＰ３の各々はＷ、Ｔｉ、Ａｌ、Ｃｕ、Ｃ、ＣＮ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ、ＷＮ、ＣｏＳｉＮ、ＷＳｉＮ、ＴａＮ、ＴａＣＮ、及び／又はＴａＳｉＮの中で少なくとも１つを含む。
図７及び図８を参照すれば、メモリセルＭＣ２は基板１００からキャパシター構造体ＣＡＳより高いレベルに提供される。メモリセルＭＣ２は基板１００からキャパシター構造体ＣＡＳより高い高さに位置する。メモリセルＭＣ２の最下部面ＬＳはキャパシター構造体ＣＡＳの最上部面ＣＡＳ＿Ｕと同一であるか、或いはそれより高い高さに位置する。メモリセルＭＣ２の各々の最下部面ＬＳは第１電極ＥＰ１の最下部面に対応する。メモリセルＭＣ２の各々の可変抵抗要素ＶＲ及び選択要素ＳＷはキャパシター構造体ＣＡＳの最上部面ＣＡＳ＿Ｕより高い高さに提供される。一部の実施形態によれば、第１導電ラインＣＬ１、第２導電ラインＣＬ２、及びメモリセルＭＣ２はキャパシター構造体ＣＡＳが形成された後、形成される。
図６及び図７を再び参照すれば、第２メモリ部６０は第２層間絶縁膜１６２上に提供されてメモリセルＭＣ２を覆う第３層間絶縁膜１６４を含む。第３層間絶縁膜１６４は第１及び第２導電ラインＣＬ１、ＣＬ２を覆う。第１層間絶縁膜１６４はシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸化窒化膜を含む。
第２配線部５０の第２配線パターン２２０及び第２配線コンタクト２２２はメモリセルＭＣ２（即ち、図４の第２メモリセルＭＣ２）を第２周辺回路に電気的に連結するように構成される。第１導電ラインＣＬ１の各々は第２配線コンタクト２２２の中で対応する第２配線コンタクト２２２を通じて第２配線パターン２２０の中で対応する第２配線パターン２２０に電気的に連結され、図示していないが、第２導電ラインＣＬ２の各々は第２配線コンタクト２２２の中で対応する第２配線コンタクト２２２を通じて第２配線パターン２２０の中で対応する第２配線パターン２２０に電気的に連結されることができる。
第３層間絶縁膜１６４上に追加的な配線２３０が提供される。追加的な配線２３０はメモリセルＭＣ２及び／又は第２周辺回路の駆動をために提供される。追加的な配線２３０は第１配線部３０の第１配線パターン２１０の中で最上部の第１配線パターン２１０と実質的に同一なレベルに提供される。追加的な配線２３０は基板１００から最上部の第１配線パターン２１０と同一な高さに位置する。一部の実施形態によれば、追加的な配線２３０は第１配線パターン２１０の中で少なくとも一部と同時に形成される。
本発明の概念によれば、第１メモリ部１０及び第１周辺回路部２０が基板１００の第１素子領域Ｒ１上に並べて配置され、第２メモリ部６０、第２周辺回路部４０、及びこれらの間の第２配線部５０が基板１００の第２素子領域Ｒ２上に垂直に積層される。第２周辺回路部４０の第２周辺トランジスタＰＴＲ２は第１周辺回路部２０の第１周辺トランジスタＰＴＲ１と同一な高さに提供される。第２配線部５０の第２配線パターン２２０及び第２配線コンタクト２２２は第１メモリ部１０のキャパシター構造体ＣＡＳと同一な高さに提供される。第２メモリ部６０のメモリセルＭＣ２は第１メモリ部１０のキャパシター構造体ＣＡＳより高い高さに提供される。この場合、互いに異なる動作特性を有する第１メモリ部１０及び第２メモリ部６０が単一基板１００上に容易に提供される。したがって、高集積化された半導体素子が容易に提供されることができる。
本発明の実施形態に対する以上の説明は本発明の説明をための例示を提供する。したがって、本発明は以上の実施形態に限定されなく、本発明の技術的思想の範囲内で当該技術分野の通常の知識を有する者によって実施形態を組み合わせて実施する等の多数の様々な修正及び変更が可能であることは明らかである。
１００ 基板
１０ 第１メモリ部
２０ 第１周辺回路部
３０ 第１配線部
４０ 第２周辺回路部
５０ 第２配線部
６０ 第２メモリ部
ＭＣ１ 第１メモリセル
ＭＣ２ 第２メモリセル
ＣＴＲ セルトランジスタ
ＣＡ キャパシター
ＳＷ 選択要素
ＶＲ 可変抵抗要素
ＧＳ ゲート構造体
ＢＬＳ ビットライン構造体
ＣＡＳ キャパシター構造体
ＰＴＲ１ 第１周辺トランジスタ
ＰＴＲ２ 第２周辺トランジスタ
ＣＬ１ 第１導電ライン
ＣＬ２ 第２導電ライン
１０ 第１メモリ部
２０ 第１周辺回路部
３０ 第１配線部
４０ 第２周辺回路部
５０ 第２配線部
６０ 第２メモリ部
ＭＣ１ 第１メモリセル
ＭＣ２ 第２メモリセル
ＣＴＲ セルトランジスタ
ＣＡ キャパシター
ＳＷ 選択要素
ＶＲ 可変抵抗要素
ＧＳ ゲート構造体
ＢＬＳ ビットライン構造体
ＣＡＳ キャパシター構造体
ＰＴＲ１ 第１周辺トランジスタ
ＰＴＲ２ 第２周辺トランジスタ
ＣＬ１ 第１導電ライン
ＣＬ２ 第２導電ライン
Claims (25)
- 基板に並べて配置される第１メモリ部、第１周辺回路部、及び第２周辺回路部と、
前記第２周辺回路部上の第２メモリ部と、
前記第２周辺回路部と前記第２メモリ部との間の配線部と、を含み、
前記第１メモリ部は、複数の第１メモリセルを含み、前記第１メモリセルの各々はセルトランジスタ及び前記セルトランジスタの一端子に連結されるキャパシターを含み、
前記第２メモリ部は、複数の第２メモリセルを含み、前記第２メモリセルの各々は、互いに直列に連結される可変抵抗要素及び選択要素を含み、
前記配線部は複数の配線パターンを含み、前記複数の配線パターンと前記キャパシターは、前記基板から同一な高さにあり、
前記第２メモリ部は、複数の第１導電ラインと、前記第１導電ライン上で交差して配置される複数の第２導電ラインとを更に含み、
前記第２メモリセルは、前記第１導電ラインと前記第２導電ラインとの間に設けられ、
前記第１導電ライン、前記第２メモリセル、及び前記第２導電ラインは、前記キャパシターよりも、前記基板から高い位置にある、半導体素子。 - 前記第２メモリ部は、第１導電ライン、及び前記第１導電ラインを横切る第２導電ラインを含み、
前記第２メモリセルは、前記第１導電ラインと前記第２導電ラインとの間に提供され、前記第１導電ラインと前記第２導電ラインとの交差点に各々提供される請求項１に記載の半導体素子。 - 前記第１周辺回路部は、第１周辺トランジスタを含み、前記第２周辺回路部は、第２周辺トランジスタを含み、
前記第２周辺トランジスタは、前記基板から前記第１周辺トランジスタと同一な高さに提供される請求項１又は２に記載の半導体素子。 - 前記第１周辺トランジスタは、前記第１メモリセルを駆動するための第１周辺回路を構成し、
前記第２周辺トランジスタは、前記第２メモリセルを駆動するための第２周辺回路を構成する請求項３に記載の半導体素子。 - 前記第１メモリ部及び前記第１周辺回路部上の第１配線部をさらに含み、
前記第１配線部の第１配線パターンは、前記基板から前記キャパシターより高い高さに提供され、
前記第２周辺回路部と前記第２メモリ部との間の配線部は第２配線部であり、前記配線部の配線パターンは第２配線パターンである、請求項１ないし４のうち何れか一項に記載の半導体素子。 - 前記第１周辺回路部は、第１周辺トランジスタを含み、
前記第１周辺トランジスタは、前記第１配線パターンの中で対応する第１配線パターンに電気的に連結される請求項５に記載の半導体素子。 - 前記第２周辺回路部は、第２周辺トランジスタを含み、
前記第２周辺トランジスタは、前記第２配線パターンの中で対応する第２配線パターンに電気的に連結される請求項６に記載の半導体素子。 - 前記第２周辺トランジスタは、前記基板から前記第１周辺トランジスタと同一な高さに提供される請求項７に記載の半導体素子。
- 前記キャパシターは、
前記セルトランジスタの前記一端子に連結される下部電極と、
前記下部電極を覆う上部電極と、
前記下部電極と前記上部電極との間の誘電膜と、を含む請求項１ないし８のうち何れか一項に記載の半導体素子。 - 前記セルトランジスタは、前記基板上のゲート電極、及び前記ゲート電極の両側のソース／ドレーン領域を含み、
前記ゲート電極の少なくとも一部は、前記基板内に埋め込まれた請求項９に記載の半導体素子。 - 前記可変抵抗要素は、結晶質と非晶質との間の可逆的相変化が可能である物質を含み、
前記選択要素は、非晶質のカルコゲナイド物質を含む請求項１ないし１０のうち何れか一項に記載の半導体素子。 - 前記可変抵抗要素は、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｉｎ、Ｔｉ、Ｇａ、Ｐ、Ｏ、及びＣの中で少なくとも１つと、カルコゲン（ｃｈａｌｃｏｇｅｎ）元素Ｔｅ及びＳｅのうちの少なくとも１つとを含む請求項１１に記載の半導体素子。
- 第１素子領域及び第２素子領域を含む基板であって、第１素子領域及び第２素子領域は前記基板の表面に沿う第１方向で並んで配置されている、基板と、
前記第１素子領域上の第１メモリ部と、
前記第２素子領域上の第２メモリ部と、
前記第２素子領域上に提供され、前記基板上の第２周辺回路部と前記第２メモリ部との間に提供される配線部と、を含み、
前記第２周辺回路部と前記配線部と前記第２メモリ部とは前記第１方向に垂直な第２方向に沿って積層されており、
前記第１メモリ部は、キャパシター構造体を含み、
前記第２メモリ部は、
複数の第１導電ラインと、
前記第１導電ライン上で交差して配置される複数の第２導電ラインと、
前記第１導電ラインと前記第２導電ラインとの間に設けられる複数の第２メモリセルであって、可変抵抗要素と、対応する可変抵抗要素に直列に連結される選択要素とを含む第２メモリセルと、を含み、
前記配線部は複数の配線パターンを含み、前記配線パターンと前記キャパシター構造体とは、前記基板から同一な高さにあり、
前記第１導電ライン、前記第２導電ライン、前記可変抵抗要素、及び前記選択要素は、前記基板から前記キャパシター構造体より高い位置にある半導体素子。 - 前記キャパシター構造体は、
複数の下部電極と、
前記複数の下部電極を共通に覆う上部電極と、
前記複数の下部電極の各々と前記上部電極との間の誘電膜と、を含む請求項１３に記載の半導体素子。 - 前記第１メモリ部は、前記下部電極に各々連結されるセルトランジスタを含む請求項１４に記載の半導体素子。
- 前記第２メモリ部は、第１導電ライン、及び前記第１導電ラインを横切る第２導電ラインを含み、
前記可変抵抗要素の各々及び前記選択要素の各々は、前記第１導電ラインの中で対応する第１導電ラインと前記第２導電ラインの中で対応する第２導電ラインとの間で互いに直列に連結される請求項１３ないし１５のうち何れか一項に記載の半導体素子。 - 前記可変抵抗要素の各々及び前記選択要素の各々は、ＰＲＡＭセルを構成する請求項１６に記載の半導体素子。
- 前記第１素子領域上に提供され、前記第１メモリ部の少なくとも一つの辺の側に配置される第１周辺回路部と、
前記第２素子領域上に提供され、前記基板と前記配線部との間に提供される第２周辺回路部と、をさらに含み、
前記第１周辺回路部の第１周辺トランジスタ、及び前記第２周辺回路部の第２周辺トランジスタは、前記基板から互いに同一な高さに提供される請求項１３ないし１７のうち何れか一項に記載の半導体素子。 - 前記第１素子領域上に提供される第１配線部をさらに含み、
前記第１配線部の第１配線パターンは、前記基板から前記キャパシター構造体より高い高さに提供され、
前記基板と前記第２メモリ部との間に提供される配線部は第２配線部であり、前記配線部の配線パターンは第２配線パターンである、請求項１８に記載の半導体素子。 - 前記第１周辺トランジスタは、前記第１配線パターンの中で対応する第１配線パターンに電気的に連結され、
前記第２周辺トランジスタは、前記第２配線パターンの中で対応する第２配線パターンに電気的に連結される請求項１９に記載の半導体素子。 - 基板と、
第１方向に沿って互いに隣り合って配置される第１メモリ部及び第１周辺回路部と、
前記第１メモリ部及び前記第１周辺回路部上に配置される第１配線部と、
前記第１方向に垂直な第２方向に沿って積層される第２周辺回路部、第２配線部、及び第２メモリ部と、を含み、
前記第２配線部は、前記基板に対して前記第１メモリ部のキャパシターと同一な高さに配置され、
前記第２メモリ部は、
複数の第１導電ラインと、
前記第１導電ライン上で交差して配置される複数の第２導電ラインと、
前記第１導電ラインと前記第２導電ラインとの間に設けられる複数の第２メモリセルであって、複数の可変抵抗要素と、対応する可変抵抗要素に直列に連結される複数の選択要素とを含む第２メモリセルと、
を含み、前記第１導電ライン、前記第２導電ライン、前記可変抵抗要素、及び前記選択要素は、前記基板から前記キャパシターより高い位置にある半導体素子。 - 前記第２周辺回路部、前記第２配線部、及び前記第２メモリ部は、前記基板からその順に配列されている請求項２１に記載の半導体素子。
- 前記第２配線部の少なくとも１つのラインパターンは、前記基板に対して前記キャパシターと同一な高さに配置される請求項２１又は２２に記載の半導体素子。
- 前記第２メモリ部のメモリセルは、前記基板に対して前記キャパシターより高い高さに配置される請求項２１ないし２３のうち何れか一項に記載の半導体素子。
- 前記第１周辺回路部は、第１周辺トランジスタを含み、前記第２周辺回路部は、第２周辺トランジスタを含み、前記第１及び第２周辺トランジスタは、前記基板に対して同一な高さに配置される請求項２１ないし２４のうち何れか一項に記載の半導体素子。
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